JPS61108259A - プリンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、多階調印字可能な画像プリンタに関するもの
でコンピュータグラフィック分野、ビデオシステム分野
およびファクシミリ等の通信分野におけるハードコピー
装置として応用できる画像プリンタに関するものである
。

従来の技術 最近、感熱プリンタを始め、集積ヘッドの製造技術の向
上により、プリンタの機構が簡単になりかつ、高速印写
可能なラインヘッドを用いたプリンタがファクシミリ等
を始めとして広く用いられてきている。

ゴ般的なラインヘッドを有するプリンタの構成の一例を
第１図に示す。第１図において１は、２ｎドツトのライ
ンヘッド、２はラインヘッド１に対応する２ｎ個のドラ
イブ回路、３は、シフトレジスタ４でシリアル・パラレ
ル変換された２ｎ個のデータを次のラインのデータ転送
が終了するまで記憶しておくラッチ回路、４は、ライン
メモリ５からシリアルに送られてきたデータをパラレル
に変換するシフトレジスタ、５は、１ライン分の印写デ
ータを記憶し、アドレスカウンタ６から与えられるアド
レスにより、シリアルにデータを送出する１ビツトのラ
インメモリ、７は、ラインメモリ５からシフトレジスタ
４へのデータ転送を行なうために、ラインメモリ５とシ
フトレジスタ４に与える共通りロックを発生するととも
に、１ライン分のデータの転送後、ラッチ回路３へのロ
ードパルスを作製するクロック発生回路である。

第１図の回路の動作タイミングを第２図に示す。

ラインヘッド１の画素数が２ｎの場合、各画素に１ドツ
トの印写を行なうために、ラインメモリ５は、毎周期（
第２図中のＴ　）　２ｎ個のシリアルデータをシフトレ
ジスタに送り出す。ラインメモリ５には、ｎビットのア
ドレスｂが基本クロックａを計数するアドレスカウンタ
６から与えられる。

一方、シフトレジスタ４は、ラインメモリ５から出力さ
れたシリアルデータｃｆ前記の基本クロックで受は取シ
シフトしてゆく。２ｎ個のデータがそろうと同時にラッ
チ３は、ロード信号ｄによりパラレルロードされる。

したがってラッチ３に記憶された１ライン分の印字デー
タは、次の１ライン分のデータがシフトレジスタ４を満
たすまでの間ホールドされ、ドライブ回路２を通じて周
期Ｔの間印写を行なう。

発明が解決しようとする問題点 第１図の構成で階調をもった印写を行なうには、紙また
は、ヘッドを動かさずに、必要な階調数に応じた回数だ
け、ラインメモリ５の内容をソフトウェアまたはハード
ウェアで書き換えて多重印写を行なうことで、印写濃度
のコントロールをしなければならない。また、ラインメ
モリ５の書き換えをするためには、その間ラインメモリ
５の読み出しおよびデータ転送を止めなければならない
上、階調のデータからパルス幅のデータに変換して、必
要な階調数の回数にわけ、毎回ラインメモリ５に書き込
むことは、処理も複雑であり、速度の点でも現実的でな
いという問題点を有していた。

本発明は、上記問題点を解消するもので、ラインヘッド
を有する画像プリンタにおいて、各ドツトの印写パルス
幅をラインメモリへの一度の書き込み動作のみでディジ
タル的にコントロールスルことにより簡単な処理で高速
に印写できる画像プリンタを提供することを目的とする
。

問題点を解決するための手段 ５べ−７ 本発明はシリアル入力を有するラインヘッドと、このラ
インヘッドに対応して一画素あたり数ビットで構成され
たラインメモリと、このラインメモリに画素アドレスを
与えるアドレスカウンタと、前記ラインメモリの値から
定数減算を行い再び前記ラインメモリに書き込む定数減
算手段を有し、前記ラインメモリの符号ビットを前記ラ
インヘッドに転送するものである。

作　　用 本発明のプリンタ装置では、複数ビットのラインメモリ
を単に読み出すだけでなく、定数減算手段を用いて、読
み出したデータから一定数を減算したデータを再び同じ
アドレスに書き込むリード・モディファイ・ライト動作
を行なうことにより、ラインメモリの各アドレスの内容
が等制約に、対応するヘッドのパルス幅を計数するため
のダウンカウンタとして動作するので、ラインメモリの
符号ビット全シリアルにラインヘッドに送出するだけで
、各ヘッドのパルス幅を制御できる。

したがって、一度ラインメモリに各ヘッドの印６　に− 写パルス幅データをハードウェアまたはソフトウェアで
書き込んでおくと、後はラインメモリのリード・モディ
ファイ・ライト動作をくり返すだけで、パルス幅のコン
トロールが行なえるため、極めて簡単な回路構成で実現
出来、又、実現できる階調数もラインメモリのビット数
と動作速度が許すかぎり自由に選べる。

実施例 本発明のプリンタ装置の構成の実施例を第３図に示す。

第３図において、第１図と同一内容の構成要素には、同
一番号が与えられている。

８はラインメモリ５の出力ｅｉ一定数減算し、再びライ
ンメモリ５に書き込むと同時にインバータ９により符号
ビットの極性反転を行ないシフトレジスタ４の入力デー
タとする定数減算器である。

ラインヘッドの素子数が２ｎ、印字階調数が２ｍの場合
、ドライブ回路２、ラッチ３およびシフトレジスタ４は
２ｎ素子であり、アドレスカウンタ６、ラインメモリ５
のアドレス入力はｎビットになる。またラインメモリ６
のデータ出力および入７ｔ“−− 力と定数減算器８は、符号ピッ）’（ｆ−も含めてｍ＋
１ビツトになる。

ラインメモリ５には、印写する階調に対応したｍビット
のデータに正の符号ビラトラ加えたｍ＋１ビツトのデー
タが書き込まｎているとする。

クロック発生回路７により転送速度を決定するクロック
信号ａが与えられたアドレスカウンタ６は、ｎビットの
出力ｂ（Ａ０〜Ａｎ　、）ｅラインメモリ５に与え、読
み出された出力ｅ（Ｂ０〜Ｂｍ）’に定数減算器８によ
シーだけ減算した出力ｆ（００〜ｃｍ）の符号ピッ）Ｃ
，、Ｊインバータ９により極性反転しシフトレジスタ４
に送出すると同時に、ラインメモリ５の同一アドレスに
書き込んだ後インクリメントされる。

上記動作により、ラインメモリ５は、等制約に画素に対
応した２ｎ個のｍ　−１−１ビツトのダウンカウンタと
して動作し、各々のダウンカウンタの符号ビットの補数
をシリアルにシフトレジスタ４に転送することになる。

したがってラインメモリ５内のデータ内容が小さい程先
に負の数値になるため、結果的にラインヘッドを駆動す
るパルス幅が小さくなる。

第４図は、階調数を１６としたときの実施例のタイミン
グ図である。このタイミング図では、特定の一画素に対
応したラインメモリ５内の特定アドレスのデータ内容を
図示しておシ、図中のＴはアドレスカウンタ６が一巡す
る周期であるので、第４図のｅ　（Ｂｏ〜Ｂ４）は通常
のダウンカウンタと同様の信号波形になる。

階調データが１ｏ（２進数で０１０１０　）のとき、前
記メモリの内容は、周期Ｔごとにダウンカウントされ、
１１Ｔの時間の経過後、符号ビットが立つので、シリア
ルデータ出力ｑとして、定数減算器８の符号ビラトライ
ンバータ９で極性反転したものを与えることにより、ド
ライブ回路２がラインヘッド１を駆動するパルス幅は、
ラインメモリ６の符号が正の時間よ！ｌｌＴだけ短くな
り、１０Ｔになる。

したがって、ラインヘッド１の各素子は、対応するライ
ンメモリ５内の階調データに比例したパ９ベーノ ルス幅で駆動されることになる。

発明の効果 本発明のプリンタ装置は、複数ビットのラインメモリと
階調カウンタと定数減算回路を備えることによυ、一度
ラインメモリに各ヘッドの印写パルス幅データを書き込
んでおくと、後はラインメモリのリード・モディファイ
・ライト動作のみの処理でパルス幅のコントロールが行
なえるだけでなく、極めて簡単な回路構成で実現可能で
あり、実現できる階調数も印写速度とメモリの速度が許
すかぎり自由に選べる。

【図面の簡単な説明】

第１図は、従来例におけるラインヘッドを有するプリン
タのブロック図、第２図は、第１図のプリンタの各信号
のタイムチャート、第３図は、本発明の一実施例におけ
るプリンタ装置のブロック図、第４図は同プリンタ説明
のためのパルス幅コントロール部のチャートである。 １・・・・・ラインヘッド、２・・・・・・ドライブ回
路、３・・・・・・ラッチ、４・・・・・・シフトレジ
スタ、５・・・・・う１０　・ インメモリ、６・・・・・・アドレスカウンタ、７・・
・・・クロック発生回路、８・・・・・・定数減算器。

Claims (1)

【特許請求の範囲】
1. シリアル入力を有するラインヘッドと、このラインヘッ
   ドに対応して一画素あたり数ビットで構成されたライン
   メモリと、このラインメモリにアドレスを与えるアドレ
   スカウンタと、前記ラインメモリの値から定数を減算し
   再び前記ラインメモリに書き込む定数減算手段を有し、
   前記ラインメモリの符号ビットを前記ラインヘッドに転
   送することにより、前記ラインヘッドの各画素ごとの駆
   動パルス幅を制御し階調印写を行なうことを特徴とする
   プリンタ装置。