JPS613567A - 多階調記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はファクシミリ装置等に用いられる感熱式の多階
調記録装置に関する。

〔従来技術〕

ファクシミリ装置における多階調記録は次のようにして
行われる。即ち受信復調したアナログ信号は８階調の濃
度を表わす３桁のバイナリ形式の画情報データに変換さ
れ１ライン分がメモリに一旦記憶される。そしてメモリ
からデータを順次読出し、このデータに基づいた信号を
記録回路に導いて一画素当たりの記録時間を制御するこ
とによって多階調を実現している。

この記録時間の制御は上述のバイナリ形式の画情報デー
タと順次変化する３桁の自走カウンタの出力コードとの
内心をコンパレータで比較し、大小関係が逆転する迄の
時間を記録時間とすることとしている。第３図は従来の
感熱記録装置の要部の回路図を示している。９１は感熱
ヘッド部分を示しており、例えば記録素子９３の２５６
画素分を１つのブロック９２．９２・・・として合計７
ブロソクが並設されている。同じブロック９２内の記録
素子９３．９３・・・の一端は一括されてブロック別に
設けた駆動トランジスタ９４に接続されている。各ブロ
ックの駆動トランジスタ９４はデマルチプレクサ９５か
ら順次的に選択信号を与えられ、選択信号が与えられた
駆動トランジスタはオンする。

９６は２５６ビソトの並列出力を有し、シフト方向に８
桁を有するシフトレジスタであって、各出力は夫々に７
つのブロック９２の夫々にて対応する位置の画素の記録
素子とダイオードを介して接続されている。前述のコン
パレータによる比較結果はｌブロック分のデータがシフ
トレジスタ９６に転送され、該当ブロック９２の駆動ト
ランジスタ９４がデマルチプレクサ９５出力によって選
択されてオンする。そうするとシフトレジスタ９６出力
の内容によって記録素子９３が通電され或いは通電され
ず、これによって印写が行われることになる。シフトレ
ジスタ９６は順次シフトされ、その出力内容が変化する
が濃色である程多数回に亘る通電が行われる結果多階調
記録が行われることになる。このような処理を７ブロソ
クについて同様に行えば１ラインの記録が完了する。

然るところ上述の如き装置にあっては各ブロックを選択
して駆動するための回路、つまりデマルチプレクサ９５
．駆動トランジスタ９４．９４・・・等を必要とする。

〔目的〕

本発明はこのような回路を省略すべくなされたものであ
り、２値記録用のものを利用して、省スペース、小型化
、低価格化を図り得る多階調記録装置を提供することを
目的とする。

〔構成〕

本発明に係る多階調記録装置は、多数の画素についての
多階調情報を含むアナログの画情報信号を、画素ごとに
多階調を表わすバイナリ形式の階調データに変換するＡ
／Ｄ変換回路と、該階調データを記憶するメモリと、階
調データと同形式のデータを順次出力するカウンタと、
カウンタが１データを出力している間に前記メモリから
順次読出される階調データをカウンタの出力データと比
較して画素ごとの印写／非印写を意味する２値信号を出
力するコンパレータと、並列出方を有し、前記２値信号
を順次入力すべき１ライン分のシフトレジスタ、該シフ
トレジスタの各出力に連なる記録素子及びその駆動回路
を備えた感熱記録ヘッドと、カウンタが１データを出力
している間に前記メモリから順次読出される階調データ
の数Ｎと同数の２値信号が前記シフトレジスタに入力さ
れる都度シフトレジスタの内容をランチさせ、所定の連
続するＮ個のシフトレジスフ群の各出方に連なる記録素
子を駆動すべく制御する制御回路とを具備することを特
徴とする。

〔実施例〕

以下本発明をその実施例を示す図面に基づき詳述する。

第１図において記録すべき画像の内容を表わす多階調情
報を含むアナログシフトはＡ／Ｄ変換回路１１に入力さ
れ、ここで１画素ごとにサンプリングされて、第１表に
示す如く階調に応じた３桁のディジタルデータに変換さ
れる。

第　　　１　　　表 Ａ／Ｄ変換回路１１出力、つまり画素ごとの３桁の階調
データはアドレスカウンタ１３がら与えられる書込アド
レスに従い、メモ１月２に書込まれていく。このメモリ
１２には感熱記録ヘッド２の１ラインの画素分の階調デ
ータを書込み得る容量を有している。感熱記録ヘッド２
それ自体は２値記録用に従来から用いられてきたもので
あって、７つのブロック２１　、２２・・・２７に分か
れており、ブロック２１゜２２・・・２６が２５６画素
分、ブロック２７のみが１９２画素分となっており、１
ラインが１７２８７２８画素されるべくなしである。各
ブロックは１ビツトの左シフトの直列入力、画素分のビ
ット、つまり２５６又は１９２ビツトの並列出力を有す
るシフトレジスタ２１１．２２１・・・２６１，２７１
　と、これらのシフトレジスタの並列出力をラッチする
ランチ回路２１２．２２２・・・２６２゜２７２と、こ
のランチ回路の各ビットに連なる記録素子２０　、２０
・・・とからなり記録素子２０．２０・・・の一端は一
括されて記録用電源に連なっている。１ライン分の階調
データがメモリ１２に書込まれると、次にはアドレスカ
ウンタ１３が出力する読出アドレスに従い、最左側に記
録すべき２５６画素分の階調データを左側分から順次的
に読出し、これをコくパレータ１４に入力する。

自走カウンタ１５は３桁のデータ０００，００１・・・
１１１を順次出力するものであって、２５６画素分の階
調データがメモリ１２から順次的に出力される間ＯＯＯ
としておき、それが終わると次には００１　とし、メモ
リ１２からは再度同じ２５６画素分の階調データを読出
させる。このような処理を自走カウンタ１５出力が１１
１となるまで８回に亘って行わせる。以上の如き自走カ
ウンタ１５出力はコンパレータ１４へ入力されここで両
入力の大小が比較され、比較結果の信号ＰＩＸは最古側
のシフトレジスタ２７１に入力される。コンパレータ１
４出力の信号ＦＩＸはメモリ１２の階調データが自走カ
ウンタ１５出力よりも大である場合は１”、等しいか、
小である場合は“０”である。従って１回目、つまり自
走カウンタ１５出力が“ｏｏｏ　”である場合には同調
データが“０００　”である場合にのみコンパレータ１
４出力は“０”となり、他の場合は”１”となる。この
“０”及び“ｌ”は夫々非印写及び印写に対応しでいる
。　　　　　　　　　　　　　　　　　　　　　　　　
　　　）階調データがメモリ１２から読出されていく間
のアドレスカウンタ１３のインクリメントのクロックと
同期するクロックＣＬＫがシフトレジスタ２１１．２２
１・・・２７１にシフトパルスとして与えられる。

シフトレジスタ２１１．２２１・・・２７１は、シフト
レジスタ２７１の左側の直列出力が左隣のシフトレジス
タ２６１に入力され、該シフトレジスタ２６１の左側の
直列出力がその左隣のシフトレジスタに入力されるとい
う様にしてデータを順次左シフトできるように縦続接続
しである。

第２図は本発明装置の動作説明のためのタイムチャート
である。

以上のようにしてクロ“ツクＣＬＫ　　（第２図（イ）
〕に従ってメモリ１２から読出され、コンパレータ１４
にて比較される２５６画素分の階調データは第２図（ロ
）に示すようにブロック２１にて記録されるものであり
、自走カウンタ１５出力の“０００　°との比較によっ
て得られた信号ＰＩＸを“１”、“００１　　”との比
較によって得られた信号ＰＩＸを“２”・・・とじて示
しである。３１１０　″との比較によって得られた信号
ＰＩには“７″として示しであるが、この１”〜“７”
のデータの合計は２５６Ｘ　７　＝１７９２ビットであ
る。この１７９２ビツトのデータが得られるより少し前
の１７２８ビツト分のデータが得られた時点、つまりシ
フトレジスタ２１１．２２ｊ・・・２７１に信号ＰＩＸ
がちょうど一杯につまった時点にてカウンタ等からなる
印写タイミング制御回路１６は全シフトレジスタ２１１
，２２１・・・２７１に連なるストローブラインＳＴＨ
にストローブ信号５ＴＢＩを出力する〔第２図（ハ）〕
。これによりその時点でシフトレジスタ２１１等に格納
されている比較結果信号ＰＩＸはラッチ回路２１２等に
ラッチされる。このときラッチ回路２１１にランチされ
たデータはブロック２１にて記録されるべき２５６画素
の階調データを“ｏｏｏ　”と比較して得られた信号Ｐ
Ｉにである。

印写タイミング制御回路１６は次いでブロック２１に対
して１全日（■）の印写イネーブル信号ＥＮＢＩを発す
る〔第２図（ニ）〕。それ自体公知の２値記録用の感熱
ヘッド２は記録素子２ｏの駆動回路を有しており、この
印写イネーブル信号ＥＮＢＩにより、ラッチ回路２１２
内のラッチデータ、っまりＰＩＸが“１”であるビット
に連なる記録素子２ｏに通電が行われる。これにより１
ラインの最左側の２５６画素については絶対白を除き中
間ｌＩｌ及びこれより濃い階調のものすべての画素が印
写されることになる。

ストローブ信号５ＴＢＩが発せられてから２５６発のク
ロックが発せられた時点で印写タイミング制御回路１６
はストローブ信号ＳＴＢ　２を発し、次いでブロック２
１に対して２発目（■）のイネーブル信号ＨＮＢＩを発
する。この時点ではシフトレジスタ２１１には、先のス
トローブ信号５ＴＢＩが発せられた時点でシフトレジス
タ２２１又はランチ回路２１２に格納されていた比較結
果信号ＰＩＸが格納されている。

この信号はブロック２１にて記録すべき最左側の２５６
画素の階調データと“００１′との比較結果信号２５６
ビツト分となっている。

上記ストローブ信号５ＴＢ２によってこの信号はラッチ
回路２１２にラッチされイネーブル信号ＥＮＢＩによっ
てこれが印写される。この場合には階調データが′″０
００　″又は”００１’″である画素については信号Ｐ
ＩＸは“０”になっているので中間ｌＩ２及びこれより
濃い階調の画素のみが２回目の印写を受けることになる
。

このようにして同様の処理が行われていくが、この間に
も次項のブロック２２．２３・・・にて記録すべき階調
データがメモ１月２から読出されてコンパレータ１４に
て自走カウンタ１５出力と比較され信号Ｐ■にとなって
シフトレジスタ２７１へ入力されていく。

そして印写タイミング制御回路１６が７発目のストロー
ブ信号５ＴＢ７を発し、７発目（■）のイネーブル信号
ＥＮＢＩを発すると、このときシフトレジスタ２１１又
はラッチ回路２１２に格納されている信号ＰＩＸは自走
カウンタ１５出力“１１０　”との比較結果であるので
“１１１　”つまり絶対黒の画素のみが７回目の印写を
受けることになる。

以上により絶対白〜絶対黒の８階調が印写０〜印写７回
の別により記録されたことになる。

更に２５６発のクロックＣＬＫが発せられると印写タイ
ミング制御回路１６はストローブ信号５ＴＢ８を出力す
る。この時点ではシフトレジスタ２１１には自走カウン
タ１５出力“１１１　　”との比較結果信号ＰＩＸ（総
て“０”）が入っており、右隣りのブロック２２のシフ
トレジスタ２２１にはこのブロック２２にて記録すべき
階調データについての自走カウンタ１５出力“０００′
との比較結果信号ＰＩＸが入っている。

この状態を第２図（ロ）にはｒ　８／Ｉ　Ｊとして示し
である。

上記ストローブ信号５ＴＢ８によって各ラッチ回路２１
２．２２２・・・にはそのときのシフトレジスタ２１１
．２２１・・・の信号ＰＩχがランチされるが、これに
続いては印写タイミング制御回路１６からはブロック２
２に対して第２図（ホ）に示すように１発目のイネーブ
ル信号ＥＮＢ２　（■〕が出力され、これによりラッチ
回路２２２内の信号ＰＩＫに応じた印写がブロック２２
において行われる。つまりこのブロック２２において絶
対白の画素は印写されず中間ａｌｌ及びこれより濃い画
素が印写されることになる。

このような処理によりこのときブロック２１のラッチ回
路２１２に格納されている信号ＰＩＸに対してはイネー
ブル信号ＥＮＢＩが与えられないことになるが、この信
号ＰＩＫの内容はいずれも絶対黒の１１１との比較結果
である“０”であり、印写には無関係なものである。

以下前述したところと同様にして２５６発のクロックご
とにストローブ信号を発してブロック２２についても７
発のイネーブル信号ＥＮＢ２　（■〜■）を与えて対応
する２５６画素分の多階調記録を行う。

そしてこのブロック２２にて記録すべき階調データと自
走カウンタ１５出力“１１１　”との比較結果信号ＰＩ
Ｘ　　（総て“０”）がシフトレジスタ２２１又はラン
チ回路２２２に格納されているときには、その右隣のブ
ロック２３にて記録すべき階調データと自走カウンタ１
５出力”　ｏｏｏ　”との比較結果信号ＰＩＸを印写す
べく印写タイミング制御回路１６はブロック２３に対し
て１発註■のイネーブル信号ＥＮＢ３　（第２図（へ）
〕を発する。このようにして全ブロック２１〜２７につ
いての１ライン目の記録を完了する。

なお１９２画素のブロック２７による記録の場合はスト
ローブ信号及びイネーブル信号ＥＮＢ７　（第２図（ヌ
））をクロックＣＬＫ　　１９２発につき１発の割合で
発することは勿論である。

〔効果〕

値上の如き本発明装置による場合は記録素子２０の駆動
回路を内蔵した２値記録用の感熱記録ヘソ・ドにより多
階調記録が可能となる。従って従来必要としたデマルチ
プレクサ９５、各ブロックごとの駆動トランジスタ９４
等を必要とせず、省スペースが可能となり、本発明はこ
の種の記録装置の小型化、低価格化に寄与する。

【図面の簡単な説明】

第１図は本発明装置の要部を略示する回路図、第２図は
その動作説明のためのタイムチャート、第３図は従来装
置の要部を略示する回路図である。

Claims (1)

【特許請求の範囲】
1. １、多数の画素についての多階調情報を含むアナログの
   画情報信号を、画素ごとに多階調を表わすバイナリ形式
   の階調データに変換するＡ／Ｄ変換回路と、該階調デー
   タを記憶するメモリと、階調データと同形式のデータを
   順次出力するカウンタと、カウンタが１データを出力し
   ている間に前記メモリから順次読出される階調データを
   カウンタの出力データと比較して画素ごとの印写／非印
   写を意味する２値信号を出力するコンパレータと、並列
   出力を有し、前記２値信号を順次入力すべき１ライン分
   のシフトレジスタ、該シフトレジスタの各出力に連なる
   記録素子及びその駆動回路を備えた感熱記録ヘッドと、
   カウンタが１データを出力している間に前記メモリから
   順次読出される階調データの数Ｎと同数の２値信号が前
   記シフトレジスタに入力される都度シフトレジスタの内
   容をラッチさせ、所定の連続するＮ個のシフトレジスタ
   群の各出力に連なる記録素子を駆動すべく制御する制御
   回路とを具備することを特徴とする多階調記録装置。