JPS632515B2 - - Google Patents
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- JPS632515B2 JPS632515B2 JP57056243A JP5624382A JPS632515B2 JP S632515 B2 JPS632515 B2 JP S632515B2 JP 57056243 A JP57056243 A JP 57056243A JP 5624382 A JP5624382 A JP 5624382A JP S632515 B2 JPS632515 B2 JP S632515B2
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- Japan
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- image signal
- buffer memory
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- recording
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/40025—Circuits exciting or modulating particular heads for reproducing continuous tone value scales
- H04N1/40031—Circuits exciting or modulating particular heads for reproducing continuous tone value scales for a plurality of reproducing elements simultaneously
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Facsimile Heads (AREA)
- Storing Facsimile Image Data (AREA)
- Fax Reproducing Arrangements (AREA)
Description
【発明の詳細な説明】
この発明は、熱記録ヘツドの記録走査回路、詳
しくは発熱体の記録順序が任意に行える画信号変
換回路を備えた記録走査回路に関するものであ
る。
しくは発熱体の記録順序が任意に行える画信号変
換回路を備えた記録走査回路に関するものであ
る。
熱記録ヘツドを用いた感熱記録は、現像・定着
の必要がなく装置構成が簡単であることからフア
クシミリ・プリンタへとその用途が広がつてい
る。熱記録ヘツドは、その製法から薄膜型、厚膜
型の２つに大きく分類されるが、厚膜型ヘツドは
安価な設備でかつ製造工程が短いので低コストで
作られるという利点があり、広く使用されてい
る。ところが、厚膜型ヘツドでは発熱体からの取
り出し電極のピツチを狭くすることができず、６
（ドツト／mm）以上の解像度が要求されるヘツド
では第１図に示す交互リード方式が用いられてい
る。図において、１０１は発熱体、１０２〜１０
９はそれぞれ第１〜第８の共通電極端子、１１０
と１１１は第１と第２の逆流阻止用ダイオード、
１１２と１１３は第１と第２のリード電極、１１
４は 1 、 216 の記号で示す216個のスイツ
チで構成される画信号選択スイツチ回路である。
上記発熱体１０１において、第１と第２のリード
電極１１２，１１３で区切られた領域すなわち各
発熱素子を以下〜 1728 の記号で示してお
り、交互リード方式を用いた熱記録ヘツドでは、
上記〜 1728 で示した各領域がそれぞれ１画
素（１ドツト）を形成する。
の必要がなく装置構成が簡単であることからフア
クシミリ・プリンタへとその用途が広がつてい
る。熱記録ヘツドは、その製法から薄膜型、厚膜
型の２つに大きく分類されるが、厚膜型ヘツドは
安価な設備でかつ製造工程が短いので低コストで
作られるという利点があり、広く使用されてい
る。ところが、厚膜型ヘツドでは発熱体からの取
り出し電極のピツチを狭くすることができず、６
（ドツト／mm）以上の解像度が要求されるヘツド
では第１図に示す交互リード方式が用いられてい
る。図において、１０１は発熱体、１０２〜１０
９はそれぞれ第１〜第８の共通電極端子、１１０
と１１１は第１と第２の逆流阻止用ダイオード、
１１２と１１３は第１と第２のリード電極、１１
４は 1 、 216 の記号で示す216個のスイツ
チで構成される画信号選択スイツチ回路である。
上記発熱体１０１において、第１と第２のリード
電極１１２，１１３で区切られた領域すなわち各
発熱素子を以下〜 1728 の記号で示してお
り、交互リード方式を用いた熱記録ヘツドでは、
上記〜 1728 で示した各領域がそれぞれ１画
素（１ドツト）を形成する。
このように構成された熱記録ヘツドにおいて
は、リード電極１１２が逆流阻止用ダイオード１
１０を介して１本おきに共通に接続されているの
で発熱体１０１の駆動は２ドツトおきに２ドツト
づつ同時に行う必要がある。すなわち、第１のタ
イミングで共通電極素子１０２に記録電圧を印加
し、このタイミングに同期して画信号選択スイツ
チ回路１１４をそれぞれ画信号に従つて開閉す
る。その結果、〜 432 で示した発熱素子の
うち先頭から２ドツトおきに２ドツトづつ、すな
わち、、、、… 429 、 430 で示す
216個の発熱体の通電がまず行われる。次に、第
２のタイミングでは、共通電極端子１０３に記録
電圧を印加し、第１のタイミングで駆動されなか
つた、、、… 431 、 432 で示す
216個の発熱体の通電を行う。以下、同様にして
第８のタイミングで共通電極１０９に記録電圧を
印加して１ライン分の記録を終了する。
は、リード電極１１２が逆流阻止用ダイオード１
１０を介して１本おきに共通に接続されているの
で発熱体１０１の駆動は２ドツトおきに２ドツト
づつ同時に行う必要がある。すなわち、第１のタ
イミングで共通電極素子１０２に記録電圧を印加
し、このタイミングに同期して画信号選択スイツ
チ回路１１４をそれぞれ画信号に従つて開閉す
る。その結果、〜 432 で示した発熱素子の
うち先頭から２ドツトおきに２ドツトづつ、すな
わち、、、、… 429 、 430 で示す
216個の発熱体の通電がまず行われる。次に、第
２のタイミングでは、共通電極端子１０３に記録
電圧を印加し、第１のタイミングで駆動されなか
つた、、、… 431 、 432 で示す
216個の発熱体の通電を行う。以下、同様にして
第８のタイミングで共通電極１０９に記録電圧を
印加して１ライン分の記録を終了する。
ところで、画信号選択スイツチ回路１１４はシ
リアルに送られてきた画信号をパラレル信号に変
換するためのシフトレジスタなどで構成されたシ
リアル・パラレル変換回路（図示せず）により駆
動されるが、上記交互リード方式を用いた熱記録
ヘツドでは発熱体の記録順序が入力される画信号
の配列順でないために、画信号の並べ換えを行つ
た後、上記シリアル・パラレル変換回路に画信号
を入力する必要がある。
リアルに送られてきた画信号をパラレル信号に変
換するためのシフトレジスタなどで構成されたシ
リアル・パラレル変換回路（図示せず）により駆
動されるが、上記交互リード方式を用いた熱記録
ヘツドでは発熱体の記録順序が入力される画信号
の配列順でないために、画信号の並べ換えを行つ
た後、上記シリアル・パラレル変換回路に画信号
を入力する必要がある。
第２図は、記録電圧を印加するタイミングとこ
のタイミングに同期して画信号選択スイツチ回路
１１４の開閉を指令するための画信号との関係を
示したもので、()〜()は記録電圧を印加する
各タイミング、 1 〜 216 は216個のスイツ
チ回路、 1 〜 1728 は1728ビツトで構成さ
れた画信号を配列順に番号を付したものである。
のタイミングに同期して画信号選択スイツチ回路
１１４の開閉を指令するための画信号との関係を
示したもので、()〜()は記録電圧を印加する
各タイミング、 1 〜 216 は216個のスイツ
チ回路、 1 〜 1728 は1728ビツトで構成さ
れた画信号を配列順に番号を付したものである。
さて、第１のタイミングでは 1 〜 216
のスイツチ回路１１４に対して 1 2 … 42
９ 、 430 で示す画信号を与えて記録を行い、
第２のタイミングでは 432 、 3 、… 42
８ 、 431 で示す画信号を、以下同様にして第
８のタイミングでは 1728 、 1299 、…
１７２４ 1727 で示す画信号を与えて記録を行
う。
のスイツチ回路１１４に対して 1 2 … 42
９ 、 430 で示す画信号を与えて記録を行い、
第２のタイミングでは 432 、 3 、… 42
８ 、 431 で示す画信号を、以下同様にして第
８のタイミングでは 1728 、 1299 、…
１７２４ 1727 で示す画信号を与えて記録を行
う。
したがつて、この第２図のような記録動作を行
うためには、配列順に送られてくる画信号を上記
順序に並べ換えねばならないが、従来はこの並べ
換えを第３図に示す回路を用いて行つていた。図
において、２０１，２０２は第１と第２のバツフ
アメモリ、２０３，２０４はそれぞれ上記バツフ
アメモリ２０１，２０２のアドレスをそれぞれ指
定するための第１と第２のカウンタ、２０５はシ
フトレシスタ、２０６はオア回路、２０７は画信
号が入力される端子、２０８は画信号が出力され
る端子、２０９はクロツクが入力される端子であ
る。２１０〜２１２は第１〜第３の画信号切換え
スイツチ、２１３はクロツク切換えスイツチで、
上記スイツチの各接点をそれぞれＡ，Ｂ，Ｃとす
る。
うためには、配列順に送られてくる画信号を上記
順序に並べ換えねばならないが、従来はこの並べ
換えを第３図に示す回路を用いて行つていた。図
において、２０１，２０２は第１と第２のバツフ
アメモリ、２０３，２０４はそれぞれ上記バツフ
アメモリ２０１，２０２のアドレスをそれぞれ指
定するための第１と第２のカウンタ、２０５はシ
フトレシスタ、２０６はオア回路、２０７は画信
号が入力される端子、２０８は画信号が出力され
る端子、２０９はクロツクが入力される端子であ
る。２１０〜２１２は第１〜第３の画信号切換え
スイツチ、２１３はクロツク切換えスイツチで、
上記スイツチの各接点をそれぞれＡ，Ｂ，Ｃとす
る。
このような構成において、画信号の並べ換えは
次のようにして行われる。まず、第１の画信号切
換えスイツチ２１０とクロツク切換えスイツチ２
１３がそれぞれＡ側に倒され、第２の画信号切換
えスイツチ２１１がＣ側に倒されて、第１のバツ
フアメモリ２０１への画信号書込みが始まる。と
ころが、この動作は画信号が２ビツト書込まれた
状態で一旦停止し、次にスイツチ２１０と２１３
とがＢ側に倒されて３、４ビツト目の画信号は第
２のバツフアメモリ２０２に記憶される。以下同
様にして、２ビツトごとにスイツチ２１０と２１
３とが交互に接点Ａ，Ｂを移動するのでバツフア
メモリ２０１と２０２には２ビツトおきに交互に
画信号が記憶されてゆく。次に第１の画信号切換
えスイツチ２１０がＣ側に倒され、クロツク切換
えスイツチ２１３と第２の画信号切換えスイツチ
２１１がＡ側に倒されて第１のバツフアメモリ２
０１から画信号の読出しが行われる。さて、第１
のバツフアメモリ２０１から216ビツト分の画信
号が読出されると、スイツチ２１１，２１３がＢ
側に、２１２がＣ側に倒されて第２のバツフアメ
モリ２０２から画信号が読出される。２０５は
216ビツトのシフトレジスタで構成された画信号
遅延用メモリで上記第２のバツフアメモリ２０２
から読出された215ビツト分の画信号は、一旦、
上記シフトレジスタ２０５に転送される。その
後、第３の画信号切換えスイツチ２１２はＡ側に
倒され再びＢ側に倒される。上記操作により、
216ビツト目の画信号がまず端子２０８から出力
され、次に、クロツク切換えスイツチ２１３がＣ
側に倒されてシフトレジスタ２０５に記憶されて
いた215ビツト分の画信号が端子２０８から出力
される。上記操作が繰り返されて１ライン分
（1728ビツト）の画信号の並べ換えが終了する。
次のようにして行われる。まず、第１の画信号切
換えスイツチ２１０とクロツク切換えスイツチ２
１３がそれぞれＡ側に倒され、第２の画信号切換
えスイツチ２１１がＣ側に倒されて、第１のバツ
フアメモリ２０１への画信号書込みが始まる。と
ころが、この動作は画信号が２ビツト書込まれた
状態で一旦停止し、次にスイツチ２１０と２１３
とがＢ側に倒されて３、４ビツト目の画信号は第
２のバツフアメモリ２０２に記憶される。以下同
様にして、２ビツトごとにスイツチ２１０と２１
３とが交互に接点Ａ，Ｂを移動するのでバツフア
メモリ２０１と２０２には２ビツトおきに交互に
画信号が記憶されてゆく。次に第１の画信号切換
えスイツチ２１０がＣ側に倒され、クロツク切換
えスイツチ２１３と第２の画信号切換えスイツチ
２１１がＡ側に倒されて第１のバツフアメモリ２
０１から画信号の読出しが行われる。さて、第１
のバツフアメモリ２０１から216ビツト分の画信
号が読出されると、スイツチ２１１，２１３がＢ
側に、２１２がＣ側に倒されて第２のバツフアメ
モリ２０２から画信号が読出される。２０５は
216ビツトのシフトレジスタで構成された画信号
遅延用メモリで上記第２のバツフアメモリ２０２
から読出された215ビツト分の画信号は、一旦、
上記シフトレジスタ２０５に転送される。その
後、第３の画信号切換えスイツチ２１２はＡ側に
倒され再びＢ側に倒される。上記操作により、
216ビツト目の画信号がまず端子２０８から出力
され、次に、クロツク切換えスイツチ２１３がＣ
側に倒されてシフトレジスタ２０５に記憶されて
いた215ビツト分の画信号が端子２０８から出力
される。上記操作が繰り返されて１ライン分
（1728ビツト）の画信号の並べ換えが終了する。
さて、上記従来の画信号変換回路は以上のよう
に構成されているので第１に回路構成が複雑で部
品点数が多い、第２に上記従来例では1728個の発
熱体を216個づつ同時に駆動することによつて８
回で１ライン分の記録を終了する場合について示
したが、装置の仕様変更などで発熱体数の増減、
同時駆動ドツト数の変化があつた場合には従来例
では各スイツチ回路を動作させるタイミングをそ
れぞれ変えねばならず、また画信号遅延用のシフ
トレジスタをその都度、交換しなければならない
などの欠点があつた。この為、従来は装置の仕様
が少し変つた場合にも、記録走査回路を作り直さ
なければならないという不具合があつた。
に構成されているので第１に回路構成が複雑で部
品点数が多い、第２に上記従来例では1728個の発
熱体を216個づつ同時に駆動することによつて８
回で１ライン分の記録を終了する場合について示
したが、装置の仕様変更などで発熱体数の増減、
同時駆動ドツト数の変化があつた場合には従来例
では各スイツチ回路を動作させるタイミングをそ
れぞれ変えねばならず、また画信号遅延用のシフ
トレジスタをその都度、交換しなければならない
などの欠点があつた。この為、従来は装置の仕様
が少し変つた場合にも、記録走査回路を作り直さ
なければならないという不具合があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、バツフアメモリか
ら画信号を読出す順序をあらかじめ読出し専用メ
モリ（ROM）に書込んでおき、上記ROMを用
いて画信号の並べ換えを行うことにより装置仕様
の変更などの為に発熱体の記録順序が変つても上
記ROMの交換のみで済む記録走査回路を提供す
ることを目的としている。
去するためになされたもので、バツフアメモリか
ら画信号を読出す順序をあらかじめ読出し専用メ
モリ（ROM）に書込んでおき、上記ROMを用
いて画信号の並べ換えを行うことにより装置仕様
の変更などの為に発熱体の記録順序が変つても上
記ROMの交換のみで済む記録走査回路を提供す
ることを目的としている。
以下、この発明の一実施例を図について説明す
る。第４図において、３０１はバツフアメモリ、
３０２は上記バツフアメモリ３０１への画信号書
込み時にアドレスを指定するカウンタ、３０３は
読出し専用メモリ（ROM）で、バツフアメモリ
３０１からの画信号読出し時にアドレスを指定す
る。３０４と３０５は第４と第５の画信号切換え
スイツチ、３０６はアドレス切換えスイツチで、
カウンタ３０２とROM３０３から出力されるア
ドレスデータをバツフアメモリ３０１への画信号
書込み、画信号読出しに応じて切換える。なお、
上記各スイツチの接点をそれぞれＡ，Ｂ，Ｃとす
る。
る。第４図において、３０１はバツフアメモリ、
３０２は上記バツフアメモリ３０１への画信号書
込み時にアドレスを指定するカウンタ、３０３は
読出し専用メモリ（ROM）で、バツフアメモリ
３０１からの画信号読出し時にアドレスを指定す
る。３０４と３０５は第４と第５の画信号切換え
スイツチ、３０６はアドレス切換えスイツチで、
カウンタ３０２とROM３０３から出力されるア
ドレスデータをバツフアメモリ３０１への画信号
書込み、画信号読出しに応じて切換える。なお、
上記各スイツチの接点をそれぞれＡ，Ｂ，Ｃとす
る。
さて、このような構成において、まず、第４の
画信号切換スイツチ３０４がＡ側に、第５の画信
号切換スイツチ３０５がＣ側に倒されてバツフア
メモリ３０１への画信号書込みが始まるが、この
時アドレス切換スイツチ３０６はＡ側に倒されて
おり、上記バツフアメモリ３０１のアドレスはカ
ウンタ３０２により指定される。従つて、画信号
は配列順にバツフアメモリ３０１に書込まれてゆ
く。次に、第４の画信号切換えスイツチ３０４が
Ｃ側に、第５の画信号切換えスイツチ３０５がＡ
側に倒されて、今度はバツフアメモリ３０１から
の画信号読出しが始まるが、上記動作に同期して
アドレス切換えスイツチ３０６がＢ側に倒される
ので、上記バツフアメモリ３０１のアドレスは
ROM３０３により指定される。ところでROM
３０３の内容はアドレスカウンタ３０２が上記
ROM３０３のアドレスを順次指定したときに第
２図で示した値を出力するようにあらかじめ指定
されているので、バツフアメモリ３０１からは所
定の順序に並べ換えられた画信号が出力されるこ
とになる。
画信号切換スイツチ３０４がＡ側に、第５の画信
号切換スイツチ３０５がＣ側に倒されてバツフア
メモリ３０１への画信号書込みが始まるが、この
時アドレス切換スイツチ３０６はＡ側に倒されて
おり、上記バツフアメモリ３０１のアドレスはカ
ウンタ３０２により指定される。従つて、画信号
は配列順にバツフアメモリ３０１に書込まれてゆ
く。次に、第４の画信号切換えスイツチ３０４が
Ｃ側に、第５の画信号切換えスイツチ３０５がＡ
側に倒されて、今度はバツフアメモリ３０１から
の画信号読出しが始まるが、上記動作に同期して
アドレス切換えスイツチ３０６がＢ側に倒される
ので、上記バツフアメモリ３０１のアドレスは
ROM３０３により指定される。ところでROM
３０３の内容はアドレスカウンタ３０２が上記
ROM３０３のアドレスを順次指定したときに第
２図で示した値を出力するようにあらかじめ指定
されているので、バツフアメモリ３０１からは所
定の順序に並べ換えられた画信号が出力されるこ
とになる。
なお、上記実施例では交互リード方式を用いた
厚膜型熱記録ヘツドの場合について説明したが、
薄膜型熱記録ヘツドでもよく、また発熱体からの
電極取出しが第５図のように構成されている場合
には、ROMの内容を書き換えるだけでそれぞれ
上記実施例と同様の効果がある。なお、第５図に
おいて、４０１は発熱体、４０２〜４０５は画信
号に従つて駆動される電極、４０６，４０９は共
通電極である。
厚膜型熱記録ヘツドの場合について説明したが、
薄膜型熱記録ヘツドでもよく、また発熱体からの
電極取出しが第５図のように構成されている場合
には、ROMの内容を書き換えるだけでそれぞれ
上記実施例と同様の効果がある。なお、第５図に
おいて、４０１は発熱体、４０２〜４０５は画信
号に従つて駆動される電極、４０６，４０９は共
通電極である。
以上のように、この発明によれば、シリアルに
送られてきた画信号の並べ換えをバツフアメモリ
とこのバツフアメモリのアドレスを指定するため
の読出し専用メモリ（ROM）とで行うようにし
たので、発熱体の記録順序を変更したい場合には
記録走査回路を作り直す必要はなく上記ROMを
交換するだけでよいという効果がある。
送られてきた画信号の並べ換えをバツフアメモリ
とこのバツフアメモリのアドレスを指定するため
の読出し専用メモリ（ROM）とで行うようにし
たので、発熱体の記録順序を変更したい場合には
記録走査回路を作り直す必要はなく上記ROMを
交換するだけでよいという効果がある。
第１図は交互リード方式を用いた厚膜型熱記録
ヘツドの構成図、第２図は画信号の並べ換えを示
す図、第３図は従来の画信号変換回路を示すブロ
ツク図、第４図はこの発明の一実施例を示すブロ
ツク図、第５図はこの発明の他の実施例に適用さ
れる記録ヘツドの構成図。 １０１…発熱体、１０２〜１０９…共通電極端
子、１１４…画信号選択スイツチ回路、３０１…
バツフアメモリ、３０２…カウンタ、３０３…読
出し専用メモリ（ROM）、３０４…第４の画信
号切換スイツチ、３０５…第５の画信号切換えス
イツチ、３０６…アドレス切換えスイツチ。な
お、図中同一符号は同一、又は相当部分を示す。
ヘツドの構成図、第２図は画信号の並べ換えを示
す図、第３図は従来の画信号変換回路を示すブロ
ツク図、第４図はこの発明の一実施例を示すブロ
ツク図、第５図はこの発明の他の実施例に適用さ
れる記録ヘツドの構成図。 １０１…発熱体、１０２〜１０９…共通電極端
子、１１４…画信号選択スイツチ回路、３０１…
バツフアメモリ、３０２…カウンタ、３０３…読
出し専用メモリ（ROM）、３０４…第４の画信
号切換スイツチ、３０５…第５の画信号切換えス
イツチ、３０６…アドレス切換えスイツチ。な
お、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- １ 入力される画信号に応じて複数の発熱体を選
択的に通電させる熱記録ヘツドの記録走査回路に
おいて、上記画信号を一時記憶するバツフアメモ
リ３０１と、このバツフアメモリ３０１の書込み
あるいは読出し時のアドレスを指定するための読
出し専用メモリ（ROM）３０３及び上記バツフ
アメモリ３０１、または上記読出し専用メモリ
（ROM）３０３のアドレスを指定するカウンタ
３０２とを備え、上記入力される画信号を上記発
熱体の通電順序に適した順序に並べ換えることを
特徴とする熱記録ヘツドの記録走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57056243A JPS58172058A (ja) | 1982-04-02 | 1982-04-02 | 熱記録ヘツドの記録走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57056243A JPS58172058A (ja) | 1982-04-02 | 1982-04-02 | 熱記録ヘツドの記録走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172058A JPS58172058A (ja) | 1983-10-08 |
| JPS632515B2 true JPS632515B2 (ja) | 1988-01-19 |
Family
ID=13021645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57056243A Granted JPS58172058A (ja) | 1982-04-02 | 1982-04-02 | 熱記録ヘツドの記録走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172058A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156971A (ja) * | 1984-12-27 | 1986-07-16 | Canon Inc | ドツトパタ−ン制御回路及びそれを用いた記録装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119338A (en) * | 1976-03-31 | 1977-10-06 | Sharp Corp | Thermal recording means |
| JPS5497438A (en) * | 1978-01-18 | 1979-08-01 | Hitachi Ltd | Heat sensitive recording device |
-
1982
- 1982-04-02 JP JP57056243A patent/JPS58172058A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172058A (ja) | 1983-10-08 |
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