JPS6255346B2

JPS6255346B2 -

Info

Publication number: JPS6255346B2
Application number: JP54103594A
Authority: JP
Inventors: Shigeru Katsuragi
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1979-08-16
Filing date: 1979-08-16
Publication date: 1987-11-19
Also published as: JPS5628559A

Description

【発明の詳細な説明】本発明は画情報記録方式に係り、特に感熱記録
を採用した場合に好適な画情報記録方式に関す
る。

画情報に応じて記録素子を駆動し、所望の記録
を得るため、従来は、１本のシリアル入力−パラ
レル出力シフトレジスタを用い、画情報をシリア
ルに入力して行き、シフトレジスタが一杯になつ
たとき、そのパラレル出力で各記録素子を駆動す
ることにより所望の記録を得るようにしていた。

また、このときシフトレジスタとしては、記録
素子数に対応した数のビツト容量を持つシフトレ
ジスタを用いていた。

このため、例えば、１ライン2048ビツトの記録
素子を駆動して記録動作を行う場合には、2048ビ
ツト容量のシフトレジスタが必要となり、大容量
のシフトレジスタが必要となる。更に、そのシフ
トレジスタのパラレル出力を一旦ラツチするラツ
チ回路、そのラツチ出力に応じて各記録素子を駆
動する駆動回路等を設けた場合、大量の回路素子
が必要となり記録装置が非常に大型且つ高価なも
のとなる欠点があつた。

そこで、この回路素子数を少なくして記録装置
を小型且つ安価に構成するため、静電記録方式を
採用した画情報記録方式においては、１ライン分
の記録素子を所定数毎のグループに区別けし、シ
フトレジスタとしてはグループ内の記録素子数に
対応する所定ビツト容量のものを用い、そのシフ
トレジスタに最初のグループに対応する画情報を
シリアルに入力し、一杯になつたときパラレルに
最初のグループの各記録素子に出力して霊記録を
行い、それが終了すると、次の画情報を再びシフ
トレジスタに入力するとともに、グループを切り
換え、次のグループの各記録素子に画情報を出力
する動作を順次繰り返すことにより１ライン分の
記録を得る方式が行われている。

この画情報記録方式によれば、例えば１ライン
2048ビツトの記録素子を８グループに区分けした
場合、シフトレジスタとして256ビツト容量のも
のを用いれば良く、それに伴つて駆動回路等も簡
略化され、回路素子数を1/8に減らすことができ
る。

しかし、この画情報記録方式をそのまま感熱記
録方式を採用した場合に適用することはできな
い。と云うのは、上記方式によれば回路数を減少
させる利点と引き換えに記録時間が長くなる欠点
が生じるためである。

即ち、１ライン分の画情報を記録するために
は、１ライン分の画情報をシフトレジスタにシフ
トインするための転送時間と、更にシフトインし
た画情報に応じて各記録素子を駆動するための駆
動時間が必要となる。

静電記録の場合には１回の駆動に要する時間が
短かいため、それが８倍になつたとしても特に問
題は生じない。しかし、感熱記録の場合には１回
の駆動にかなり長い時間を要するため、それが更
に８倍にもなると、１ライン分の記録に長時間要
することになり、諸々の問題が生じる。

例えば、フアクシミリにおいては、その記録動
作が他の画情報処理動作に追従できなくなる。

そこで、従来は感熱記録方式を採用した場合に
は止むを得ず、前述した欠点を有するまま頭書に
記載した画情報記録方式を採用していた。

本発明は上記の点に鑑みてなされたものであつ
て、全体の記録時間を短縮し、回路素子数を減ら
し、装置を小型にして安価にし得る画情報記録方
式を提供することを目的とする。

この目的を達成するため、本発明は少容量のシ
フトレジスタを同時に複数本使用し、画情報転送
時間を短縮することにより、全体の記録時間を短
縮することを特徴とする。

以下、本発明の一実施例を、１ライン2048ビツ
トの画情報を記録するフアクシミリ装置に適用し
た場合を例にとり、図面を参照して説明する。

第１図は、本発明の一実施例を示す画情報記録
装置の全体のブロツク構成図で、Ｒ１〜Ｒ２０４
８は2048ビツト分の画情報を記録するための感熱
記録素子である。

これらの感熱記録素子Ｒ１〜Ｒ２０４８は256
ビツトずつ８グループに区分けされ、夫々廻り込
み防止用ダイオードＤを介して素子駆動回路１の
各ステージに共通に接続されている。

また、各グループに区分けされた各感熱記録素
子は共通に結線され、グループ駆動回路２の各ス
テージに接続されている。

３は受信した符号化データを復号化して出力す
る画情報処理回路であり、この回路３は、１回の
記録処理動作で、８ビツトの信号d₁〜d₈を33回、
クロツクclkと共に信号分配回路４に出力する。
そのうち32回目までは画信号ａであり、33回目は
グループ選択信号ｂである。また、そのあと続い
て感熱記録素子駆動時間を規定する記録有効信号
ｅをグループ選択回路５に出力するように構成さ
れている。

信号分配回路４は、具体的には第２図に示すよ
うに、８本の33ビツト容量シリアル入力−パラレ
ル出力シフトレジスタSR１〜SR８を備え、画情
報処理回路３から各シフトレジスタにSR１〜SR
８にシリアルに入力する信号をパラレルに取り出
し、そのうち256ビツト分の画信号a₁〜a₂₅₆は素子
駆動回路１の各ステージに、残り８ビツト分のグ
ループ選択信号b₁〜b₈はグリープ選択回路５に出
力する回路である。

グループ選択回路５は、デコーダおよびゲート
回路を備え、そこに入力するグループ選択信号b₁
〜b₈をデコーダでデコードし、更に記録有効信号
ｅにより一定時間開かれるゲート回路を介してグ
ループ駆動信号c₁〜c₈を択一的に出力する回路で
ある。

素子駆動回路１は、各ステージが例えばスイツ
チングトランジスタで構成され、画信号a₁〜a₂₅₆
に応じて各感熱素子駆動信号をオンオフする回路
であるが、各シフトレジスタSR１〜SR８自体に
このような機能をもたせればこの回路は不要とな
る。

また、グループ選択回路５おけるデコーダは、
グループ選択信号のビツト構成に対してグループ
の数が多い場合にのみ必要となり、本実施例のよ
うに、８グループを８ビツト構成のグループ選択
信号b₁〜b₈により択一的に選択する場合には必要
ない。

グループ駆動回路２の各ステージはグループ駆
動信号c₁〜c₈に応じて駆動信号をオンオフするス
イツチングトランジスタで構成されている。

次に、その動作を第３図のタイムチヤートを参
照して説明する。

画情報処理回路３は復号化した画信号を８ビツ
トずつ32回と最後にグループ選択信号８ビツトを
クロツクclkと共に信号分配回路４の各シフトレ
ジスタSR１〜SR８に出力する。

信号分配回路４の各シフトレジスタSR１〜SR
８に入力した信号はパラレルに取り出され、その
うち256ビツトの画信号a₁〜a₂₅₆は素子駆動回路１
の各ステージに入力し、感熱記録素子駆動信号を
オンオフ、即ち、各感熱記録素子に接続される信
号線を開放あるいは接地状態にする。一方、残り
８ビツトから成るグループ選択信号b₁〜b₈はグル
ープ選択回路５に入力する。

画情報処理回路３はグループ選択信号b₁〜_８に
続いて記録有効信号ｅをグループ選択回路５に出
力する。

グループ選択回路５はそのグループ選択信号b₁
〜b₈に応じて、記録有効信号ｅが入力されている
間、グループ駆動信号c₁〜c₈の一つを選択して出
力する。

この信号はグループ駆動回路の所定のステージ
に入力し、そこに接続されているグループ信号線
を駆動信号線、即ち、定電圧源に接続する。

例えば、画情報が処理回路３から１ラインの最
初のグループに対応する画信号が出力された場
合、そのときのグループ選択信号b₁〜b₈に応じて
グループ選択回路５からグループ駆動信号c₁が出
力し、グループ駆動回路２の最初のステージがオ
ンして最初のグループに駆動信号を供給する。

このとき、素子駆動回路１の各ステージは前述
したように画信号に応じてオンオフ状態になつて
いるので、それに応じて所定の感熱記録素子にの
み駆動信号が供給され、画情報が記録される。

このようにして、１回の記録処理動作が終了す
ると、画情報処理回路３は次のグループに対する
画信号およびグループ選択信号を出力する。

この画信号ａは、上述同様にして、素子駆動回
路１の各ステージをオンオフする一方、グループ
選択信号ｂはグループ駆動回路２の次のステージ
をオン状態にする。

この結果、今度は次のグループの感熱記録素子
が画信号に応じて駆動され、画情報の記録が行わ
れる。

以下同様にして、グループ単位で画情報の記録
が行われ、８回の記録処理動作で１ライン分の画
情報が記録される。

このように、本実施例では、33ビツト容量のシ
リアル入力−パラレル出力シフトレジスタを８本
用い、画信号を８ビツトずつ同時に入力するよう
にしたので、画信号転送時間が1/8に減少し、こ
の結果、約1/8のビツト容量即ち256ビツトのシフ
トレジスタおよび1/8の素子駆動回路、グループ
駆動回路を用いて、所定時間内に１ライン分の画
情報を記録させることができる。

また、画情報処理回路３から信号分配回路４に
画信号と同じ信号線を使つてグループ選択信号を
出力するようにしたので、画情報処理回路３から
信号分配回路４に接続される信号線の数が減少す
る結果、信頼性が増す。

尚上記実施例では１ライン2048ビツトの感熱記
録素子を256ビツトずつの８グループに区分けす
ると共に、33ビツト容量のシリアル入力−パラレ
ス出力シフトレジスタを８本用い、画情報処理回
路３から画信号を８ビツトずつ入力する例につい
て示したが、感熱記録素子数、グループ数、その
グループを構成する記録素子数、レジスタ本数従
つて画情報処理回路３から画信号をここに同時に
入力するビツト数は任意に取り得ることは言う迄
もない。

以上の記載の通り、本発明によれば、記録素子
を所定ビツトずつのグループに区分けする一方、
複数本のシリアル入力−パラレル出力シフトレジ
スタを用い、そこに複数ビツトずつ画情報を入力
して行き、上記所定ビツトの画情報が入力される
毎に順次グループを切り換え出力するようにした
ので、転送時間が短縮される結果、記録素子駆動
時間が多少長くなつても１ライン分の画情報を分
割して記録することが可能になり、この結果、記
録装置を小型且つ安価に構成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す記録装置のブ
ロツク構成図、第２図はその信号分配回路の具体
的構成図、第３図は第１図の動作を説明するため
のタイムチヤートである。Ｒ１〜Ｒ２０４８……感熱記録素子、１……素
子駆動回路、２……グループ駆動回路、３……画
情報処理回路、４……信号分配回路、５……グル
ープ選択回路、SR１〜SR８……シフトレジス
タ。

Claims

【特許請求の範囲】

１１ライン分の画情報を第１の所定数ずつ順次
選択記録していく画情報記録方式において、前記
第１の所定数の画情報を第２の所定数ずつシリア
ル信号からパラレル信号に順次変換して並列的に
出力する画情報処理回路と、前記第２の所定数の
シフトレジスタを有し、これらシフトレジスタに
前記画情報処理回路から第２の所定数毎に順次並
列的に出力される画情報を順次入力して全体とし
て前記第１の所定数の画情報を入力して行く一
方、これらシフトレジスタに入力保持された画情
報を並列的に同時に読み出して第１の所定数の画
情報を出力する信号分配回路と、この信号分配回
路から出力される前記第１の所定数の画情報を入
力し、画情報を記録する１ライン分の記録素子の
うち対応する前記第１の所定数の記録素子を駆動
する素子駆動回路とを備えることを特徴とする画
情報記録方式。