JPH01125174A - 熱記録データの階調変換、転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、熱記録データの階調変換・転送回路に係り、
より詳細には、多階調熱記録装置に適用し、極めて小規
模な構成で階調変換を行い、サーマルヘッド部への高速
データ転送を可能にする回路に関する。

［従来の技術］ 最近、ビデオ機器の普及に伴い、ビデオ画像やスチル画
像をフルカラーで記録するカラープリンタの需要が高ま
り、熱転写記録方式を中心とした多階調熱記録式プリン
タの開発が展開されている。

熱転写記録方式の多階調プリン、りは、サーマルヘッド
の各発熱抵抗体へ画素データに対応したパルス幅を有す
るパルスを選択的に通電し、熱昇華型または熱溶融盟の
インクシートに印加する熱エネルギを制御して、中間調
を表現する方式を採用する。即ち、その基本的構成は第
６図に示され、１ラインをＮドツトで記録する場合には
、ホスト側から転送されてくるＮドツト分のバイナリ−
画素データを、データ変換回路５１で各画素データに対
応した通電パルス幅を決定する階調データに変換し、こ
れらの階調データをＮビットのシフトレジスタ５２ヘシ
リアル転送し、シフトレジスタ５２に１ライン分入力さ
れる毎にｌラインデータなＮビットラッチ５３でパラレ
ルに保持し、各ドライバ５４のイネーブル端子を制御し
てサーマルヘッドの各発熱抵抗体５５に階調データによ
り決定された所定のパルスを通電し、熱記録を行うもの
である。

ところで、ｎレベルの中間調を表現しようとすると、第
６図のシフトレジスタ５２への入力、ラッチ、及びイネ
ーブルを１ラインについて０回繰返さなければならず、
この回数は階調数（ｎ）を多くして高品位の記録画像を
得ようとすれば、それに比例して増加し、必然的に記録
速度が低下することになる。

ここで問題となるのは、主要にはシフトレジスタ５２へ
の転送速度であり１例えば、１ラインについて最大通電
時間を１０ｍｓに設定し。

Ａ４版の記録紙（主走査方向二２１０ｍｍ）に１２ドツ
ト／　ｍ　ｍて６４階調の記録を行う場合には、若干の
マージンをみて２５６０ドツト分を１０ｍｓの間に６４
回転送する必要があり、シフトレジスタ５２の転送周波
数Ｆは。

Ｆ＝２５８０ｘ６４／１０−’ ＝１６３８４０００Ｈｚ となり、１６ＭＨｚ以上で転送する必要が生じる。

一方、一般的に使用されているシフトレジスタ５２の転
送周波数は約４ＭＨｚ程度である。

そこで、記録速度を低下させることなくシフトレジスタ
５２のデータ転送速度を確保するために、第７図に示す
ようにシフトレジスタ５２のビット列を分割すると共に
、データをそれぞれに分割して並列入力し、シフトレジ
スタ５２の転送周波数の限界を補うようにしているのが
現状である。即ち、前記の例であれば、シフトレジスタ
５，２のビット列を４群に分割し、データの転送を４つ
に並列化することにより転送速度を４倍にして、記録条
件とシフトレジスタ５２の転送速度とのバランスをとる
ことが可能になる。

このようにシフトレジスタ５２ヘデータを並列転送する
場合には、従来から、シフトレジスタ５２の前段のデー
タ変換回路５１とデータ転送回路は、前記の例で示せば
、第８図または第９図のような構成が採用されている。

第８図に示した回路は、ホスト側から転送されてくる１
ライン分のバイナリ−画素データを蓄積する主蓄積メモ
リ５６　（２５６０個の６ビツトメモリ）と、主蓄積メ
モリ５６のデータを４群に分割して蓄積する４個の分割
蓄積メモリ５７ａ　〜５７ｄ（６４０個の６ビツトメモ
リ）と、各分割蓄積メモリ５７ａ〜５７ｄのデータをそ
れでれ階調データＤｍｌ−Ｄｍ４へ変換する４個のデー
タ変換回路５８ａ〜５８ｄと、データの転送を制御する
アクセス制御回路５９とからなり、主蓄積メモリ５６か
らの読出し段階で予めｌライン分のデータを４群に分割
して各分割蓄積メモリ５７ａ〜５７ｄへ蓄積させ、その
各蓄積データを各データ変換回路５８ａ〜５８ｄでデー
タ変換を行い、分割された各シフトレジスタ５２へ転送
するものである。

一方、第９図に示した回路は、前記と同様の主蓄積メモ
リ６０　（２５６０個の６ビツトメモリ）と、主蓄積メ
モリ６０から４群に分けて読出されたデータをそれぞれ
階調データへ変換する４個のデータ変換回路６１ａ〜６
１ｄと、データ変換回路６１ａ〜６１ｄからの階調デー
タを蓄積する４個の分割蓄積メモリ６２ａ〜６２ｄ　（
６４０個の６４ビツトメモリ）と、各分割蓄積メモリ６
２ａ〜８２ｄから読出された６４ビツトのデータから記
録のタイミングに同期して１ビツトづつセレクトする４
個のセレクタ８３ａ〜８３ｄと、主蓄積メモリ６０と分
割蓄積メモリ６２ａ〜６２ｄのデータ転送を制御するア
クセス制御回路６４と力）゛らなり、主蓄積メモリ６０
からの読出し段階で予め１ライン分のデータを４群に分
割すると共に、各データ変換回路６１ａ〜６１ｄでデー
タ変換を行い、階調データとして分割蓄積メモリ６２ａ
〜６２ｄへ蓄積しておき、セレクタ６３ａ〜６３ｄで階
調データを選択しながら分割された各シフトレジスタ５
２へ転送するものである。

［発明が解決しようとする問題点］ ところで、前記の従来技術のようにシフトレジスタ５２
のビット列を群分割し、データを並列転送することとす
ると、シフトレジスタへの入力転送時間を短縮でき、高
速記録が可能になるが、メモリやデータ変換回路の個数
が非常に多くなり、またアクセス制御回路におけるアド
レスの管理やシステム作動制御ための調停等が非常に複
雑になるという問題がある。これは、高速記録を維持し
ながら階調数を多くしようとすれば、シフトレジスタの
群分割数とそのための回路の並列度を増す必要があるた
め、実機上ではメモリやデータ変換回路の実装容積が膨
大になると共に、回路構成が複雑になり、その結果、プ
リンタの大型化や製造工程の複雑化を招き、また信頼性
の点でも問題が生じる。

更に、一般に販売されているメモリの容量はピットバウ
ンダリー毎に設定されており、汎用されているメモリを
用いて回路を構成すると使用しないメモリ領域が多くな
り、無駄が生じる０例えば、第８図の例て主蓄積メモリ
５６として２０４８バイトのメモリを２個使用し、各分
割蓄積メモリ５７ａ〜５７ｄに同メモリを使用するとす
ると、合計で８４４８バイト分の使用しないメモリ領域
が生じ、６９％の領域が無駄になる。

ところで、シフトレジスタの入力転送速度はプロセス技
術等の改良により向上する傾向にはあるが、配線のイン
ダクタンス、容量等の影響やノイズ等を抑制する必要が
あるため、その高速化には限界がある。一方、メモリに
ついては大容量化が図られていると共に、そのアクセス
の高速化が図られている。即ち、１６　Ｍ　Ｈｚ程度の
周波数でアクセスが可能なメモリは数多く市販されてい
る。

そこで、本発明は、前記の事情を勘案し、極めて少ない
メモリと単一のデータ変換回路で構成でき、メモリ領域
に無駄も生じない熱記録データの階調変換・転送回路を
提供し、ひいては高速記録が可能なプリンタの小型化及
び製造の容易化、更にはコストの低減化を図ることを目
的として創作された。

［問題点を解決するための手段］ 本発明の基本的構成は第１図に示される。

本発明は、入力された画素データを階調データへ変換す
ると共に、ｌライン分の階調データをＭ群（Ｍ≧２）に
分割し、分割された各群の階調データをビット列がＭ群
に分割されたシフトレジスタへ各々転送し、シフトレジ
スタの各ビットに蓄積された階調データに基づいてサー
マルヘッドの各発熱抵抗体へ通電して記録紙への多階調
記録を行う熱記録装置に関し、入力されてくる１ライン
分毎の画素データＤｂを蓄積する蓄積メモリｌと、蓄積
メモリｌから読出された画素データＤｂを階調データＤ
ａへ変換するデータ変換手段２と、データ変換手段２に
より変換された階調データＤｍをＭ群のシフトレジスタ
３−１〜Ｍへ割付けるデータ割付は手段４と、蓄積メモ
リｌに対するアクセスのためのアドレス指定を行ない、
且つ、読出し時においては、各読出しデータＤｂに対応
する階調データＤ■をＭ群のシフトレジスタ３−１〜Ｍ
の何れに割付けるかを指定する割付はデータをデータ割
付は手段４へ出力するアクセス制御手段５とからなる熱
記録デニタの階調変換・転送回路に係る。

［作用］ 本発明の階調変換・転送回路では、シフトレジスタ３−
１−Ｍのデータ転送周波数がＦ（Ｈｚ）である場合には
、蓄積メモリｌからの画素データＤｂの読出し周波数は
ＭＸＦ（Ｈｚ）で実行され、データ変換手段２とデータ
割付は手段４におけるデータ処理周波数も同等の速度で
実行される。従って、アクセス制御手段５はＭｘＦ　（
）Ｉｚ）で蓄積メモリ１ヘアクセスを実行し、またデー
タ割付は手段４へ割付はデータを出力する。

この結果、各群のシフトレジスタ３−１〜Ｍへはそれぞ
れデータ転送周波数Ｆ　（Ｈｚ）で階調データＤｍ−１
〜Ｍの転送が実行でき、１９４２分の階調データがシフ
トレジスタ３に転送今れると、各階調データがラッチ信
号によりラッチ６へ保持され、更にドライバ７ヘイネー
ブル信号が出力されることにより各階調データに対応し
た通電が各発熱抵抗体８へなされ、１回目の熱記録が行
われる。このプロセスはイネーブル信号を維持したまま
ｎ階調の記録な行うのであればｎ回実行されることにな
り、各階調データに対応してｎ階調での中間調かドツト
記録される。

本発明によれば、シフトレジスタ３をＭ群に分割してい
るが、分割蓄積メモリが下妻となり、１９４２分の画素
データを蓄積可能な１個の蓄積メモリｌと単一のデータ
変換手段２で構成することができるため１回路が大幅に
簡素化・小規模化できる。

また、アドレスの管理についても蓄積メモリｌに対する
アドレス指定とデータ割付は手段４に対する割付はデー
タだけで足り、極めて簡単になる。

更に、メモリのピットバウンダリーとの関係においても
、蓄積メモリ１に同メモリか必要とする最適容量のもの
、即ち画素データを１ライン分蓄積できる容量のものを
使用するように選択すればよく、メモリの不使用領域を
大幅に削減できる。

［実施例］ 以下、発明の実施例を第２図から第５図を用いて説明す
る。

第２図は２５６０）’ブト／１ラインで６４階調の記録
を行うプリンタの構成を示すシステムブロック回路図で
ある０図において、１１はホスト側から６ビツト単位で
転送されてくるバイナリ−画素データを蓄積する蓄積メ
モリ、１２はバイナリ−画素データを階調データへ変換
するデータ変換回路（マグニチュードコンパレータ）、
１３ａ　〜１３ｄはラッチ、１４は２　ｔｏ４ラインの
デコーダ、１５は蓄積メモリ１１とデコーダ１４を制御
するアクセス制御部、１６ａ〜１６ｄはそれぞれ６４０
ビツトのシフトレジスタ、１７は２５６０ビツトのラッ
チ、１Ｂは２５６０個のドライバ、１９は２５６０個の
発熱抵抗体である。

この回路の構成において、蓄積メモリ１１は６ビツト単
位で１つのアドレスが与えられており、アクセス制御部
１５は蓄積メモリ１１に対して１２ビツトで各アドレス
を指定してアクセスを実行すると共に、更にそのアクセ
スの上位２ビツトでデコーダ１４を制御して各ラッチ１
３ａ〜１３ｄの状態を順次設定する。即ち、蓄積メモリ
１１への書込み時には、アクセス制御部１５が２５６０
個のアドレスを順次アドレス指定して、６ビツト単位の
バイナリ−画素データを順次蓄積メモリ１１内へ蓄積さ
せ、一方、蓄積されたデータの読出し時には、アクセス
制御部１５は前記の順次アドレスを４分割し、上位２ビ
ツトで各分割された各アドレス群を順に指定しながら下
位ｌＯビットで各アドレス群の先頭アドレスから順に読
出し、そのアドレス指定によって読出されたバイナリ−
画素データをデータ変換回路１２て転送回数のバイナリ
−データと比較しながら階調データに変換し、更にアク
セス制御部１５から出力されている上位２ビツトの割付
はデータによってラッチ１３ａ〜１３ｄを順次保持状態
に設定し、階調データを順次ラッチ１３　ａ　−１３ｄ
へ保持させてゆく。このように各ラッチ１３ａ〜１３ｄ
に保持された階調データは４分割された各シフトレジス
タ１６ａ〜１６ｄヘクロツクに同期して転送され、１ラ
イン分の１回目の階調データが全て転送された段階でラ
ッチ信号によりラッチ１７に移されて保持され、ドライ
バ１８にイネーブル信号が入力されることにより各発熱
抵抗体１９に１回目の階調データに対応した通電がなさ
れて１ラインの１回目が記録される。

前記のデータ変換後のプロセスは、１ラインについて６
４回実行され、各発熱抵抗体１９に対しては、１ビツト
づつ各ラッチ１３ａ〜１３ｄに保持されて各シフトレジ
スタ１６ａ〜１６ｄに転送されてくるデータ、即ちｌラ
インについての１〜６４回目の各階調データに対応して
１〜６４回分の通電がなされ、６４階調の記録がなされ
る。

以上に説明した階調変換・転送回路の詳細は第３図に示
される。

同図において、第２図におけるアクセス制御部１５以外
の各部で第２図に示したものと同一部については同一番
号で示され、アスセス制御部は、蓄積メモリ１１へのア
ドレスデータ（下位１０ビツト）とデコーダ５１４への
割付はデータ（上位２ビツト）を１０ビツトカウンタ２
０．２ビツトカウンタ２１、及び論理回路を用いて作成
している。

蓄積メモリ１１は、実際は６ビツト単位で足りるが、ピ
ットバウンダリーの関係から１バイトｘ４０９６個のメ
モリを使用し、その全メモリ領域を４群に分割して、６
ビツト単位のデータをアクセスするためのアドレスを第
４図に示すように設定すると共に、アドレスでＯ〜６３
９．１０２４〜１６６３．２０４８〜２６８７．３０７
２〜３７１１で示される領域のみを使用することとした
。

蓄積メモリ１１への書込みは、前記の分割された０〜６
３９．１０２４〜１６６３．２０４８〜２６８７．３０
７２〜３７１１の順での順次アドレス指定により実行さ
れる。即ち、第３図の回路において、先ず、Ｒ／Ｗｆｔ
１１１信号が“Ｌ”に設定され、蓄積メモリ１１がライ
ト状態に設定されると共に、ホスト側のデータ転送速度
との調停によりメモリ制御クロックが設定される。また
、Ｒ／Ｗ制御信号が“Ｌ″に設定されると、否定回路２
２とＯＲ回路２３で１０ビツトカウンタ２０がイネーブ
ルとなり、メモリ制御クロックに同期してカウントを開
始する。このカウントデータのインクリメントにより蓄
積メモリ１１へは順次アドレス指定が実行され、蓄積メ
モリには６ビツト単位でバイナリ−画素データが蓄積さ
れてゆくことになる。

しかし、１０ビツトカウンタ２０が６３９をカウントす
ると、ＡＮＤ回路２４がこれを検出してその出力を反転
させて“Ｈ”を出力し、これによりＯＲ回路２５の出力
が反転して“Ｈ”となり、２ビツトカウンタ２１がイネ
ーブルになる。ここて、２ビツトカクンタ２１がメモリ
制御クロックに同期して上位２ビツトを１だけインクリ
メントし、蓄積メモリ１１へのカウントデータを１０２
４へ桁上げする。また、ＡＮＤ回路２４の出力の反転に
よりＡＮＤ回路２６の出力が“Ｈ″に反転し、ｌＯビッ
トカウンタ２０はクリアされる。ここで、再び１０ビツ
トカウンタ２３がカウントを開始し、６３９までカウン
トすることになるが、２ビツトカウンタ２１が桁上げし
ているため、蓄積メモリ１１に対するアドレスは１０２
４〜１６６３として指定されることになる。このように
して、２ビツトカウンタ２１が順次インクリメントされ
ることにより２０４８〜２６８７．３０７２〜３７１１
のアドレスが指定されて蓄積メモリ１１の使用メモリ領
域に６ビツト単位のバイナリ−画素データが１ライン分
蓄積されてゆくことになるが、２ビツトカウンタ２１が
３をカウントし、１０ビツトカウンタ２０が６３９をカ
ウントすると、３７１１のアドレスか指定されることに
なり、ＡＮＤ回路２４の出力か反転して２ビツトカウン
タ２１がＯに戻ると共に、ＡＮＤ回路２６の出力が前記
のように反転してｌＯビットカウンタ２０がクリアされ
る。尚、以上の書込み段階ではデコーダ１４のイネーブ
ル端子にはＲ／Ｗ制御信号により“Ｌ”が入力されてい
るため、デコーダ１４は作動しない。

一方、蓄積メモリ１１からの読出しは、前記の分割され
たＯ〜６３９．１０２４〜１６６３．２０４８〜２６８
７．３０７２〜３７１１のアドレスに蓄積されている６
ビツト単位のバイナリ−画素データを、第４図の下部に
示すような順序で読出してゆく、即ち、アドレスとして
は１回目に０→１０２４→２０４８→３０７２．２回目
に１→１０２５→２０４９→３０７３、・・・、６４０
回目に６３９→１６６３→２６８７→３７１１の順で読
出し、各回毎に読出されたバイナリ−画素データを順次
データ変換回路１２へ転送してゆく。

第３図において、読出し状態の設定は、先。

ず、Ｒ／Ｗ制御信号が“Ｈ”に設定され、蓄積メモリ１
１がアウトプットイネーブルとされると共に、デコーダ
１４がイネーブルとされる。

以下、第５図のタイミングチャートも参照しながら読出
しのためのプロセスを説明する。

２ビツトカウンタ２１はメモリ制御クロックに同期して
カウントな０からインクリメントして蓄積メモリ１１に
対して上位２ビツトのアドレスを与えることになるが、
これによって蓄積メモリ１１に対する１回目のアドレス
が０→１０２４峠２０４８→３０７２と順次指定されて
ゆき、ＡＮＤ回路２７が３を検出するとその出力が“Ｈ
”に反転し、クリアされてるｌＯビットカウンタ２０が
イネーブルになって次のクロックの立上りで１だけイン
クリメントされ、２回目のアドレスがｌ→１０２５→２
０４９→３０７３と順次指定されてゆき、以下同様に６
４０回目まで繰返して第４図に示すような読出し順序が
実現されることになる。尚、３０７３のアドレスが指定
されるとＡＮＤ回路２４の出力が反転して“Ｈ”になり
、ｌＯビットカウンタ２０がクリアされると共に、２ビ
ツトカウンタ２１の出力も０となり、書込み待機状態と
なる。

ところで、この間に２ビツトカウンタ２１の出力はデコ
ーダ１４へｂ入力されており、前記のアドレス指定によ
って蓄積メモリ１１から読出され、データ変換回路１２
で変換された階調データはデコーダ１４がラッチ１３ａ
〜１３ｄを制御して順次タッチ保持させてゆく、即ち。

デコーダ１４は２ビツトカウンタ２１のカウントデータ
に対応させて出力状態を０→ｌ→２→３→０→・・と変
化させてゆき、これによってラッチは１３ａ−＋Ｌ３ｂ
＋１３ｃｍｅ１３ｄ＋１３ａ→・・と保持可能状態が設
定され、蓄積メモリ１１からバイナリ−画素データとし
て読出され、データ変換回路１２で変換された階調デー
タを順次保持してゆく。

ラッチ１３ａ〜１３ｄに保持された階調データはシフト
レジスタ１６ａ〜１６ｄへ移されることになるが、各シ
フトレジスタｌｅａ〜１６ｄにはメモリ制御クロック（
１８Ｍ　Ｈｚ　）　カ１／４分周期２８で分周されて転
送りロック（４Ｍ　Ｈｚ　）として入力されており、各
階調データは各シフトレジスタｌｅａ〜１６ｄへ４ＭＨ
ｚの転送周波数で転送されてゆくことになる。そして、
１９４２分の１回目の階調データが全て転送された段階
て、上記（第２図）に説明したように、ラッチ１７に保
持され、各ドライバ１８がそのデータに対応して各発熱
抵抗体１９へ通電を行う。

このプリンタは６４階調を表現するものであり、前記の
転送プロセスが１ラインについて６４回繰返されること
になるが、データ変換回路であるマグニチュードコンパ
レータ１２は蓄積メモリ１１から読出される６ビツトの
バイナリ−画素データ（Ａ）と転送回数のバイナリ−デ
ータ（Ｂ）を比較し、Ａ＞Ｈの条件下に“Ｈ”を出力し
続け、その結果、バイナリ−画素データに対応した階調
データとして６４レベルの通電時間が構成され、各ドツ
トについて発熱抵抗体１９の発熱量が６４レベルに制御
されることになる。

以上のように１本実施例では、カウンタ２０．２１．デ
コーダ１４、及び各論理ゲート回路からなる簡単な回路
でアクセス制御部１５とデータの割付は部を構成し、蓄
積メモリ１１として１バイトｘ４０９６個のものを１個
、データ変換回路１２としてマグニチュードコンパレー
タ１２を１個用いるだけでデータの階調変換・転送回路
を構成するようにしている。従って、回路規模が極めて
小さくて足り、またアドレスの管理や動作中の調停等の
制御も非常に簡素化され、小型で信頼性にも優れたプリ
ンタを構成することができる。ちなみに、本実施例にお
いて、メモリのピットバウンダリーの関係から生じる蓄
積メモリ１１の不使用領域は全体の５３％となり、従来
技術に対して改善できている。

［発明の効果］ 以上のように、本発明は、多階調記録を行う熱記録装置
で、サーマルヘッド部へのデータ転送速度を速くするた
めにシフトレジスタを分割した場合において、極めて少
ないメモリ容量と単一のデータ変換回路で、アドレス管
理や動作制御が簡単なシステムを構成することを可能に
する。これにより、メモリやデータ変換回路を実装する
基板の数を大幅に減少させることができ、プリンタの小
型化と製造工程の簡素化を図ることができると共に、信
頼性においても優れたシステムを構築することができる
。

また、メモリの不使用領域を抑制できると共に、設計上
メモリの選択が容易になるという利点も有している。

【図面の簡単な説明】

第１図は本発明の基本的構成を示す図、第２図は実施例
に係るプリンタの構成を示すシステムブロック回路図、
第３図は第２図のシステムにおける階調変換・転送回路
、第４図は蓄積メモリのアドレス、及びその読出し順を
示す図、第５図は蓄積メモリの読出しとラッチのタイミ
ングを示すタイミングチャート、第６図は熱記録方式の
プリンタの基本的構成図、第７図はシフトレジスタを群
分割した場合の構成図、第８図及び第９図は従来のデー
タの変換・転送回路を示す図である。 ｌ・・・蓄積メモリ　２・・・データ変換手段３−１〜
Ｍ・・・シフトレジスタ ４・・・データ割付は手段　５・・・アクセス制御手段
６・・・ラッチ　７−）’ライバ　８・・・発熱抵抗体
Ｄｂ・・・画素データ 第１図 共通電極 笛２図 ヒート用電源 第６図 共通電極 第９図

Claims (1)

1. 【特許請求の範囲】 入力された画素データを階調データへ変換すると共に、
   １ライン分の階調データをＭ群（Ｍ≧２）に分割し、分
   割された各群の階調データをビット列がＭ群に分割され
   たシフトレジスタへ各々転送し、シフトレジスタの各ビ
   ットに蓄積された階調データに基づいてサーマルヘッド
   の各発熱抵抗体へ通電して記録紙への多階調記録を行う
   熱記録装置において、 入力されてくる１ライン分毎の画素データを蓄積する蓄
   積メモリと、蓄積メモリから読出された画素データを階
   調データへ変換するデータ変換手段と、データ変換手段
   により変換された階調データをＭ群のシフトレジスタへ
   割付けるデータ割付け手段と、蓄積メモリに対するアク
   セスのためのアドレスの指定を行ない、且つ、読出し時
   においては、各読出しデータに対応する階調データをＭ
   群のシフトレジスタの何れに割付けるかを指定する割付
   けデータをデータ割付け手段へ出力するアクセス制御手
   段とからなることを特徴とした熱記録データの階調変換
   ・転送回路。