JPS60500464A - 圧縮デ−タ及び非圧縮デ−タを使用したカラ−ビデオシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

発明の名称 圧縮データ及び非圧縮データを使用したカラービデオシステム 背景技術 本発明は一般的にはディジタル方式のカラービデオシステム、より詳細にはカラ ービデオ表示装置に表示するカラー画像をコード化、伝送、記憶、複合（ｄｅｃ ｏｄ　ｉ　ｎｇ　）及び／又は生成するたののシステム（こ関■る。本発明の主 な実施例は１寺に、〔テ４ゲーム等にイ史用されｊイるテイシ・ンル方への）・ ニメカラーヒデ４グラフィックシステムに関する。 発明の目的 小発明の主要な１的（よ、少量の二」−１〜化８）れたデータを使用して働れた ヒデＡ画貿と高度な動画性（ｖｅｒｓａｔｉｌｉｔｙ　）　’ｉｉ’ｌｌ’［ｎ るディジタル方式のカラービデオシステムを提供づること′１にある。これに関 して、４（発明のより特別な目）的は、表示された画像内における色の変化ηる ・領ｌａ間でのスムース／、Ｉ：移動、高段Ｉよ解像１食、画！自全１′不にあ ける正確な明度と色相の度合い、及（ひ而１ｆｉ　−、）　Ｔｙ画商；の消去を 角１ｊＬとりるシステムケ提供グることにある１゜ 小発明の別の１的は画質、頻ｉ　８１描写および動画性の観点Ｄ＼ら免（、屋外 おまひ軍内のいずれにおい

【七藺業的に敗り立つヒテＡゲームを製ｊ古可能とで るディジタル方式のカラーじデオシステムを提供グることにある。 本発明の更に別の目的は全体画一を再コード化（ｒｅ−ｅｎｃｏ（］ｉｎｇ）− ！ｌることなく、容易かつ迅速に巽な−）だ色の昂ｉ成に変化ごぜう勺４’−メ カラーヒ７４クフンイツクシスラムな＋ビ供豆る。■とにある。１９１：えは、 青色の背庸に赤色と黄色の両開Ｉい再−１−ｊ・化ＵＩ◇こと４ｆ＜容％ｊｙ＋ 一つ迅速な赤色のｊ［’ｉ引に黄色ζ重色の画像（こ窒化させしることかでと６ ．。 ４（発明の史に別のｌｊ的は色相の度合いケ広範り広い範囲で一細部描写かＣ８ るアニ）カラーじテオクラフイツクシスブ１、を提仇穫ることにある。 小ｉｉ：１ｌｉｉの史ｌＪ別の目的は最・］＼の−Ｊ−１へ化（２だテーノｌ（ ごＪ、−）て、すｊ′リス１８に冨／したアニメ表示を作成′Ｃきるアニメ力う −ヒデ４グラノイックシステムを提（バづることにある。 小発明の他の１的は以下に述ｌ＼る詳細４１説明と添付した図面によって明らか になるであろう。 図面の簡単な説明 第１図はコーディングするために画像範囲を画素マトリックスのブロックに細分 した図で、ある： 第２図は第１図に示す画像範囲の一角の拡大図てあっＣ，種々の）［１ツク内に 、１５ける画素７１リツクスを示している： 々）３図（」第１，２図の画先マ（−リックスの２つの〕［１ツクに対しで二１ −ト化ｉ８ねたデータをも−するティシタルデータ１）−（〜の説明図（ある。 第４図は第１，２図にお（］る画４ｊを表わηアイシタルデータを記す・ユ１２ ．７ハつ複号４るためのディシタルエレク１−ロニツクシステムを示リブロック 図である： 第５・図は第４図に示すシステムのより計４１１１へ機能ブロック図である： 第６図（よ第４図に示写シスアムのさらにＪ、り計ｔ＝ｌＩＩな）１コック図で ある： 第７図は第５，６［２１に示すシステムのある部分の作用を示ゴタイムチャ−１ −である：第８図は第５図において符号４０にて示？Ｊ高周波タイムベース回路 の概略図である；第９図は第５図に示■システムに使用８れるブロックバッファ アドレスカウンタの一形ヱ（の概略図である： 第１０図は第５図のシステムに使われるブロックバッファアドレスカウンタの一 部変更形へのへ略図て゛ある： 第１１図はフログラム可能〕［」ツノバッファ戸１〜レスカウンタと７０クラム 角能な画素クロックセネレータの概略図である： 第１２図は人によつＣ知覚己れる色相の範囲に通鉛４ＩＦ当ブる色原信号Ｒ−Ｙ 、Ｂ−Ｙの関連域の概略図である： 第１３図は第５図のシステムに連結して使用される変換システムのブロック図で ある：第１４Ａ、１４．Ｂ図はブロックバッファの変形例及び高速データバスを 駆動し、ｈ・つ第５図に示づシステムのある部分に代つＣ使用覆るのに適するｆ イ」−ディングシステムを示ｔ　４ｉ能ブロツク［４である。 第１５図１１第１４／＼及σ１１ＩＢ図に承りシステムのある部分の作用を示η タイミングチャートである： 第１６Ａ図は８つのスレーブプロセッサーをして同期運転及びＩ１０ビデオハス を経で、第１／ｌＡ図に示■ブロックバッファの呼出しを行わせしむるスレーブ マイクロプロセッサ−回路の概略図で必る： 第１１）　８図は第１６Ａトｊに示？Ｉ視故のスレイブマイクロプロセッサ−回 路間でハスの競合を防止しヒテオハスアクセス（ａ配置りるＩＪめの１９先回路 の概略図℃′ある。 第１７図１よ４　ｘ　４　ｆｌｌの画素のンｉｔツク８対にてｊＡ成するゲーム シンボルの画像の概略図である： 第１８図ｆＪ、ａ１／図に（ｔ（かれたクームシンポルを限定するメモリーロケ ーションの配列を表わ］図である： 第１９図は第１７図に描Ｄ１れ℃いるグーｌ＼シンボルをロー１・しだり動かし たり刃る手１１（Ｉの）第２０図は第１７図にＩｆｆ　ｊ’ｌ’れＣいるシンボ ルを、第１８図のシンポル配列とブロックバッファ間で交換するためのサブルー チンのフローチャー１〜でめる： 第２１図は第２０図に示すサブルーチンにより呼び出される列交換サブルーチン のフローチャー１〜である： 第２２図は第２１図の列交換勺フルーチンで使われるハイド交換サブルーチンの フローチャート（ある： 第２３し１は基本ヒデオグームリ゛ゾルーチンの−）［］−チャート（゛ある。 実施１ｈ１ １−１黒及びカラーの画像をコープインクしたリディコーディングづるためには 数多くの」女術か丘案８れて汚だ。これらの、所謂ブ［１ツクコーデイング技術 は任意の画商を１り月のブロックに分解し、各ブロックは、通常［ビクセル（ｐ ｉｘｅＩｓ）　Ｊ　又Ｌｊ　ｒペルス（ｐｅｌｓ）　ｊと打ｌる画素の少ＩＪｌ こ分解ごれる。例えば、第１図において画０］０（まマトリックスａｘｂのブロ ック１１に分解８れ、８らに各ブロック］］はマトリックスｃｘｄの画素に分解 ８れる。画商１０かディジタルデータにロー１−化凸れ、同ｌイジタルデータか 記憶及び／又は伝送されたのち８らに復帰己れて、画像１０のヒテ乃ティスプレ ィの形成に使用されるために、各ブロック′１１の各画素１２に対し−Ｃある情 報力１」−ト化８れる必要がある。１個の画素に対して必要とされるデータの量 は通常「ビット、・′画素」の単位で呼ばれ、あらゆる画素コーディングシステ ムにａ５いて中型な特徴と８れていり）フ少、産月８れたテーク１こよって製作 される画像の貸と細部１ｆ７＋写、さらにはシステムの動画性は向しくらい重要 なものである。これら画像の質、細部ｊ１ｉ写、動画性（ま、システムかヒテオ ゲーム又１よ他の）７ニメヒｊ′Ａクラフイツクに使用されるとぎにとりわけ重 数どなる。 ■個の色を予め選択３るために色の選択を・制限覆ることによって、小発明のシ ステムにおいては少量のＴ−タビットｌこよつ１Ｘ多員の画像情報を得ることか できる。そして、その際（二比較的複λ１な画１乍を細部にい１こるまて表示て さ、ｌ）−とかて♂る。例え（Ｊ、任息の画素の色の要床か異なるとさ、各四重 σ゛ｊ）こめに分離した〕−１へデータを必要としない。予め選択されたｍ個の 色のうちの１つを１翰に表示＝Ｊるのに必要な情報はカラー：、７ツブメ七り内 に記憶己れる。従って、」−ド化づるために必要な唯一の情報は、種々の画素の 位置に従った所望の口に対■るメモリアドレスのみである。アイコーティング覆 る間に、メモリア１−レス（よ種々の画素を・得るための戸バ望の色を識別し、 巴を狛、トづるデーり（Ｌこれと対応力る）モリの１！４置（どＪ、って読お出 さ：ｌＩ◇０アドレスのル！は８じットか柱用され、例えは、？’ｒ　１ｌｎｌ 　ｌ　１．ｔ　２５６のｃ　＋　＝　ｉする。従ッテ、ｍ　−２８とへ−る。ま た、各−索ＩＪ、Ｏｒ＋迩した」、うな白合いと明１１１１殿を石するもの−Ｃ ある。 ヒデＡゲームと他のアニメビデオグラフィックの見地からＪ、り重要なことは画 素の色のパターンかヒデオ画像の連わＣするフレーム内℃゛容易に技化しうる。 この変化は変化ｄれるへき画佼範囲内で画素のカラーンツファトレスを…に変化 ８せること（こＪ、つ−（＜番−Ｅ’れ、８］）宋マーイクロフロセッザーを使 用しＣ比較的労組の」−１〜化されｌこデータ包友化８せることに１、っ（行わ れうる。カラーマッファ［ヘレスを変化させる別の万θ、として、〆］速マイク ロブロゼツリーの１史川によって、カラーマツプメモリ内のデータイのものを変 化８せることかてぎる。所望ならばシステム内に多数個のカラーマツプを組み入 れる小心でき、このときはマイク［コブロセッザーによって、ビデ２画保内に（ 所望の動画を得るのに必要なカラーマツプを遺択写る。 望ましくは、カラーマツプメモリにｄ５い−（＋ｎｉ向の色の内から２つの色の ｄメか、ｐ、り父１１九１の１ｊｉｉ去１：。 から４ｊる各フロツノノに対してｊ奪択される。７］４１わら、任意のノロツク の各画素（Ｊ、そのう゛［］ツタのために選＋Ｒされた２つの色のうらの１つの 色を１１しＣいる。その結宋、各画素の色は「１」または「○」のデータじツｊ 〜か、各フロックにつき２個の２　ｉ！Ｌ故になるように相合８れることによっ て表示され、そして各７１」ツクのために選択己れだ２つの色を記憶するカラー マップノ′ドレス（こよって表板（ｒｅｐｒｅｓｅｎｔ　）　８れる。従つＣ， ししノ］］ンクか４　Ｘ　４　ｆｌ＾１の両県のン１〜リックスによって構成さ れるならば、マトリックス中（こある１６個の画素の色は１菓７）１３２ヒツト にて表示８れ１ｑる。２つの８ビツトのＣシ宇が７１コツクのためにｊハ択８れ た２つの邑のメモリア１〜レスを表わし、さらに２つの色のうちの一方を指定Ｊ る１つのピッ１へは各ブロック内の１６個の画素のために選択される。従って、 融通性に浸れるカラー画像の記憶、伝送、表示をするシステムが製造可能となり 、同システムにおいては画素１つについてわずか２ヒツトを要し、さらにｊ￥わ υするフレーム内におい（、入り♀ｌｉ　／ｓ。 ）こ桶Ｉ　Ｆｉ！ｊ珀）写７ｆｉ　可能ｌ：頭＾喧直１τ−二０゛・　】　二） 　面１冒ん・写し出８れる。 この上う４ｃツーカラーバーじタヒルーＬ−タヒ′ット（ｔｗｏ　−ｃｏｌｏｒ ｓ−Ｂｒ　−ｐｉｘＯｌ　−ｄａｔａ−ｂｉｔ）にお（）る天帳１νＩＩ　（ｌ ユ、各ブロックへ復弓づるために亙いに異なる２つのカラーマッグを使用するこ とは”Ｊ　Ｍｌｃ　’（：゛ある。２つのカラーマツプのうち１個は、画素デー タビッ１へかカラーンツブア１ヘレスと連結されＣ，論理値か１のとぎに選択さ れ、他の１１１ｉｉｌは画素デークヒッ［・の論理値か０のときにｊハ択８れる 。このことかも−効な色のｈ　＠　２　（Ｑにする。この場合１（［８のブロッ ク内に７；　’ｖ”　−（、同＝のカラーマツゾＤ目らことなった１り・」の色 はコート化（ぎないため、２つのカラーマッグにおりる対公な重色のうちのいず れの一対も１つの画素を伯するブロック内にａ５いて」−１〜化することはでさ ない。しかし、多数の色の有効性は色の微妙な陰影または色相の度合を示ηのに 重要である。もし、２一つの異ったカラーマツプか使用己れ、かつそのうちいず れｈｌｌつのカラーマツプの色かＩＩ！！のカラーマツプの色と僅かに相違覆る のならば、色相の」、り微妙な度合いも）」−１〜化８ｔ１１！Ｉるａｔシ１１ えｔ、Ｊ　１つのカラーマツプにＪ３（ブる色は解１零スフッフの♀′す２分の １、又＋ｔｔ　ｆｃの１つのカラーマツプにＪｊｌづる色の１曽ｊ月］　−ｃ　 Ｍ矛６ｇｔする／こめ、賄″（°欺スケッフ又は色の度合いのｊ１２υＩＩ　Ｉ Ｊ　２分の１に省略８れ◇、ンロツクの境界部分にＪ＞い−Ｃ色かり化りること に起因する「ブＯツ’）　等（’、：）　ｌ：　ｌｌｌ０Ｃ！ｊ　Ｃ０１ｌｌＯ ＩＩｒＳ）　Ｊの視覚的インバク１へは減少ごれる。、ｌ１ＥＩ−のりへての色 のブロックをコー１へ年号るために色を指定する２つの番号のどちらか７）”＋ ’Ｕ択ごｆ（賀る。７そのうえ、−ス・■のンＩ！ｌｌソ、しＣ色（，１−リｌ ＼で　ハのカラーマッグの色と他方のメモリτノツプの色から構成己れているた め、ブロックか２′）の類似した色によっでロー１−忙８れる場合、万１似した 色の一対の椙加された故は、との対でしブロックを］−ド化するために選択され うる。 天際には、２つのメしリマップは、望ましく（ユ同一のメモリ集積回路内に記憶 され、メモリ集積回路に連結８れた複数のアドレスラインのうちの１つは画素デ ータビットの論理値を表ねＪ論理信号を受信し、２つのメモリマツプのうちの所 望の１つを迎４１＜りる。 父、不発明にｄｉ　ｉｊる別の実施例ζ・し同一のメｔり集積回路を使用しＣい るか、１正ｌ）１に賀７．；つノこの（こ」つで表示８れる。この色（Ａ画素Ｔ −タヒッ１−の論理値に依存するメモリ集ｆｌｊ回ん／）−ら１云送己れるデー タｌごＪ、つて決疋８れる。１列えば、色の明暗麿は前作ステップの２分の１の ］−秤によって変化８れる。Ｄ　Ａ変換器か、輝磨信号サイｆわちＹ信号を、カ ラーメモリから読み出されたデータＤ１ら発生Ｉ８場合は、ＤＡ変換器に出力さ れる画素ピッ１−を示づ２連係号（ｂｉｎａｒｙｓｉｏｎａｌ）を弱めなから単 に加えれば色の明暗を゛変更することか可能Ｃ゛ある。２連係号の１部分力１、 ｒｔｉ　１ｍ　ｆｃｉ号１ノなりら′Ｙ＋＝　７’、ｉ　’！、最小のステップ ηなわちＡ　Ｄ変換器の最小石すＪビ・ソｔ−ＩＦ’＋の２分の１の工程で変化 ごぜる。 なＪ５．１つのプロ・ンク（こついＣ２つ以」二の色７３＜ヨー１〜化８れ、８ らに別のカラーンツアメモリが別の１つの色を前作ηるために画素ヒツトを指定 勺る色の各組合せのために使用され笥る。 又、特殊な実施例として、１つの画素について２つの画素ヒツトが使用８れ、４ Ｘ４個の画素Ｖ［ｊツク１つについて４つの可１ｊζな色のうちの１つを決１′ １Ｊるようにイ１つ（いる。８じツ１へのカラー？ツフメモリア１ヘレスを１丈 用して、この４色の実施例は１個の画素につい（４ヒツ１〜の情報畜反を必要と しでいる。 ４×４個の画素の７１〜リノノスにで横取されるフロックと２ピッ１−／′画桑 によつ（８ヒツトのカラーア］〜レスを二］−１〜化して１史用りることはヒナ ４ゲームには特に役立つことである。これば子にヒデオグームの色の選択か充分 にてさるたけ（（５Ｌなく、〕−１・化されたヒデＡメ上りＶなわらノ°口・ン クハツフ７ン（多丈慣の・７カーキ′を非帛（Ｊ高めるものである。この特殊な 画素ｒＡ４’＋ｔは第２図におい（カラー画（鈴１０−にで示８れており、これ と対応覆るブツロツクハツファメモリ択溝は第３図に示されでいる。ア［］ツタ バッファは６４ヒツトのワー１〜に分解され、各ワードは水平方向において互い に隣接する一対のフッ「］ツク１１−を示づものである。なお、このワードは第 ３図に示されている。 このブロックバッファメモリ機構の主な長所は１秒につき３０の組合せか可能な 標・ｘａ　Ｎ　Ｔ　ＳＯラレヒションフし・−ｊ１フレートにでタレーム１１固 （、コつ♂／１．８０の）′、！ｌ動ライシライン−ｒＪるライン１本につさ６ ４０の計動画素を比※４的ぬい解１家ディスル−ケし４１ノチら、ワｌ」ツクハ ラノア（は約３２０ナノセ］ｊン１〜という非常に似いぢイタ１１時を４１する テコ戸ルボートメモリＣよいということて゛ある。これらの教室は？！　Ｂ’１ 個の画素をｉＩＲ形（こ形どるものであり、何ｔｔｐ的な３：４の比率になって いる。画素の奴は４及び８てにｊることかでき、単に４×４詞の画素のブロック 内−（コート化することかできる。画素ブロック１１′の各ズ・１を形成するた め、第３図に示りような６４ヒツトテータワートかブロックバッフ戸から読み取 らオ′）、画素′１２１こ対１；ｉ５′？Ｉるヒラ（〜１３はじデオ仁号を発生 さじるだめの連続し、たイ害号どなつ−（走査又は多重送イ６される。じラオ（ ８舅（Ｊ各ビットを各画ｆイ：ブロック１１に対し選択した２つのカラーマップ メ七リア１〜レス１１゜−ト１７とＬＯ−１７の１つと連結することによって発 生される。 各々の画素に対応ηるヒラ］〜Ｂの連続覆る多重送信を促進し、かつ各画像フロ ック１１−の１ごめの２つのカラーマツノヌ七りのそれぞれ］）をとも）ノよう 各じソ：”　Ｈ＋　／Ｊ’　ｉ、Ｅ全１゛、ミ；ζ、こと・１更：こ促進刃るＩ Ｊめ、♀）ノ１」ソクハツノｊ）メｔす１フートは２つの上方クワｌヘラン１〜 １３．１４と下方に位置しがフε３じツ１〜のハイ１〜１ｂ、１６　’ａ−４ｊ 覆る８ピツ［へ×８ヒッ１−の２対の７１へワックスに分解ごれろ。２個の」方 り’／ｌ−ラン１〜１３．１４は画像ブロック１１−に対応りる２つの＜　ａ　 Ｘ　４　＋１〜の画５暑ビットを・イ１する）ンツブｈ−らなっている。より詳 細にはクワトラン１へ１３は／ＩＸ４＋固のマ１〜リツクスのヒラ１〜Ｂ　７） −ら構成己れ、同ヒッｈ　３　′ｔ）は第２図に示づノ１方のブロックの４×４ 個の画素のマ［・ワックスそ表わしている。そして、別のクワトランＩ・１４は 同様に４　Ｘ　４１［Ｍ＋のン１〜リツクスのヒツト巳０′から構成され、同ヒ ツトＰ　ｏｌは第２図に示づ右方のブロック１］−と同数の横列と縦列を示すも のである。従ってピッｈＢ”は画像１０−に３５いて、左から２番目にして、上 方から３番目の画素に対応し、ブロックの最上段の横列において斤から２岳目の ブロックに対応覆るものＣある。これは、カウンデｒングか１に代って０から夕 台められて、８らにデイシソルワ−１への足台は最小有効ヒラ（へ泣面より、右 から左に始められ画素１０−の足台は斤からイ１１＼とイ１われることによる＋ ：）のである。 ２対の８ヒン１〜ハイ）へ１５．１６は、第３図（こ示４ワー（〜の下方半分に よって構成され、同ワー１へはブ１〕ツク１１′のために選択８れた２つのカラ ーマツプメモリア１−レスよりＩＭ　Ｉｉ！２　ａれる七の−（ある。Ｊ、り明 艙に述へるならは２つのバイト１５（Ｊ左方のブ［］ツク１１−のため選択され た２′つの８ヒツトア１へし刈−１：′−Ｈシ０とＬ”−［ソどから構成ひれ、 また別の２つのｌ＼イト１Ｇ（よイーｊ７１のブロック１１−のために選択され たア１〜レスＨ：ｌ　Ｈ；７とＬに′−弓′とから構成されるものである。こｆ ｌらのピッ］〜）−１とＬの上方の文字は画素ヒツトＢとともに使用されかつ種 々のカラー７１〜レスバイト１５．１６か連結される各ブロック１１−と同数の 横列と縦列を示すものである。 第３図に承りように画素ヒツトマツプ１３．１４と第２図に示す画像ブロック１ １の画素１２とか１個１個対応一致し、かつ幾何学的同一性を有しているため、 ピッ（ヘマツブ１３．１４（こａ３（りるヒラ１−を変化８ｔ！ることにより画 像］０−を変化おせることは各易７−ある。例え（Ｊ、仮にヒラｌ−Ｂ島か１° °から”　ｏ　”に技化されると、これに対応する画素１２−の色

【、よハイ１ へ１−Ｉ　Ｈ’　−１−１ジ′でア１〜レスさ４また邑ＴＪ＋らハイ１へ１３゜ −Ｌｑｏてア１〜レス８れた色へと変換される。別の方性として、カラー１１〜 レスハイド＋−＋　ｌｊ；０〜１１ｇ０　、！：　１　ｇ′Ｌ−ｆ内の１個以上 のヒラ［〜の伯を変えることによってカラーマツプメモリアドレス自身を変更覆 ることも可能である。 一般的（こけ、画素フロックσ＞Ｉｆ怠のλ寸のＩこめにブロックバッファ内の カラン１へ１ノー１−を決定−することにＪ、っでｊイニＩ−ティツク処理か行 われ、このティ］−ディンク処３１はフロンクハツファア１ヘレス（こて明ｂ１ １゛化されたのら、８つの一時記憶ｌ或レジスタ０−７内へとブロックバッフ７ ワーＩ〜か読み込まれる（この−［４′ｉ記憶域レジスタは第５図において４３ て示され、以下においでより詳細に説明されるものである）。例えば、８個のレ ジスタは、第３図に示す特殊なワードのために、８Ｘ８１囚のマトリックスより なる正方形内に示される６４じットワ−１〜を作り圭りるデータの８つＵ）それ そ１′正の９１１ケ玉（Ｊる。 すなわち、１山ＩＫ５に・ン１−マ・：／　／　１３．１／ｌを右でる初めのｌ １列のデータ（３表初めの４つの８ヒツｉ〜レジスク０へ一３内（こ１λられ、 そしてカラーアドレス１５．１６をＦ」ジるＪ４０）、４クリのｊ−タ（Ｊ援の ４つの８ピッｉ−レジスタ・１−７内にｊスられる。。 画素）］Ｊツクック（！−表示勺るため、８ヒソ１−レジスタＯ〜３のうちの１ 個か選択己れ、同しンスタの最小有効データビットＤＣかスター１へしくＩｉ！ １次最大有ダｊヒツト１〕りに変換し２ていることを読み取る。初めの’ｌ　！ ｒ６：のレジスソＯヘ一３３の初めの４個のじツｉ−［＋　ｏ　Ｄ　３は第２図 （こ汀）ける５方の画素フ］」ツク１１−に対応し、これらのヒツトはそれぞれ ２つの勾いに対応覆るカラーマツ７゛メモリアドレスハイド１５）のうちの１つ を識別覆る。なお、これらのカラーマツプメモリアドレスハイド１５は５　ｍ　 ｌ”ｌど６番目の８ビツトレジスタ４．５内に伝送されるものである。 なお、各データヒツトＤｏ−Ｄ３の論理値”　１　”又は”　ｏ　”に従ってレ ジスタＯ〜３のデータヒラｌ−Ｄθ−１）３１まそれぞれ２つのカラーアドレス １５のうちの１つを選択−りる。 同様に、初めの４個のレジスタ０〜３内での後の４個のデータヒツトは、第２図 に示？１石方の画素フ１−］ツク１１−に対応し、各ヒツトは７岳目と８岳目の ８ヒツ１〜レジスタ６．７１＼ど送られる２つのｑい（Ｊ灼ｌ心ηるカラーメモ リア１〜レスハイし・１６のうちの１つを識別づる。寸なわら、レジスタ０−３ の各データヒラ１〜ｒ）クーＤりはレジスタ６．７に記悟、された２つのカラー メモリアドレス１６のうちの１つを選択Ｊる。 データヒツトＤｌｌ−Ｄ７の値か“１°°なら（」、レジスタ６のカラーアドレ ス１よそのデータビットにｊっで識別され、データヒラｈ　Ｄ　ｙ−Ｄ　７の値 か゛０パならは、このデータヒツトはレジスタ７内のカラーアドレスを識別する 。 このようにして、ディコーディング処理の出力は８ビツトカラーマツ７゛メモリ アドレスの連続する流れであり、各連続するアドレスは画素１２゛に対応する画 素ビットＢの１つによって識別される。各カラーマツプメモリアドレスはカラー マツプメモリ内に記憶された画素の色を識別Ｊるため、カラーマツプメモリ内に 記憶されたデータを使用して所望のカラーヒデオ画縁が製作８れる。 上記したディ二一ディンクを行うためのハードウェアと一般的なシステムにおり るビデオディスプレー処理のための７１７９図は第４図に示されている。従って ７［］ツタバッファ２０にはマイクロプロセッサ−２１によってロードされ、そ の後ブロックバッファ２０の内容が変更８れる。ブロックバッフ１２０内にロー ドされるコード化されたビデオデータは磁気ディスク、テープドライブのような 入出力装置２２によって供給ぎれる。別の方法としてコード化されたビデオテー クは読み出し専用メモリ（ＲＯＭ）内に永久的に記憶されてもよい。マイクロプ ロセッサ−２１によっ（芙ｔｌ　ａ　ｆＬる連続指令の指令プログラムはマイク ロブロセツ→ノーメモリ２３内に記ｔ！！凸れる。ビデオゲームに使用するには 、マイクロブロセツザーメモリ２３の寸くなくとも一部分は固定したゲームプロ グラムを有するＲＯＭであるのがよい。別の方法として、ゲームプログラムはテ ープリーダーのような入出力装置２２から読み込まｔｌ、マイクロブ［ｌセッサ ー２１１こ」、つてわＣみ出し占ξ込み可能なマイクロプロセッサ−メモリ（Ｒ ＡＭ　）　２３１＼と伝送８れる。 一般的なビデオゲームでは、ζマイク「コブＩ」セッサー２１によってなされる 最初の機能（Ｊビデオゲームの背岨シーンを表わ伏二］−ド化凸れたビデオテー クをブロックバッファ２０にｌｌｉ　−１〜（ることである。別の方υ：どして 、ブロックバッファ・２０の一部分に背景シーンか永久的に１ろ１足されたＲ　 ＯＭを使用することかでき他の８１１分はビデオ画像の複数部分かω）いたり変 化したりする口とを記憶するｌ＝めのＲＡ　Ｌ−１を使用し７（もよい。ビデオ ゲームを行う間は、マイクロブ［１セッυ゛−２１の指令に従い、かっマイク［ １プロセンサー２１の７０クラム及びゲームブレー゛Ｖ−υ−らの入力信号に応 答η−るアニ″Ａ領域移動を重ねることによって、ビデオ両縁（よ変更される。 マイクロブ［）セッサー２１に関して述べるならば、ブロックバッファ２０に伝 送されるいかなる情報もマイクロプロセッサー２１によるそれ以上の干渉を受け ることなくカラーモニタ２４に自動的に表示８れる。しかし、変化に対応するた め、７′？コーデイング処に・〕においである独のバラメーク（↓−、マイクし １）【ｌレッー１１−ＩＪ五って変化８れうる。この変化は、一般的にカラーモ ー今２４υ１上下方向にブランキンクするときの間隙をぬって行われるため、ブ ロックバッフ１２０内（こお（：するデータの？！２号（ま復号パラメータのい かなる変化によってしくずれることはない。 ブ［］］ツクハラ−ノア２０のデータのティコ−ディングはラスクスキャンゼネ しメーク２５によって編成８れる（　ｏｒｃｈｅｓ＋ｒａｔｅｔ＋＞　。このゼ ネレータ（よりラーモニタ２４の表示中の画素を次々にアｌ−レス−する。ブロ ックバッフ？制御論理回路２６はラスクスキャンゼネレータ２５から同明信号を ・支（プ取り、どのプロツクハッファッードを復号覆るかを決定する。ディ」− ディスクはディコータ２７によって１１なわれる。このディコータ２７はカレン トブロックバッフアワーＩ・を受電ブ取るためのレジスタと、カラーモニタ２４ によって表示されるカレント画素の色の識別に適したカラーマツプメモリアドレ スを選択Ｊるためのティコ−ディング論理回路を備えている。このように、ディ 」−り２７の出力は一連のメモリア１−レスから成り、このア１−レスＩＪ刀う −ンツプメｔりに転送♂れ゛（表示３　ｉする狛是の振部ふ。 マイク１］フ［Ｊセッ→ナー２１は、カラーマツプメモリ２８に記憶きれたカラ ーセラ１−を変更Ｖることもてきる。その結像、じテＡゲームが続いている間、 非常に人かかりなカラーセラ］・を使って、希望づる視弄、感覚的効架を十げる ことがてきる。８らに、特定のア（・レスに対応りる特定のカラーマ・ツノメモ リの１ｉ置かゼｆ定ゲームｂｊ号用に確保されているの（、マイク「１７０υソ サー」ニット２１は、映像表小１．１舅の位置とは無関係に信号の色を変えるこ とがてきる。 この変更は、特定の位置でカラーマツプメモリの内容（Ｃｏｎｔｅｎｔ　）を変 えるだけでてきる。 カラーマツプメモリ２８の中で各々のアドレス位置に記憶されたデータは、予め 選択己れだｍ個の色の１つを持つ画素を映像表示づるのに必要なデータである。 カラーマツプメモリ内のデータ記憶に望ましいフｔ−マット（ｆｏｒｍａｔ　） は、カラーモニタの駆動に必要なビデオモジュレーションの種類によっＣ決まる 。消費者用刃なわら家庭ゲーム市場用のものは、ビデオモジュレーションがＮ　 −ｒ’　Ｓ　Ｃｉ、、ｆ、Ｉ　Ｒ３に合ったものでなレプればならないか、それ は翫肝で逅、Ｓ′、人のカシ−放送１ｉｊ　１−　Ｖ受信機に合わせるためであ る。この場合、テークはＮ　Ｔ　Ｓ　Ｃの符号化合簡申にづるために、６望づる 輝度レベルＹを元望する２つの色度レベル（Ｒ−Ｙ）および＜Ｂ−Ｙ）を識別す る。このテークはメモリ２８から読み出されると、従来通りの設計のカラーエン コーグ２９に送り込まれる。このエンコータ２９はカラービデオデータをラスク スギＰンゼネレータ２５からの同期信号およびブランキンク１吉号と組合わせて 、カラーモニタ２４を駆動８せる合成ビデ７−　ｆｉｎ号を作る。しかし、コイ ンゲーム用としては、カラーマツプメモリ２３′：中に１要な色の要素Ｒ，Ｇ、 Ｂを記憶し−（；Ｐｊ　＜のが良い。 これらのＲ，Ｇ、Ｂの４Ｍ号は別々に、ＲＣｉ　Ｂモニタ内のＣＲ１”カラーガ ンへ直接送り込まれる。 これによって、ＮＴＳＣの符号化、ディコーディング過程ではん雑になつＩζり 信号の退化か起こってもこれを回避し除去する。 第５図は第４図に概要を示した面ｈ１なビデオゲームシステムの機能プロツクタ イＸ−ｌクラム文゛市る。この図（よ主要コシポーネン１へがどのｊ、うにイン ク−フェイス♂れらかをさらに一′細に示している。ンイク０７’　Ｉｌｌ　ｔ ？ツリー２１は、そのアドレスとテークハスを介しで、ブＬ」ツクバッファ２０ とカラーマツプメモり２８’＼４’ｉ　Ｍｉされる。たとえ（Ｊ、１６アトレス ビツ１−ヲ廂えるマイクロプロセッサ−用のＡｇｏ−Ａｌ５のように、大きなア ドレスヒソｈか最も重要なアドレスヒツトは、アドレスディ」−りに送り込まれ 、ブロックバッファ／セレクトＪ５よぴカラーンツ°ゾセレクト信号を発生ｄせ る。これかｒ＝るの（，１、大きなアドレスピッ１−かマイクロ−７【」ビソザ ーのメモリ組織にブロックバッファ２０とカラーマツプメモリ２８の１存置を指 定りることによつＣ１予め決められた各々の絹合せを引受けるときである。選択 （８号は各々の１０ツクバツフア２０またはカラーマツプメモ２８とマイクロブ ［］セッサー２１間のデータ交換を可能にづる。 マイクロプロセッサ−は読取り／書込み（Ｒ／Ｗ）信号を発生させることばよっ てデータ交換“のＩ〕向な選択する。（Ｒ，’Ｗ＞信号が論理頗”１”　（ハイ ）でブト１ソクハソフアセレクト信月かハイのとぎ、デー／Ｊ　ｌよ１［］ツ′ ７ハツノア１）Ｖら読、ｈ出され、マイク［−１’７’　［］セツリーのテーク バスに置／）１れる。又ノへ！”、　ｆｉｌグー１−３１は窮→シな論１ｕｓｔ 能を指示しく　ｒｅｑｕｉｒｅ　’）　（−ライスＴ−１−ドライバ３２が１１ コツクバツノノ７２０から読み取られたデータをマイクロフロセラ句−のデータ バスに置くのを可能にりる。 マイクロプロセッサ−２１から１０ツクバツフア２０またはカラー７ツブメモリ ２８（こデータをＮ　ｅ込むｌこめに（よ、マイクロプロセッサ−２１が与える 追加１８８号カル要であり、ンイク【−］プロセッサー２１によってデータとア ドレスか正しく８２定されノ〔とさ、１１卸％［ｉ間の指定か要求される。８し なけれ（、【、間）ｉつだデータがブ［］ツクバッファ２０またｌ（Ｌカラー７ ツブメモリ２８の間ｊｔつたアドレスに占す込まれるおそれがある。このため、 信号φ２は占き込みパにらようど良い時に請求められる瞬間を指定するライジン グエツジ（ｒｉｓｉｎｇ　ｅｄｇｅ）を備えることができる。第５図に示す実施 例のために、マイク［Ｊプロセッサー２１ａ３よびデイコーグ２７は交ｎにブロ ックバッファ’　２０へｉｊクセスする。 このようにし−（，４云ケ］Φ２１ａ：／イクにＪフ［−）レツ＋７−ブロック 第２「す階となる。その結東、マイクロプロセッサ−２１にｊ、る】モリアクヒ スは周期的になり、ｉイ１−り２７の動作に同＋１１１化８れる（この同ＷＪ要 件は、下記の第１６Ａ、１６Ｂ図に示８れるような非同期インクーフＴイス回路 を使用づると除去（さる）。７′ロツクバツフｊ・２０が貫き込み作業のために 選択されたとピだ（プ、　Ａ　Ｎ　［’）ゲート３３はφλイ８号をブロックバ ッフ、−２０に使用づる。同様に、カシーンツプ）しり２８か娼σ込み作業のた めに選択されるときだけ、ＡＮＤゲート３４はφ２イ５号をカラーマツプ２８に １史用する。 ブロックバッファ２０のレジスタ組織と１個のブ］コックバッファワードあたり ６４ヒツトのサイズによって、マイクロプロセッサ−の１個のメモリサイクル期 間中はマイクロプロセラ４ノー２１か６４ヒストワ一ド全体にアクセスすること はない。このようにして、レジスタセレクタ３５か１回のメモリサイクル期間中 に、８個のブロックバッファレジスタのうち指定された１個とのみデータ交換を 行なう。レジスタ［・レクタ３５はマイクロプロセッサーア１へレスから最小有 効アｌ〜しＩスヒッｈＡ２　、△ｊ、△０の３、つを受ｉ、；ｔ　、所望のレジ スタを指定する。又、ブロックバッフＴワー１〜中のじツ［〜数か大きいため、 各ヒス１〜か各々の異なるメモリ中に代入的なものとして記憶されている場合、 データハラノア３６が示８れ、全てのメモリＩＣに使用８れる。 ビデオゲームシステムのタイミングは水晶制御高周波タイムヘースゼネレータ４ ０によって設定される。このピネレータ４０は画素クロックＰＩＸと同期してラ スクスキャンゼネレータ２５を駆動υる。画素クロックＰ　Ｉ　Ｘは各画素の表 示師間の艮８をカラー［ニタ２４に指定りる。ディコーディング処理１．Ｊ　８ 個の画９ｋから成る１サイクルの始めから終りまで周期的なものなので、ブロッ クバッファ制御論理回路２６は２進法て画素クロックをｈ１数し、３つの２進出 力Ｑｏ、Ｑｌ、Ｑｌを発生させる。これらの出力は、第７図に示すように、ディ コータ２７とディコータ２７による）１」ツクバッファ２０のアクセスをｉｔ＋ ＋ｉ　Ｉ＋＋　する２）焦状９．　（ｂｉｎａｒｙ　５ｔａｔｅ　）Ｑｚもンイ クロフロＰツリーのＱｌり［］ツク（こり・１してＩ′１Ｉｉ１期化おれる。、 εの結果、マイクロ−）ｌ二１セッサー２１とティロータ２７は交η７にフ１− １ツクバッフ？２０に幻してアクセスする。 ディコータ２７かブ［］ツクバッファ２０／＼アクセスするゾ１−コックハッフ ァヒデΔアドレス（よむしろＱｚの持つ複合機能である。Ｑ　Ｚ　ｔ；！、そこ でプロツクバツファヒデオアトレスか変化しな（Ｊればならない。又、ブ［コッ クバッファ・データの６４ヒツ１〜ワー（〜かディコータ２７によっで読み取ら れる速度のこと（あ４゜ン［ノックバッフアビチオアトレスは、ラスクスキャン セネレータによって指定されたフレームスキャン速度て゛周期的でなければなら ない。それはまた、コード化された各画素ブ［１ツクか、フレーム角に水平の賃 するスキャンライン及び垂直の異なる間隔については、ティロータによってアド レス指定されなければならないという事実を伝えるために、水平及び垂耐スキャ ン速度に応答しな【）ればならない。ブロックバッフ１アドレスカウンタ４１は 必要な論理を実行し、その時の（ｃｕｒｒｅｎｔ　）　７ｎツクバツ７アヒデオ アドレス乞ざｔ（１：８Ｃ，ＲＯＷｌとＲＯ＼・＼ｌＯの２３圧イ言番号も発生 さ１１る。ＲＯＷｌどＲＯ〜Ｖ　Ｏの２進倍号（よ、フレーム角の現任の垂献間 隔を両県ブロックごとの垂直ラインとの関数である。各画素ブロックにはＲＯＷ 　１とＲＯシシＯによって指定８れた４本の異なる水平ラインか含まれでいる。 ブロックバッファ２０はマイクロブ（二１セ・ツリー２１とディヨー夕２７によ って交互にアクセスされるので、ブロックバツファアドレスマルチプレックサ− ４２は、ブ１コックアドレスカウンタ４１から小ごなアドレスどツ１〜へ３−Ａ Ｘ（×はブロックバッファサイズに依る）又はブロツクバッノ７・ヒフ７１ｊ′ １へレスを選択し、ブＩコックバッフ１アドレスとして使用される。最も小要痕 の１氏い３つの１」−ビットＡｏ、Ａ１１△２は省略８れるかそれは、これらの ピッ］〜レジスタセレクタ３５によって選択された特定のレジスタを指定覆るか らである。マルチプレックサ−４２は０２によって制御される。その結果、マイ クロプロセッサ−の読取り／書込みはブロックバッファ・ビデオアドレスが選択 される直前に起こる。ディコーグ２７のための読取り操作は、マイクロプロレン ザーノ′ドレスが選択される直前に、Ｑｌのフォーリンクエツジ（ｆａｌｌｉｎ ｇ　ｅｄｇｅ）上のＣ３個の８ヒツ１〜レジスク４３のゼッ１〜によって実行さ れる。インバータ４４によって０２の必要な伸性かちλられる。 ブロックバッファ２０とは対照的に、カラーマツプメモリ２８はリアルタイｌ＼ ヘースて（画素の速度の）８倍速く作動し、各画素に対りる龜を指定夕る。こう しＣ、カラーマツプメモリ２８へのアクヒスは同期ヘースでマイクロブｒＪセッ リー２１に代ることは−（ｄ′ない。むしろ、マイクロプロセッサー２］か、カ ラーマツ７セレフ１〜信号【゛信号（！−送られたとといってもアクセスに代る ことかできる。カラーマツブメ七り２８がマイクロブｌセッサー２１によって選 択されない限り、カラーマツプメモリア１〜レスマルヂプレツクサー４５は、デ ィヨー夕２７−か指定したアドレスを選択する。典型的な例ではマイクロプロセ ッサ−２１（Ｊ垂直りトレースを待ち受けカラーマツプメモリ２８にアクセスづ る。 その結果、画素か）〕ラツーニタ２４によって表示されているときも、ブイ」− ティング処理の混乱は起こらない。 第６図は第５図で標敷を示した簡単なヒテＡケームシステムのさらに訂維４丁慝 能フロック図（ある。このシステムにｄ５いＣ持に重要なのはブ［コックバッフ ｊ・制御論理回路２６である。この論理回路は一般に、ある画素かカラーモニタ ２４によって表示己れている期間中（Ｊ実行されねばならないオペレーション（ ｏｐｅｒａｔｉｏｎｓ）を指定する。画素周波数でブロックバッファ制御論理回 路２６へクロツタ伝号を送るために、タイムｌ＼−ズセネレータ４０内の水晶発 振分は１Ａ、、　３１８１８０ＭＨｚの出力を介し、この出力（３を分割され（ 画素り１）ツクＰ　Ｉ　Ｘを珪牛ごせる。ぞしで、この光扼話は１ｖ同ＩＵ］ゼ ネレータＩＣ２５−（例えは３２６２八タイプ−「Ｖ同期ゼネレータ）としての ラスタスキトンゼネレータ２５にクロック入力な与える。所望の画素クロックを 生成覆るために、発振板の出力は７で割つＵ　６　（ｇされて、従来のテレビス キャン速反て水平ライン毎に６／４０画素という十分高い解白石を右するよう、 ８０プノピ」ン１〜の画素クロックＰＩＸを発生８ｔ！る。 テレヒ表示を什県横縦比３：４（預Ｉｔ　３ど情１１の比）に覆るには、約８０ ナノし］ン１−の速［良か画素表示（こ必要とも゛る。これらの画許：１よＮｌ ５Ｃテレヒラスク表示で（ま水平、短面方向に等間隔を保っている。この画県逓 匿（よ、従来通り、水平スキャンライン毎に６３５マイクｌ’１秒、フレーム毎 に５２５４＜のホ串ラインど散疋ηると、次の訓粋式か１双算できる。 ４画素７／ボ平ライン １ル−ム Ｘ（３３，５マイクロ秒／′水平ライン）・・８３ナノセコン１〜／画素 ３２０ナノセ」ンドのサイクル時間を持づ６／ＩＫのダイナミックメモリを開い て、映像表示（８画素×８０ナノセコンドー６４０ブツセコンド）の更新に必要 な時間内に２つの異なる入力／′出力オペレーションを天性することができる。 小実、もっとサイクル時間の速いダイナミックＲＡ　Ｍを用いて、もつと多くの 入力′出力オペレーションをもインターツー１できる。例えば、２１３ナノセコ ン１〜のサイクル旧聞を持つことかできるダイナミックＲＡ　ｆｖｌを用いて、 鯉なる３つのオペレーションかインターリーブて゛さる。 第６図に示″！ｌ高周波タイムベース回路４０は第８図に更に詳しく示されてい る。こうして、水晶発振は５０は同期ゼネレータ２５′乞駆動し画素クロックＰ 　Ｉ　Ｘを生成づるために、１４３１８１８０ＭＨｚで安定クイムｌ＼−スを与 える。１４．３１８’１８０ｉ＼・Ｉ　Ｈｚの速度て計られた２進ノＪウンタ５ １（１ケ１えぽ、７／１５１６３１Ｃ）は３番目の出力Ｑ２をり［」ツタゲーテ ィングエクスクル−シブＯＲグー１〜５２１＼送りかえ寸。このようにして、カ ウンタは出力ＱＺを７て割るか、この場合エクスクル−シフＯＲゲートが存在し なければ除数は（８より）１つ少なくなる。その商２．０４５ＭＨ２の信号は、 １２．３ＭＨｚの中心周波数を有する高周波フェース０ツ’／／Ｌ、−７５３（ 例えば、ＸＲ−２１５１ｃ）の２つの位相検出器入力の１つに使用される。」ン バレータ３４　（１９１ｉえは、７１０）はフェースロックループの出力からト 、速の２進論理信号を発生己せる。２香１〒ＩＱ）２進カウンタ３３５（例え（ 」、７　／１．　Ｓ　１６３１　Ｃ）　ｔＪ、コンパレータから１２．３Ｍｔ〜 １１信号を受ｎ’ｌす、その２番目の２進出力Ｑ１をクロックゲイディングエク スルーツクＯＲグー１−５６へ送り）しη。その結果、カウンタは出力Ｑ１を３ で割る。フェースクロックループは出力周波Ｉｌｌ　（ｌ！−１］ツクＪるか発 生させる傾向を持っている。その結果、２つの位相検出器入力（よ信シ〕は全く 同じ周波数になる。 このようにして、６分割した出力か３香目の２進出力Ｑ２どなって現われる。 このＱＺ　はフェーズロックループ５３の２番目の位相検出記入力に使用される 。そのため、フェーズロックループの出力ＰＩＸは１２．２７２７２５ＭＨｚと なり、これはちょうに水晶発振機３０ａの周波数の６７７７に当る。 フェーズロックループ５３は１２．３Ｍ１−１ｚの中心周波数を選択し、適切な 位相ロッキングを保証するために、コンポーネントに特定のコンポーネント値が 与えらる。そのコンポーネント値は以下の通りである。すなわち、コンデンサ５ ７に対しては０．１マイクロフアラツド、コンデンサ５８及び５９に対しては０ ．０１マイクロフアラツド、抵抗器６０及び６１に対しては５６０Ｊ〜１い抵抗 器６２及び６３に対しては１１〈オーム、コンデンサ６４に対しては０゜１マイ クロフアラツド、コンデンｖ６５に対しては０．０１マイクロフアラツド、抵抗 器６６に対しては１にオーム、抵抗器６７に対しては５．１にオーム、調節コン デンサ６８に対してはピコファラッド（１２，２８ＭＨｚの中心周波数に対する トリム）、抵抗器６９に対しては１０にオーム、コンデン′＋、１７０に苅して は０゜０１マイクロフアラツド、コンデンサ７１に対しては０．０１マイクロ７ ｊ７ラツド、抵抗器７２及び７３に対しては１にオームである。 第８図もまた、水晶発振機５０の１４．３１８１８０ＭＨｚの速度で駆動される 、ＴＶ同期ゼネレータＩＣ２５′パート番号３２６２Ａを示している。インバー タ７４（例えば、７４８０４）は同期ゼネレータＩＣ２５に逆転クロック位相を 与え、プルアップ抵抗７５．７６〈１にオーｌｘ　）も同様に同期ゼネレータ２ ５′へのクロック入力に使用される。 第６図に戻ると、各水平スキャン内のブロックブアッファアドレス毎に発生づる 画素が８個あるので、８分割の２進カウンタ８０はディコータ２７のディコーデ ィング機能を調整するため、復号された２進出力Ｑ、、Ｑ、、ＱＺを発生させる 。すなわち、この３個の出力信号Ｑｏ　、Ｑｌ、ＱＺ　はクロック信号ＰＩＸと 同期してＯから７までの計数をくり返し進める３桁の２進数字を表わす。この信 号Ｑ。−０２の機能につ更に明確に理解できる。最大有効２進出力Ｑ２は６４０ ナノセコン１〜の速度（例えば、ＰＩＸ速度の８倍）で同期性を持ち、ブロック バッフ１メモリ２０からの連続した６４ビツトワードを読み取るためのメモリア クセスクロックφ２として使用される。この比較的遅い６４０ナノセコンドとい う速度は、どちらかというと大きい６４ビツトブロツクバツフアワードの使用に よって可能となる。そのため、マイクロプロセッサ−２１とディコータ回路２７ の間でプロツクバッフフ・か交互に時分割される場合でも、安価な６４１〈タイ ＪミックＲＡ〜・１メモリチツプをプロツクバッンア２０に使用づることかてき る。 いいかえれば、第７図のタイムヂャートに示すように、ブロックバッファ２０は マイクロプロセッサ−２１とディコータ２７によって交互にアクしスされる時に 、３２０ナノセコンドの速度で作動する。 従来の映像表示方式と同様に、画素クロックＰＩＸおよび同期ゼネレータ２５か ら出る水平パルス）」と垂直パルスＶは、ボークブランキンク信号を発生さぜる ためにボータブランキンクカウンタ８１（第６し１）に送り出される。この信号 は、カラーモニタ２４に表示される画像の周囲に不作動領域を作り出づためのも のである。 こうして、表示された画像の中心が偏っていたり、カラーモニタ回路のドリフト によって画像の垂直、水平サイズが変動する場合でも、ブロックバッファメモリ ２０内にコード化された全ての画素は、カラーモニタ２４に表示されることにな る。ボーダブランキングを使用しない場合、ロー１−化された画像の一部がカラ ー［：りの画面から外側にはみ出して、見えなくなることがある。第１１図に関 連して下記に説明されるように、ボークブランキング機能はブ［Ｊクラムにする ことが可能である。 図示したシステムにおいて、カウンタ８１からのボークブランキングは信号Ｑ２ をブロックバッフ／アＩ〜レスノＪウンタ／１１に使用づる際のゲートに用いら れ、そのために、インバータ８２とＡＮＤゲー１−か示されている。プロツクバ ッファア１−レスカウンタ／１１はブロックハツファテークワードを読み取るの に必要なブ［−］ツクバッファアドレスを発生させ、そこから生成りる映像表示 の中で対応する画Ｘ、を、希望づる通りの順序で田川させる。ＴＶ同期ゼネレー タ２５によって指令され、カラーモニタ２４に生成される画素が、実際に（まブ ロックバッファ２０ａ３よびディ」−タ回路２７内に一定の時点丈アドレス指定 される画素ではないことに江意する必要かある。なぜなら、フロックバッファメ モリ２０のアドレス指定および読取り操作と、ディ」−ダ２７とカラーマツプメ モリ２８によって実行される］−ディング操作に関連する遅延か起こるからであ る。この遅延か起こるために、ある一定時点にＪ５いてカラー［ニタ２４に実際 に生成される画素は、その時点において）［］］］］ツタバツファア１−レスカ ウンタとディコーグ回路２７によってアドレス指定された両県に先行榎る画素と になる。 特定画素のコード化に結びついＩｓ　ｉｌｒ延かあるため、カラーモニタ２４の 右端境界線上にある画素が帰線消去されないように、対応する遅延がカウンタ８ １から出るボーダブランキング信号に使用される。この目的に従い、フロックバ ッファメモリ２０の遅延に対応する３２０ナノセコンドと、ディコーグ２７およ びカラーマツプメモリ２８の遅延に対応する８０ナノセ」ン１〜のイれそれの遅 延間隔ににつで、ボークブランキング信号を遅延させるＩＪめに、遅延等化Ｄフ リップノロツブ８４．８５が使用される。この所望する遅６正間隔を得るために フリップフロップ８４と８５に対し、それぞれ信号０２とＰ［×が使用される。 プロツクバツファア１〜レスカウンタ４１はシンクゼネレータ２５′からの各垂 直同期パルスＶによってリピットされる。その後、ブ「］］ツクバッファア１− レスカウンタ４１、敷カラー七ニタ２４ラスタスキャニングによって連続的に表 示される画素ブロック１１−に対応するブ「］ツクバッファアドレスを紳出する 。一般に、ブ［］ツタハッファア（ヘレスカウンク４１は８個の画素ごと、すな わち画素ブロックＰＩＸの８サイクルごとに１ノノウントｌ〔け加ｉする。しか しながら、ブロックハツファア１〜レスカウンタ／１１は、次列の画素ブロック １１−に対するブロックバッフｊ・ワー（〜のアドレスに移る前に、各列の両県 ブロック１１−に対重るブロックバッファワードのアドレスを２回カウン１〜ス ルーづる。各６４ヒツトブロツクバツフアテータワートにつき４列の画素ビット Ｂか存在するか、標準規格のテレビジョンの従来のインターレイススキャニング 技法により、各画素ブロック１１、−における第１列目及び第３列目の画素のみ がビデオディスプレイの奇数フィール１〜に対して走査され、また第２列目及び 第４列目の画素のみが偶数フィールドに対して走査される。すなわち、スクリー ンの最上部力曹ろ最下部までのすべての奇数ラインかまず走査され、次にビーム かスクリーンの最上部に戻って、ラスタの最ト部から最小部までのすへてのライ ンか走査される。なＪ−３、奇数ラインと偶数ラインとを交差させてラスタを形 成づる処理をインターレイシンクと呼ぶ。 １本の水平線あたりの画素数か２の累乗である場合（よ第９図に示される１列に 連結された複数佑１の２進カウンタ８６かプロツクハラノアアトレスカウンタ４ １をインプリメン１−づるのに使用ざ１′ｌろことかある。 たとえば、１本の水平♀９あたりの画素数か５１２（２”）ならば、１本の水平 線あたりの画素ブロックは１２８、すなわち、プロツクバツフフ７ワ−１〜は６ ７′Ｉである。奇数フィールドにおいても、また偶数フィールドにおいても、ブ ロックバッフ７アトレスの二重水平走査は、ブロックバッファアドレスセレクト ラインＢ△σ−ＢＡＩ４に割当てられた第７番目の２進アウ１〜プツトをスキッ プすることによって達成される。 ＲＯＷＩで示される走査されＩＪ２進アウ１ヘプットは、カウンタか最初に６４ のカウントに達することに上方へ進むが、各画素ブロック１１′に対Ｊる上方の ２画素列（ＲＯＷ１＝０）あるい〔よ下方の２画素列（ＲＯＷ１＝１）の十を水 平走査か進行（ｐｒｏｃｅ６ｄ　）するかどうかをディコータ２７（第６図）へ 指示するのに用いられる。言いかえれば、ディコータ２７は、ＲＯＷｌの論理値 かゼロである場合には第２レジスタ１あるいは第２レジスタ１に作用し、ｎｏｗ ｉの論理値か１である場合には第３レジスク２あるい（よ第４レジスタ３に作用 する。 との画素列が呼び出されているかを正確に決定するため、ラスタスキＸ・ンぜネ し・−り２５からの［偶数フィールドＪ信号は、各ブロック１１−の第１．第３ 画素列にあるいは第２．第４画素列が呼び出されているかどうかをＲＯＷＯポイ ンタに示すように指示する。言い換えれば、ＲＯＷＩとＲＯＷＯの連結作用は、 各画素スロック１１−の目的シーケンスの画素列、およびそれらの画素列からデ ータピッｌ−Ｂを受ける８ピツトレジスタに対する２進数を指定する。こうした 画素列の選択を遂行するハードウェアについて以下に述べる。 ′ｆ！数個のカウンタ８６は仝故フィールドあるいは偶数フィールドがコンプリ ートすることにゼロにリセッ１へされるか、パラレルロードカウンタ（Ｊｌその パラし〕／Ｌ、−？ンプット１．：備えたいかなる目的のバッファスターティン グの位置にもセットされ得るので、にり優れたバーサリティーを有することがで きる。マルチフィールドのコード化したビデオデータがブロックバッファ２０に ストアされ、マイクロプロセッサ−２１はパラレルロードカウンタに目的のフィ ールドの開始アドレスをロードすることによって、ディスプレイに対し所望のフ ィールドを選択する。 バーサティリティーがさらに人さな場合にはパラレルロードカウンタには１列の 画素ブロックに対するいかなる目的の開始アドレスでもロードされることができ る。典型的には、既定の開始アドレスは１本の水平線につき画素ブロックの対数 だけ、すなわち１本の水平線の６４０画素に対し８０画素たけ、ある列から次の 列へと増加する。しかしながら、開始ア］−レスは反復して、同じ列の画素ブロ ックにタイムナンバを表示する。この技法は複数の同じ画素ラインを有する画素 のある部分、たとえば背景シーンの青空の部分等（こ対しデータかコード化され る必要性を最小限にととめる。また、連続する列の開始アドレスか１本の水平線 あ／こりの画素ブ［ノックの対数よりも実質的にさらに広く離間され、ブロック バッファにコーｊ：化された画像の一部分、すなわちパ窓″の部かのみか表示さ れる。 実際には、広く流行したビデオゲームの背景シーンをダイナミックに変化させる ために、開始アドレスがマイクロプロセッサ−２１によって変化されることもあ る。これは、たとえば、画、素ブロック列の開始アドレスをスクロールしで背望 フィールド全体を上下にスクロールするために、あるいは水平線の開始アドレス を加算または嬶算して背ｍシーンの画像を右または左へ回すために望ましいこと である。 開始アドレスを変化ηることのできるブロックバッファアドレスカウンタの一列 を第１０図に示す。この装置では１６ビツトのパラレルロード２進カウンタ８７ が６４に一ワードブロックバッファメモリ２０に対してアドレスを生成する。１ ６ヒツトの出力により、カウンタ８７Ｉｔ　６４　Ｋプロツクバッファメモリワ −１へに対するアドレスどして６４にの互いに異なる？！数個の２進ナンバを生 成づることができる。このメモリサイズにより、ブロックバッファメモリ２０に 最低６個の互いに異なるビデオフレームからなる記憶装置を備える市販の６４に ピットメモリチップの使用が可能である。 パラレル２進カウンタ８７のすべての出力はブ［］ツクバッファアドレスを指定 するのに用いられるため、各列のブロックバッフ１ワードに対する開始ア１〜レ スは水平ｉ〜ライブパルスＨに開始アドレスメモリ８８はパルス）−１によって クロックされ、また垂直ドライブパルスＶによってリセットされる水平線カウン タ９９に五つでアドレスされる。実際には開始アドレスメモリ８８は４つのメモ リ（１ＫＸ４）から構成されている。開始アドレスメモリ８８はアドレスマルチ プレックサ−９０及びマイクロプロセッサ−データバスからの入力データライン を介してマイクロプロセッサ−２１によって呼び出されるランダムアクセスメモ リ（ＲＡＭ）である。 アドレスディコーグ９１はマイクロプロＩｃツリーアドレスバスを選択する制御 信号をマルチプレックリ−９０に対して生成する。開始７１〜レスメモリに対す る読み書き信号は、ＮＡＮＤゲート９２を用いた一般的な方法によって得られる 。マイクロプロセッサ−は、７１−レスティコータ９７にプログラムされたマイ クロプロセッサ−アドレスのブロックにおいて、垂直リトレースインターバルの 間に、開始アトレスメｔす８８を呼ひ出すことができる。１ライン当たりの画素 か６４０の場合、すなわち１ライン当たりのブロックバッフアワー（〜か８０の 場合には、開始アドレスメモリに記憶されるア１〜レスは、たとえば、０１０． ８０，８０．１６０．１６０．２４０．２４０などである。 ブロックバッファコン１−ロール論理２６およびブロックバッファアドレスカウ ンタ４１に対する、自由にプログラム可能な実施態様を第１１図に示ず。ステー ト制御信号Ｑｏは、シングルヒットディコーダスデートメモリ９３によって、水 平走査ライン画素位置の関数として、自由にプログラムできる方式で生成される 。ディコークステートメモリ９３に対する７１−レスは、画素クロックＰＩＸに よってクロックされる水平画素ポジションカウンタ９４により供給される。Ｑ、 に対する望ましい２進波形、アドレスディコータ９４−が作用する時に画素カウ ンタ９４に１０１１ｉｉｌの高マイクロプロセッサ−アドレスビットをロードす ることによって、ディコーグステートメモリ９３においてプログラムされる。メ モリに対する書込みパルスは、ＮＡＮＤゲート９５によって供給される。メモリ ９３のシングルヒツトアウトプットはＱｏをゼネレートし、バイナリカウンタ８ ０′はＱ。かうＱ１０２等を得る。ディコータステー［・メモリは０．１、Ｏｌ ｌの２進シーケンス以外でプログラムされ、画素を水平方向に広げる。プログラ ムシーケンスで繰り返す２進数字によって画素が広げられると、そね以後は、（ Ｑ２　、Ｑ、、ＱＯ）によって指定されるディコータステートは変化しないであ ろう。水平方向のストレッチングは、ディスプレイの左右のボータ等の垂直方向 ストライプのゼネレーション、および表示された両件の拡大に役立つ。 ＲＯＷ　０人力及びＲＯＷ１入力のプログラムしうる制御方法をディコータ２７ に供給づるために、水平線カウンタ８９＋よ、垂直リセットパルスＶの代りにフ ィールドインデックスパルスによってリセットされる。フィールドインデックス パルスは、インターレースラスクスキャニングに対する垂直リセットパルスの１ ／２の速度で現われる。同期ゼネレータＩＣ２５＝（第８図）がフィールドイン デックスパルスを生成しない場合には、そうしたパルスは、微分コンデンサ（ｄ ｉＨｅｒｅｎｔｉａｔｉｎｇ　ｃａｐａｃｉｔｏｒ　）　９６及びレジスタ９７ によって「偶数フィールドＪ信号から得られる。次に、ＲＯＷ　Ｏ信号及びＲＯ ＷＩ信号は奇数フィールド及Ｏ偶故フィール１−から成るフレーム全体に対する 水平走査線の数字の関数として、１に×４フレームメモリ９８でプログラムされ る。画素ポジションカウンタがボーダブランキング信号によって抑止される時に はブロックバッファアドレスカウンタ８７及びディコータ２７の作用が停止する のでフレームメモリの第３アウ１ヘプツ１〜は、最上部および最下部のビクチャ ホークを生成するために、プログラム可能な水平粍１フランキンク信号を画素ポ ジションカウンタのクロックインプットＣＦに供給でる。Ｎ　Ａ　Ｎ　Ｄグー１ 〜９っけ、フレームメモリ９８をアクティブにプログラムする書込みパルスを生 成する。 第６図に戻ると、レジスタセレクタ３５はリードマルチプレックサ−１００とラ イ１〜マルチプレックサ−１０１どによって構成されている。 マイクロプロセッサ−２１がブロックバッファメモリ２０に働くと、これは特に ６４ビットユニッ１−中の１個の８ピッ１−ザブセットの１つにのみ作用する。 接近されたｆｆ定のハイ１−（１り一ドマルチプレック＋ｔ−ｉ　ｏ　ｏ又はラ イ１〜マルチプレックサ−１０１によって選択されるが、これは、両マルチプレ ックサ−１００，１０１のコン１−ロールラインＡ、Ｂ、Ｃに使われる＜ａｐｐ ｌｙ　＞　３つのローオーダアドレスヒラ１〜Ａｏ−Ａ２の値に従って行われる 。 ディコーディング機能を達成づるために、ブロックバッファメモリ２０は６４． ０ナノセコンド毎にブロックバッファアドレスカウンタ４１によってアドレスさ れ、アドレスされたワードの全ての８つのバイトは、第６図のレジスタＯ−７と 同様に８つの８ビツトレジスタ４３にストローブ（５ｔｒｏｂｅ＞される。ディ ：ノー夕２７はさらにレジスタ４３のデータをティコ−ディングして一連のカラ ーマンプメモリアドレスを生成する（ｇｅｎｅｒａｔｅ）　Ｉ　Ｌットのマルチ ブレツク勺−１０２−１０６からなる。走査された画素ピッｉ〜の水平線と対応 する特定の８ビツトレジスタ４３はブロックバッフ７アドレスカウンタ４１から のＲＯＷｌ、ＲＯＷＯ信号を受ける（　ａｃｃｅｐｔ　）コントロールインブッ １−を有するマルチプしノックサー１０２によって選択される。 ＲＯＷｌの値はレジスタＯ１１又は２．３を指Ｌ／　（ｄｅｓｉｇｎａｔｅ　） 　、　ＲＯＷφの値は偶数フィールドレジスタ０．２又は奇数フィール１〜レジ スタ１．３を指す。このようにこれら２つの信号の結合は常に第１の４個のレジ スタＯ−３のうちの１個を指す。 個々の画素ピッｌ−Ｂはディコータステー１ヘカウンタ８０力曹ジの信号Ｑｏ　 、Ｏｌ、Ｑ２によって代表される８つの連続した２進数のうちの各セラ［〜に対 応するマルチプレックサ−１０３によって選択されたレジスタＯ１１，２又は３ からシフトされる。カレン１へ画素ブロック１１′用の高低両カラーマツプメモ リはそれぞれマルチプレックサ−１０１１，１０５によって選択される。より詳 細に述へると、マルチプレックサ−１０／Ｉは各６４ピツ］ヘワー（〜に含まれ る２つのハイカラーマツプアドレスＨｏ−Ｈ７を受け、マルチプレックサ−１０ ５は２つのローカラーマツプアドレスＬ２−１７を受ける。両マルチプレックサ −１０４，１０５はそのレベルか、いかなる行（ｒｏｌｖ）においてもシステム か第１の４つのビット（第１ブロツクのための）又は第２の４つのピッ１へ（第 ２ブロツクのための）を走査しているかどうか示す信号Ｑ２をも受ける。そして 受（プることによりマルチプレックサ−か適度のハイ又はローアドレスを通過し てマルチプレックサ−１０６へ到達づ−るのが可能となる。ハイ又はローカラー マツプメモリアドレスはマルチプレックサ−１０３から受Ｅ）たカレンｌ−（Ｃ １ｌｒｒｅｎｔ　）画素ビットＢの論理値に従ってマルチプレックサ−−１０６ によって選択される。マイクロブロゼツリー−２１自身かカラーマツプメモリを 更％　（ｕｐｄａｔｅ）　Ｌなければ、カラーマツプメモリアドレスマルチプレ ックサ−４５は選択されたハイ又は［）−アドレスをカラーマツプメモリ２８に 与える。実際に高低両画素ビット用の分離（５ｅｐａｒａｔｅ＞されたカラーマ ツプか存在するように、画素ピッｉ−８は１つのカラーマツプアドレスビットと しても使用される。 上記のように、これは小さな（ｓｍａｌｌ　）色階調（ｇｒａｄａｔｉｏｎ　） のレジスタのために色の解像度を効果的に倍加し、抑圧（５ｕｐｐｒｅｓｓ）コ ンタ効果を助ける。 カラーマツプメモリ２８は３つの分離した８ピツトメモリ素子（ｃｏｍｐｏｎｅ ｎｔ　）によって表示され、このメモリ素子はそれぞれのアドレス可能な場所の 予め選択された色のためにＹ、Ｒ−Ｙ、Ｂ−Ｙ、ＮＴＳＣ色素（ｃｏｌｏｒ　ｃ ｏｍｐｏｎｅｎｔ　）を示す２進数を含んでいる。マイクロプロセッサ−２１が アドレステイコーダ３０を経てカラーマツプメモリを選択するときは常に、ライ トマルチプレックサ−１０７がＡＮＤゲート３４からのライ１−パルスを、低い 方の２つのアドレスビットＡｏ、△ｌによって明らかにされた（ｓｐｅｃｉｆｉ ｅｄ　＞特定のメモリセクションに与える（ａｐｐｌｙ　）。バッファ１０８は マイクロブロセッυ−７−タをカラーマツプメモリ素子２８の入力部に付与する 。リードマルチプレックサ−１ＡＮＤゲート、トライステー１−ドライバ（ｔｒ ｉｓｔａｔｅ　ｄｒｉｖｅｒ）　＜　１００．３１　、３２に類似の）はマイク ロプロセッサ−２１かカラーマップメ［す２８を読取るのを許容するために付加 されることもある。 カラーモニタ２４を駆動する複合ビデオ信号を生成りるために、カラーマツプメ モリ２８のアト１．・ス可能な位置からの３つの２進数は信号Ｐ’ｌＸによって ランチ１０９にス１〜ローブ（ｓｔｒｏｔ）ｅ）され、３つの高速ＤＡ変換器１ １０によってアナログ値に変換され、さらに従来のＮ王ＳＣカラーエンコータ回 路２９−（例えばＬ　ＩＶｌｌｌ　８８９集積回路〉に供給される。このエンコ ーダ回路２９′は標準（５ｔａｎｄａｒｄ　）カラービデオ信号ヲ形成する色搬 送波（ｃｏｌｏｒ　ｃａｒｒｉｅｒ　）によってクアドラチャ方式でＲ−Ｙ、Ｂ −Ｙ色度（ｃｈｒｏｍａ　）信号を変調するものである。ビデオ信号はざらにア ナログスイッチ１１２によってブランク（ｂｌａｎｋ　）され、シンク（ｓｙｎ ｃ）は従来と同様にカラーモニタ２４駆動用のコンボシッ］〜ビテ゛オを生成づ べくυミングネツ１ヘワーク１１３により付加される。〈このサミングネッｉ〜 ワークは又カラーバース１〜であり、ヒテ゛オ信号のために適当な“基礎（ρａ ｄｅｓｔａｌ）レヘノビを確立する。）１ランキンク信号はＯＲゲート１１４　 ｒ合ｉｔサレタＪ：つＭボーク＜ｂｏｒｄｅｒ）ブランキングの論理的で、かつ ］Ｖ同期信号翔生器２５″からのコンポシラｌ−（ｃｏｍｐｏｓｉｔｅ　）ブラ ンキンク信号、である。ヒテＡ悟号をゲー１−！するためにアナク［１スイツチ １１２を使う代わりに、ＯＲグー１〜１１４からのブランキンク信号は基準電圧 を高速ＤＡ変換器へ交互にゲートづるようにしてもよい。 第６図のシステムはそれぞれのＹ、Ｒ−Ｙ、Ｂ−Ｙ、ＮＴＳＣ色素のために８ピ ツ１〜（２５６レベル）を明確にする（ｓｐｅｃｉｆｙ　）　３つの分離したハ イ１−を記憶する（　５ｔｏｒｅ　）カラーマツプメモリを有づるものとして記 載されている。 一般にＹ信号は表示された色の明確度を明確にし、Ｒ−Ｙ信号とＢ−Ｙ信号は色 相を明確にし、その違いはでれそれ赤又は青の主色系（（月゛）…旧゛Ｖ　ＣＯ ｌ　Ｏｒ　Ｃｔ）ｍ　ｐ　ＯＩＩ　ｅ　ｎ　＋　）の濃度と全部の邑の濃度Ｙと の相ｊｋに近い。これは２４ヒツトバーカラーの総Ｓ１である。しかしなから、 Ｒ−Ｙ、Ｂ−Ｙ信号がより少ない情報を含み、輝度信号Ｙより劣る正確麿（ｐｌ ”ｅｃｉｓｉｏｎ　）であられされることか分かる。ｈせなら、ＮＴＳＣエンコ ーディングシステムに効果かなく、肉眼で見ることのでさるシステムが輝度にお （プるこう配（ｇｒａｄｉｅｎｔ）に対して反応するよりも色相にｄ３けるこう 配に対して反応する方が少ないからである。 従って、屋内用ビデオゲームのような一定の目的のためには、１６ビツ１〜パー カラーだ（プのカラーマツプメモリを有するのか望ましく、又これらの１６ビツ １へをＹ、Ｒ−Ｙ、Ｂ−Ｙ色素を表わすために不均一なビット数に再分（ｓｕｂ ｄｉｖｉｄｅ　）するのが望ましい。このようなひとつの配列案（ａｌｌｏｃａ ｔｉｏｎ　ｓｌ＋ｅｍｅ　）では１６ビツト中７ビツトは輝度Ｙに使われ、５ヒ ツ］へは色度Ｒ−Ｙに使われ、さらに４ヒツトは色度Ｂ−Ｙに使用される。 カラーエンコーディングプロセス（ｐｒｏｃｅｓｓ　＞か輝度Ｙと色度信号Ｒ− Ｙ、Ｂ−Ｙとの間の相関又は冗長敗を除去（ｒｅｍｏｖｅ）づれは、色相範囲を 大きく限定することなしに８ヒツトを輝度＼′に割当てる（ａｓｓｉｇｎ）こと は可能である。この冗長Ｃユ通常、邑麿レベルｌ−！−Ｙ、Ｂ−Ｙが分離してか つ輝度Ｙから独立してヨー１〜化されるどきはいつも存在する。この冗長を取除 くために、カラーマツプ２８からの１６ビツトは変化（ｔｒａｎｓｒｏｒｍ　） され、観察者（ｏｂｓｅｒｖｅｒ）によって知覚された色の全範囲を独立にかつ 均一に示すビット増加数が生成さ′れる。８ピツ１への輝度Ｙか、知覚された輝 度範囲をかなり正確がっ均一にカバーづ−る２５６輝度レヘルを！フえることが 分かるであろう。くエンコーダ又はＹＤ△変換器か典型的な（ｔｙｐｉｃａｌ　 ）陰極線管の非直線応答（ｒｅｓｐｏｎｃｅ　）を補償すべく゛ガンマパ補正を 行うと思われる。）しかし、認められた効果は特定の輝度レベルに大きく依存し ているため、色度信号Ｒ−Ｙ、　Ｂ−Ｙは異なった色相を均一に指示する（　１ ｎｄｉＣａｔｅ）わけではない。 観察者によって知覚された色相範囲とほぼ対応づる色度信号Ｒ−Ｙ、Ｂ−Ｙの相 対範囲（ｒｅｌａｔｉｖｅ　ｒａｎｇｅ　）か第１２図に示されている。 生純化するために、知覚された色相範囲を示す領域は長四角形の領ＩＤ１１５に 近づけられている（　ａｐｐＣＯＸｌ’ｍａｊｅ　）　。第１２図に承り最高し ・ヘル１５のＪ、うな高輝度のために、色度信号の範囲はかなり限定されている 。なぜなら、主カラーＲ，Ｂ、Ｇはすへてビデオ表示から最高澗磨を得る（　ｏ ｈｔａｉｎ）ためにそれらのほぼ最高値に達しているからである。同様に、低輝 度で、色度スペースは又、低輝度の色相に対する観察者の低Ｆ　Ｌ、た感受性に 対応して限定される。一般に、長兄形領域外側にお（）る第１２図のカラースペ ース範囲は、Ｎ王Ｓ・Ｃテレヒションシステムを経て送られずしかも”長方形領 域１１５内のこれらの色とは異なって、いると観￥者によっＣ考えられた色を表 す。このように、ＮＴＳＣコーディングシステムを用いることによる１つの欠点 は、Ｒ−Ｙ、Ｂ−Ｙ値のある種の圧縮（ｃ。 ｍｐｒｅｓｓｉｏｎ　）と拡張（ｅｘｐａｎｓｉｏｎ　）が無い（ａｌ＋５ｅｎ ｃｅ　）中てＲ−Ｙ、Ｂ−Ｙ用レベルの半分以上が浪費（ｗａｓｔｅ　）される ことにある。 従って、カラーマツプメモリ中に記憶されたＲ　−Ｙ　、　Ｂ　Ｙ　レベルハａ 　Ｌ’）ＹＦ＠可能なＮＴＳＣ：］−１−の領域に変換：、’（ｔｒａｌｌｓｒ ｏ＋’ｎｌ　）さｔｔ６゜このような最もかんたんな変換は独立してＲ−Ｙ、Ｂ −Ｙ信号を一次変換することであり、これによって第１２図の長方形領域１１５ 内へ全ての可能なコードかマツプされる。−次変換のためのゲインまたは増倍係 数は長方形領域の６幅と長さに依存し、変換のオフセラｔ−（ｏｆｒｓｅｔ＞又 はバイアス（ｂｉａｓ）は（Ｒ−Ｙ）−０、（Ｂ−Ｙ）＝０軸線力冒ろの長方形 領域のオフセット−に対応づる。 第１２図の　次変換をする１、−めのバー１−ウ〕アは第１３図に示されている 。第１３図のカラーマツプメモリ２８−は、１６ビツトカラーワードを形成する ２つの８ビン１〜バイトの項で＜　ｉｎ　ｔｅｒｍ）組織される。第１のバイト は８ビット又は２５６輝度Ｙ値を明確にする（　５ｐｅｃｉｆｙ）。第２のバイ トは４ビツトのＲ−Ｙ色度と４ピツ１〜のＢ−Ｙ色度とからなる。４つの最も重 要なＹビットは１６個の１６ビツトワードからなるカラースペース変換（ｔｒａ ｎｓｆｏｒｍａｔｉｏｎ）メモリ１１６のためのアドレスとして使用される。第 １の４ビツトのカラースペース変換ワードは、５ビツト和（ｓｕｍ）を生成する ４ビツトのＲ、−Ｙコードかクロミナンスに付加（ａｄｄ）されるＲ−Ｙバイア スはオフセットを明確にする。同様に、第２の４ビツトのカラースペース変換ワ ードは４ビツトのＢ−Ｙに付加されるＢ−Ｙバイアスを明確にする。第３の４ビ ットのカラースペース変換ワードは８−Ｙ値を基準化する（ｓｃａｌｅ　）ため のマルチケーテイブゲイン＜ｍｕｌｔｉｃａｔｉｖｅ　ｇａｉｎ）を供給し、最 後の４ヒツトは類似のＲ−Ｙゲインを明確（こする。 画素クロックＰＩＸによってストローブ（Ｓｔｒｏｂｅ　）されたラッチ１０９ −はカラーマツプメモリ２８−、カラースペース変操メＥす１１６及びアター１ １７．１１８の遅延を均素化する（ｅｑｕａｌｉｚｅ）　。Ｒ−ＹゲインとＢ− ＹゲインはそれぞれＤ△変撲器１１９．１２０に供給され、それぞれ５ビットＲ −Ｙ和と５ビットＢ−Ｙ和を受ける（　ｒｅｃｅｉｖｅ　）　Ｄ　Ａ変換器１２ １．１２２を増大させる（ｍｕｌｔｉｐｌｙ）ための基準（ｒｅｆｅｒｅｎｃｅ 　）として使用されるアナログ信号を生成する。従ッテ、複合（ｍｕｌｔｉｐｌ ａｙｉｎ９）　Ｄ　Ａ変換器１２１．１２２の出力（ｏｕｔｐｕｔ）は変換され たＲ−Ｙ、Ｂ−Ｙアナログ信号である。８ビツトの輝度Ｙは高速８ヒツ］〜ＤＡ 変換器１２３、例えばＴＲＷ　ＴＤＣ１０１６Ｊへ供給され、前記の変換器１２ ３はアナログ輝度信号Ｙを生成する。これらのアナログ信号はその後方う−ヒデ 号信号を生成するＮＴＳＣカラーエンコーダ２９−に供給される。 第１２図に示すＮＴＳＣカラースペースにおいて許容される色彩の範囲を均一に づるＩζめにさらに複雑なコード化さえ使われ得ることができる。のか分かる。 例えば、最適な状態は１６ヒツ１−のカラーマツプメモリワードて表示される等 しく分散された６４にの色相値のそれぞれを格納するために６４ＫＸ２４ビツト のカラースペース伝送メモリが要求される。 第６図に示すブロックバッファ２０間でデセラを伝送するためのブ０ツクバッフ ァインターフェース回路の能力は、たとえブロックバッファへの多数のデータ通 路が並行に存在してもほぼ限られている。第１４Ａ、１４Ｂ図に示されるビデオ バス組織を使うことにより、ブロックバッファ２０への多数の並行線路やディコ ータ２７はまどめられ（ｒｅｄｕｃｅ）　、これによりプリント回路板のレイア ウトは単純化され、また一方間時にデータの伝送効率が高められる。第１４Ａ図 に承りように、６４ヒツトのブロックバッファ２０への並行線路はブロックバッ ファからのデータ出力のための８ヒ゛ツトのトライステー１−出力ラッチ４３′ のセット、及びブロックバッファへのデータ入力のための８ビツトの入カラッヂ １３０のセットに対して６４にのタイナミックＲＡ　Ｍを接続することのみが必 要である。インプットレジスタ１３０への入力はずへて並行であり、出力データ ラッチ４３−からの出力も又並行で、それぞれが８ビツトのビデオインプットバ ス１３１と８ビツトのビデオアウトプットバス１３２とを形成している。 ビデオインプットバス１３１はつづいて走査され、そのデータ（ユ２進値（Ｑｌ 　、Ｑｏ、ＰＩＸ）で特定されて一つのインプットレジスタ１３０にラッチされ る。ブロックバッファＲＡＭの出力データはすべて、インバータ１３３で供給さ れるようにＱｌの後縁（ｔｒａｉｌｉｎｇ　ｅｄｇｅ）と一致して３２０ナノセ コンド間隔てアウトブ・ン１〜しノシスタ４３に発せられる＜５ｔｒｏｂｅ）。 アウトプツ１−レジスタ４３′の容Ｂ　（ｃｏｎｔｅｎｔ　）は８０ナノセコン １〜の画素レーｈ　＜ｒａｔｅ）　′ｃビデオアウトプットハス１３２につづい て多小化される（ｍｕｌｔｉｐｌｅｘｅｄ　）　、従って、ブロックバッファ２ ０は８０ナノセコンドのハイ１〜トランス’７　アＬ／　−ｈ　（ｂｙｔｅ　ｔ ｒａｎｓｆｅｒ　ｒａｔｃ）でヒテオインプッ１〜バス８３かヒデΔアウ１〜プ ツトハス８４のとちらかに働＜　（ａｃｃｅｓｓ）。 アウトアン１〜レシスタフイコータ１３４は３つの信号Ｑｏ、Ｑ（ＰＩＸによつ で表わされろ２進数の値に従って、各アラ１〜プツ［−レジスタ４３′を順次作 動させる。一方、インプットディコータ１３５は同し３つの信号Ｑ□　、Ｑｌ、 ＰＩＸに応答して、各インプットレジスタ８１を順次作動させる。第１５図のタ イムチャートにしめすように、一定時間ビデオバスに置かれる６４ピツ１〜ブロ ツクバツフアワードの各レジスタあるいはバイトは＜Ｑｌ、Ｑｏ　、ＰＩＸ）の ２進数の値によって指定される。ＰＩＸの論理値がＯである間にビデオインプッ トバスあるいはビデオアラ１−プツ］へハスを転送されるデータを受（）るレジ スタは画素クロックＰＩＸの０から１への変換によってクロック（ｃｌｏｃｋ　 ）される。一方、ｌ〕Ｉ　Ｘの論理値か１である間にビデオインプットバスある いはビデオアラ１〜プツトバスを転送されるデータは画素クロックの１からＯへ の変換によ一ンてクロックされる。こうしノζ方式により、画素周波数の２倍の 周波数においてのデータクロックの必要性が排除される。 ブロックバッファアドレスカウンタ４１によって７１〜レスされるティコータに 対するアウトフッ１〜ビｆオバスにあるデータは３２０ナノセコンドごとに、マ イクロプロセラυ−によってアドレスされるデータと交互に重ねられる。マイク ロプロセッサ−はブロックバッファでデータをアドレスするためのいくつかのモ ードを有する。こうしたモードは、マイクロプロセッサ−によってアクセスされ るアウトプットレジスタによって供給されるビットＭｏ、Ｍｊ、〜・１２、によ って決定される。モードピッドＭ１が論理値ゼロである場合には、ビデオインプ ットバス１３１にある全ての８バイトのデータは３２０ナノセコンドのメモリリ イクル間隔て、ブロックバッファ２０へ書込みされるかあるいはそこから跣出し されたりし、ビテ゛オインプッ１〜パスが高速データバス１３６につながる。Ｐ ＩＸクロックに対しての正負の移動により、高速データバス１３６にデータクロ ックが与えられる。 ［−１−ピッドＭｏが論理値１の（ａである場合には、マイクロプロセッサ−は 、モードビットＭ１が論理値ゼロであるかあるいは論理値１であるかにより、１ ６ビツトワードまたは８ヒツトバイトを基礎としてブロックバッフ１にアクセス する。 高速モード、ソー１〜セレク１−モート及びハイ１−セレク１〜モード間の選択 は、ＡＮＤゲート１３８からブロックバッファメモリのＲ、、ｚ　Ｗインブッｉ −への書込みパルスをゲートで制御するモードセレクトマルチプレックサ−１３ ７に１よって行われる。ライトモードに対するブロックバッファが選択される時 に、ＡＮＤゲート１３８はＡＮＤゲート１３９及びＯＲゲート１４０．１４１に よって作動させられる。高速データモードにＪ３いでは、ＮＯＲゲート１４２の バンクを介してブ［）ツクバッファメモリ２０の全てのＲ，′Ｗインブッ１〜ヘ ライ１へパルスが振り向けられる。１６ヒツ１−ワードモー１−においては、ワ ードセレクトマルチプレックサ−１４３かオー１−インクリメントカウンタ１４ ４（ｆｆ２述づる）ハエらの第２及び第３の最小有効アドレスビットＡ′１、Ａ ′２の論理値に応して、ライ１〜パルスを選択された対のブロックバッファレジ スタへ振り向ける。 バイトモードにおいては、バイ１へセレクトマルヂブレックサ−１／１５が、オ ート・インクリメン１〜カウンタ１４４からの３つの最小イｊ効ア１〜レスビッ ト△２−、Ａ１−Ａｏ−によって選択されるブロックバッファ２０のシングルバ イトレジスタヘライトパルスを振り向【ノる。第３のモードビットＭ２はオー１ へインクリメントカウンタ１４４のロードインブッｉ〜を制御づる。モードビッ トＭ２が論理値１である場合には、　ｒｖ＋ＰＵアドレスバスはオートインクリ メン１ヘカウンタ１４４ヘロードされ、アウトプットアドレスビットＡ　Ｉ：＋ −−八〇−へ移る。しかしながら、モードヒラ＋−Ｍ　、、が論理値ゼロである 場合には、マイクロプロセッサーア１〜レスハスのア１ヘレスと４Ｊ無関係にオ ートインクリメンｊ−力つンタに記憶されたア１〜レス（Ｊ、各ライトが）（コ ックバッフ１メモリ２０に記憶された後にインクリメントされる。こうした自動 インクリメン１一方式は、マイクロプロセッサ−が７１−レスパスをアップディ １−する速度よりも速くブロックハラノアへの直接メモリ転送を行う高速データ モードにおいてはとりわ（〕重要となる。Ａ−トイレクリメンｌ−カウンタ１４ ４のアウトブッｌ−は３つの最大有効アドレスオー１〜インクリメンＬ・カウン タ１４４に現われる３つの最小有効アトレスビットによって命令を受（）るのて 、ハイ１ヘライｈあるいはＣノー１〜ライ１〜に対する自動インクリメン１へ七 −１〜においては、自動インクリメン（−アドレス指定モー１〜とともにバイト ライト機能かノー１〜ライ］へ機能かを用いてマイクロプロセッサ−はすべての ６４．　Ｋ　Ｘ　６４ビツトを転送することかできる。 バイトモードに８５いては、ローハイ１ヘデータパス１４６からのデータは、償 能選択ＮＡＮＤゲート１４８．１４９．１５０及び１〜ライスチー１−１〜ライ ハ１５１から成るでンソ・ソ１−インターフＪ−スロシック１４７によ−）でヒ テＡインブッｊ−ハス′＋３１へ振り向（Ｊられる。ワードライト七−１への間 にバイバイ１−データバス１５２は、機能）パ択△Ｎ　Ｄグー！−１５３及びト ライスデート１〜ライバ１５４どともに各インプラ１へ回線１４７を組み合わせ て使用することによって、８０ナノセコン１〜の画素率でインターリーブされて ローハ、イを−とともにビデオインブツ１へバスへ振り向けられる。高速データ ライ１〜モードにＪ５いて（ま、高速モードヒレク１−ビットＭ１　のコンプレ メン１〜か直接トライスデーｔ−１〜ライパ１５５を作動させる。 高速データリー１〜機能に対する第１４．８図に示されるアウｊ〜ブッ１−回線 は、同（〕、に、高速リード機能の間にビデオアウトプットバス１３２を高速デ ータバス１３６へ連結するトライステー１へバッフ？１６０を含む。ＡＮＤグー １−１６１は１〜ライスチー（〜１〜ライハ１６０を作動さゼる。パイトリー１ −機能あるいはワードリード機能に対して要求される）ノウ１〜プツ［〜ピッ１ へあるいはアウトプツト−八、イ（へは、要求される８０ｎｓタイムウインド（ ｔｉｍｅ　ｒ￥ｉｎｄｏｗ）でリンプルされ、バイバイ１−ラッチ１６２及び゛ ［〕−〕ハイ１−ラッチ１６て保持される１、好ましいεＩ　Ｏｎｓタイムウィ ン１〜は論理回路１０３うによって選択される。、論理回路１０３は、２進ステ ートヒツ）−Ｑｉ　、Ｑ　２　、Ｐ　Ｉ　Ｘを最小有効７１−レスヒツト・△２ ″、△１−１ＡＯ−と−でれぞしＩＬ較η−る（ｃ。 ｍ１Ｔａｒｅ　）ための排他的ＮＯＲグー）−１６４，１６５，１６６、クロッ ク作動用ＮＡＮＤゲーＩ〜１６７．１６８及び機能選択ＡＮＤグー１〜１６いて 、ディコータ中の平行なうインの故は実質的に減らされている。ディコータ２７ ′は第６図の実施例中で使用されたマルチプレックサ−１０３の代わりに、一対 のシフトレジスタ１７１．１７２を使用して個々の画素どツ］〜Ｂをシフ１〜ア ウトする。シフトレジスタ１７１の操作はシフトレジスタ１７２の操作にさしは さまれ（１ｎｔｅｒｌｅａｖｅ）る。それて、レジスタ１７１かそのパラレル入 力でパラレル入力タを受信しているとさ、レジスタ１７２は連続球式（ｓｅｒｉ ａｌｆ　ａ　ｓ　Ｉ）ｉ　０　ｎ　＞中で先に蓄積されＩＣＣ画素ヒラ１〜をシ フ１−アウトしている。逆ちまた同様である。 一般に１７３て示される論理回路（ま列アドレスＲＯＷ１、’ＲＯＷＯを状態ア １〜レスＱＯ，ＰＩＸと比較づるための一対のｔＪ「他的なＮＯＲグー１−１７ ／ｌ、１７５とＡＮＤゲート１７６．１７７．１７８とを含み、そのＡＮＤゲー ト１７６．１７７．１７８はシフ１ヘレシスタ１７１．１７２のロード入力によ り適当な時期にブロックバッファ２０の最初の４個のハイドし・ジスタのうちの 所望の１個から画素ピッ＋−Ｂを取り出すこ卦んｈＴトに寸７、　ζｌ力１．１ −１−”：　Ｖ／Ｊ　１７１　Ｍ　ｒ２のインターリーブ操作は１２８０ナノセ −１ントの割合て生し、それゆえにＤフリップフ［コツプはこの割合で２連係号 Ｑ３を生しされるための２進カウンタ１７９として配置されている。 ２連係号Ｑ３はシフ１〜レジスタ１７１．１７２のクロツクインエーブルインプ ツ１〜（ｃｌｏｃｋｅｎａｂｌｅ　１ｎｐｕｔ　）　ＣＥとロー１〜インブツｈ 　Ｊとを交互に可能にし、又、一般に１８０て示されるアラ１−プツ１〜マルヂ ブレツクザーを作動りる。 このアラ１−プツトマノしチプレック１Ｊ−は＃ｊ累じ′ッ１〜Ｂとコンプリメ ン１ヘヒツ１へＢとの：’ｈ　ＦｊＣ的な流れの中にシン１−レジスタ１７１． １７２からの間欠的なシリアルデータの流れと結合させるためのＮＡＮＤグー１ 〜１８１．１８２．１８３とインバータ１８４とを含んでいろ。 画素ピッ１〜の瞬時値に従って２つのマルチ１ノベルパイプライン（ｌｌｉｌｌ ｅ　１ｉｎｅ）レジスタ１８５．１８６（例えばア１〜ハンス１へ・マイク［」 ・デバイス・コーポレーション製のタイプＡＮ・１２９５２０）の８１つからバ イア１−レジスタ１４　［１−アドレスか選択される。これらのマルチレヘルバ イ７゛ラーイ］しシスク１８５．１．８（Ｊ（Ｅ・ｌ　−）　ｔハ（ｅ＋１ｕｉ ｖａｌｅｎｔ）　Ｄタイプラッチレジスタと同等でこれにとって代わり、クロッ クステアリングとマルヂブレツクυ−回路に関連している。マルチレベルパイプ ラインレジスタの作用は、第１５図のタイミングタイヤグラムの最後６３行を見 れば最もよく理解できる。マルチレベルパイプラインレジスタ１８５はシフトレ ジスタ１７１．１７２からシフトされた最初の４つの選択されたブロックバッフ ７ビツトＢ用のハイメモリマツプアドレスに対応して、ビデオアウトプットバス のレジスタ４の容ｉ　（ＣＯｎｔ（！ｎｔＳ）の外観＜　ａｐｐｅａｒａｎｃｅ 　）と一致するＡ　、し′シスタにロー１〜＜１ｏａｔｌ）をか（）る。レジス フへ１はヒデ゛オアウトブ・ント・バスのプロ・ンクハ・ンフンフレジスタ６の 容量の外観と一致して再ひロー１〜かかけられ、レジスタＡ１の先の容量（ｐｒ ｅｖｉｏ＋１ｓｃｏｎｔｅｎｔｓ　）はレジスタ△２１＼と移動（ｍｕｖｅ）さ れる。Ａ１、△２レジスタにロードがかかつている間は、レジスタＢｚ、Ｂ１は Ｑ３の状態に従った出力＜　ＯＬＩ　ｔ　ｐｕ　ｔ　）のために選択される。 画素ビットＢの値が論理値と等しくなると、パイプラインレジスタ１８５の出ノ Ｊ　Ｌｉ　ＥｉＪ能となる（ｅｎａｂｌｅ）。他のマルチレベルパイプラインー レジスタ１８６も同様に機能するが、レジスタ５．７から受番ノるローメモリア ップアドレスにロードがかけられる点と、出力が反転１直（ｉｎｖｅｒｔｅｄ　 ｖａｌｕｅ　）　Ｂによって可能となる点において異なっている。選択されたデ ータはカラーマツプメモリアドレスバス１８７に供給される。 ＮＡＮＤゲート１８８．１８９はそれぞれパイプラインレジスタ１８５．１８６ のローディングを可能にする。 このビデオバス構造による別の利点は、複数のスレーブ（ｓｌａｖｅ　）マイク ロプロセッサ−かビデオハスを経てブ［」ツクバッファ２０に作用する（　ａｃ ｃｅｓｓ　＞ことである。ビデオハスのデータ変換率（ｔｒａｎｓｆｅｒ　ｒａ ｔｅ）はたいていのマイクロプロセッサ−のデータ変換率よりも約８倍の速さで あるため、８つのスレーブプロセッサーは実質的な競争（ｃｏｎｔｅｎｔ　ｉｏ ｎ　）無しでブロックバッファに作用することができる。 １個のスレー７プロセツサーのための非同期式インターフェイス回路が第１６Ａ 図に示されている。スレーブプロセッサー２００例えばＺ８０００１６ビットマ イクロブロセツ勺−はそれ自身の７１〜レスデイコータ２０１を有し、それ自身 のＲ／Ｗ、Ｉ１０ライト信号を発生する。 １１０ライ１〜信号はスレーブプロセッサー２００からの書き込み操作を同期す るのに用いら５．れ、同様にそのφ２は″′マスタ′”マイクロプロセラυ−２ １からの棗ぎ込み操作に用いられる。一般に非同期式インターフェイスは層状の ８個のインプラ１〜レジスタ２０２、Ｆｉ状の８個のアラ１−プツトレジスタ２ ０３及びハンドシェイクロジック２０４から４ｆつでいる。 スレーブプロセッサーはアウｌ−ブツ］−レジスタ２０３をロー１〜し、７１〜 レフレジスタ２０５をロードし、最後に１．′ＯＲＥＱ、を書き込むことにより ブロックバッフ１２０に完全な６４ビツト＝ａを書き込む。しかし、スレーブプ ロセラ１ノーは他のフロックバッファのＩ　／　Ｏ操作を実行する前にＤＯＮＥ ア１−レス位置を読み出すとともにビットＤｏの値をチェックしな【ブればなら ない。ヒツトＤＯ上のＤＯＮＥ信号はハンドシェイクロジックによって発生され 、６４じツ］−ワー１−かロックバッファ２０によって受信されｌこことを知ら せる。そして、インターフェイスがブロックバッファとともにＩ　、／　Ｏ操作 を実行している時はいってもＤｏは論理値１である。 ブロックバッファ読み取り操作のために、スレーブプロセッサーは最初に、アド レスレジスタ２０５をロードし、継いでＩｌｏ　ＲＥＱ。 アドレス位置から読み取り、アドレスレジスタ２０５からそのアドレスで６４ヒ ツｌ〜ワードのデータを読み取るためにブロックバッファ２０を要求づる。スレ ーブプロセッサーはＤＯＮＥア（〜レスを読み、ブロックバッファ２０か所望の データワードを読んだかとうか検出するためにＤｏをテス１−する。Ｄｏがロー であるとき、要求されたワー１〜はインプラ１−レジスタ２０２にロー１・され 、マイクロプロセッサ−はインプットレジスタのパイ１−一サイズの位置をアド レスするとともに読むことによって選択されたバイトを読むことができる。 アウトプッ（−レジスタ２０３はラーでトパルスを発生づるために、関係づけら れたＡＮ　Ｄグー１−２０６を右づるとともに、スレーブブロセツザー２００か ら１６ヒツ１一単位のデータを受（ブ取るためにスレーブプロセッサーによりア ドレスビットＡＩ−・　Ａ！Ｏ・が指定された時、アウトプッ１〜レジスタ２０ ３中の一組のバイトを選択するためのライ１〜レジスタマルチプレツクサ−２０ ７を備えている。スレーブプロセッサー２００はアドレスディツー夕２０１によ って検出されるとともに、１１０　ＲＥＱ、信号によって指示されるハイアドレ ス位置でアラ１〜プツトレジスタ２０３又は−インプラ］へレジスタ２０２にア １−レスを指定する。同様に、スレーフプ［］セッサーはスレーブア１〜レスピ ッ１−△？　、　Ａｉ　によって定まるリードレジスタディコータ２０８によっ て選択された時、インフッ１〜レジスタ２０２から特定の一相のバイ１−を読み 出づ一８ＡＮＤゲー１へ２０９はｌ　、、ｚ　ＯＲＥ　Ｑ　、信号とＲ／Ｗ信号 どがハイレヘルになる時２バイ１へデータバス上の選択された一組のバイ１〜を １−ライスチー　１−１’ライパ２１０にアサート（ａｓｓｅｒｔ）　テきるよ うにする。 アウトプットレジスタ２０３の内容は、ｌ　、１０ザ−ヒスＮ信号か送られた時 においてライトデータか有効であることをスレーブプロセッサ−２００か指示し 、かつ第１６Ｂ図に上位回路が特定の第Ｎ番目のスレーブユニット４ｊ−２００ に３２０ナノセコンｌ−のビデオハス時間スロットを割当てるとぎ、ビデオイン プットハスにバイトを供給する。ＡＮＤゲート２１１はレジスタ２０３の出力に 機能を与え、アラ１〜プツ１ヘレジスタマルチプレツクサー２１２はアラ１−プ ツトレジスタ２０３のバイトサイズ部分に連続的に機能を与える。同様に、■／ ′○サービスＮ信号が活動中でスレーブプロセッサーか８売まれたデータを要求 しているとき、ハイド（，１ヒデＡアウ１−ブッ１〜ハス１３２からり−）−レ ジスタ２０２に連続的にクロック（ｃｌｏｃｋ　）される。ＡＮＤグー１−２１ ３及びアラ１ヘブツ１−レシスクマルチプレツクザー２１４はり−１〜しノシス タ２０２に連結したクロッキング信号を発生でる。 アドレスレジスタ２０５の内容はブロックバッファ２０におりる読み取り操作中 又は書き込み操作中のいずれかにｄ５いて、ＡＮＤゲー１へ２１６で検出された 時にヒデＡアドレスバス２１５てアサート（ａｓｓｅｒｔ）される。７１〜レス レジスタ２０５はＡＮＤグー１−２１７により発生されるライ１ヘパルスによっ て時間計測され１＝時、所望のブロックバッファアドレスを受Ｅノ入れる。 スレーブインターフェース回路はビデオバス読み取り書き込み信号によって読み 取り操作保は書き込み操作のいずれかを要求する。なお、前記信号はＩ１０ザー ビスＮ信号により機能を与えられかつライトデータ有効化信号を受け入れている トライステートドライバ２１８から供給される。 ハシ１〜シエイクロジツク（ｈａｎ＋ｌ　５ｈａｋｅ　ｌｃｇｉｃ）２０４はス レーブプロセッサーからのＩ１０リクエスｌ−（ｒｅｑｕｅｓｔ　）によってセ ットされ、そしてρ後のハイド〈バイト７）かビデオインプットハス又はアウト プットハスに移送された時にリセットされる。クロックパルスはＡＮＤゲー１〜 ２１９によって発生され、読み取り１　、、’　Ｏ！Ｊクエスト（ｒｅｑｕｅｓ ｔ　）又（ユ書き込み１１０リク」−ストにそれぞれ基づいて作動されるＤフリ ップフロップ２２０．２２１にそれぞれ適用される。ＯＲゲート２２２は読み取 り操作又は書き込み操作のいずれかに基づいて作動される。実施例において、ス レーブ回路はビデオハスを上位回路に割当てる」：うに要永ぜず、むしろスレー ブユニットはＩ１０ザ−ビスＮ信号を受け入れるまで上位回路の変化を待ち、Ｏ Ｒゲ−１へ２２３によって発生するＩｌｏ　ＤＯＮＦ　Ｎ信号の上位回路に対す る復帰により上位回路が終了されることを１６Ｂ図の−に１位回路に指示する。 ＡＮＤゲート２２５によって機能を与えられるｉ〜ライステートドライバ２２４ は各ハンドシェイクフリップフロップ２２０又は２２１が各ビデオハス１３１． １３２をこえた最後のバイト（バイ］へ７）の移送により復帰作動されるまてに 、Ｉ／′○操作か完了していないことをスレーブプロセッサー２００に指示づる 。 上位の回路は’ＪＳ　１６　Ｂ　ｒｆＪ’４に示されている。アドレスディコー ク２３０とモードレジスタ２３１とはマスターマイクロブロセツリ−−２１によ るビデオハスをこえたデータの交換の調整をできるようにする。モー１ミレジス タ２３１はマスタープロセッリ−−２１からライトデータを受（プ入れるために ＡＮＤゲート２３２によってクロックされる。ハイスビー１−モートビットＭ１ かローレベルにゼットされ、ビデオアドレスバス２１５Ｊ二のスレーブプロセッ サーアドレスの置換のために、マスターアドレスを取りのぞいてトライステート ドライバ２３３を無効化する時、スレーブプロセッサーはビデオパスをア？セス する。又、インバータ２３５によってコントロールされる」ノードライトマルチ プレツクザー２３４はマスタープロセツザーのり−１〜ライト信号をビデオハス のリードライ１へ信号に置き替える。 ヒテΔ■・′Ｏハス１３１．１３２は順序セレクタカウンタ２３６により指定さ れる一時においてＮｍ目のスレーブプロセラ４ノー−にそれぞれ？Ｉ当てられる 。順序セレクタカウンタＩＪΔＮＤゲート２３７から発生ずるりセッ］〜信号に 基づきマイクロプロセッサ−２１によってリセットし得る。順序セレクタはＩｌ ｏ　ＤＯＮＥ信号、すなわちマルチプレックサー２３８により選択されるＩｌｏ 　ＤＯＮＥ信号の流れを移送するために次段のスレーブユニットを指示する。ハ イスピードモードピッｌ−Ｍ　１のコンブリメントは順序セレクタ２３６の状態 にもとづいて制御されるマルチプレックサ−２３９にＪ、リノｊレントスレーブ プロセッサーに送られ、Ｉ１０サービスＮ信号として使用される。 上述したように、マイクロプロセッサ−はブロックバッファ中のデータの復号及 び表示に関連づけられる必要はない。ただし、カラーマツプメモリ中の画素ブロ ックの列又はカラー値の開始アドレスのような特定の復号パラメータは垂直方向 の復帰インターバル中においてのみ変化されるはずであるので除外する。ブロッ クバッファにデータを記ｔ０するために、データはマイクロプロセッサ−メモリ ２３からブロックバッファ２０に順次、連続的に移送される必要かあるたけであ る。このことは以下の場合において実行される。例えば、マイクロプロゼツサー メモリアドレス及び対応するブロックバッファアドレスか連続的にアクセスされ るようにするために、各バイｌ−又（よ各ワードの移送後に加綽されるポインタ としてマイクロプロセッサーのインデックスレジスタのうちの１つを使用するこ とによって実行される。 ブロックバッファの断続的な言語組織化けそこに蓄積されるコード化データの取 扱いを単純にする。特にゲームシンボルはブロックバッフ１中で容易に蓄積及び 翻訳され、動画表示を生ぜしめる。第１７図に示すように、固有サイズのゲーム シンボル２４１は予め決められた一雫のブロックバッファ言語に対応して予め定 義された画素ブロック１１′対のマ］へワックスがらなっている。このように、 シンボルを一組のブロックバッファ言語で組織することはブロックバッファ２０ の特別な構成を有効に利用している。シンボル２４１は８個の６４ビツトブロツ ク苫３ｎによってシンボル窓として定義される８個のブ［ｊツク対１１−矩形配 列にＪ、って示される。シンボル窓２４２に含まれる５１２ヒツトの情報は第１ ８図に示ずシンボル２４３を定義ブるマイクロプロセッサ−メモリ２３の６４個 の順序バイトに書き込まれる。このシンボル配列２４３はその配列２４３中の最 初のバイト・２４４の開始アドレスによって照会される。 ブロックバッファ２０の特別な構成は仮にシンボル２４１が移動されてもそのシ ンボル２４１の取扱いをより有効に利用しているので、対をなすシンボル画素ブ ロック１１−は常にブロックバッファ２０の個々の言語に含まれる。換言すれば 、シンボル２４１の境界はむしろ個々の６４ビツトのブロックバッファ言語とし てコード化される対をなす画素ブロック１１′の間の境界に相当する（ｆａｌｌ 　ｏｎ）。いくつかのゲームシンボルについては、そのシンボルが移動するとき にゲームシンボルの位置が断続することは望ましくない。その場合、シンボルを オーバーレイするために強化されたハードウェア又はシンボルのコード化及び背 景のコード化を修正するために比較的ゆっくり作動されるソフト・ウェアのいず かが前記断続を除去りるのに必要になる。上記の理由により、本発明に使用され るビデオゲームにおいてはフロックバッファの言語境界及びオーバーレイハード ウェアで取扱われる所定のシンボルで整列される所定の背景シンボルをむしろ所 有したい。オーバーレイされたシンボルはハードウェアのレジスタを使用して位 置決めされ、そして１９先的に見放される。 あるいはブロックバッファデータが個々の画素にコート化された後ブロックバッ ファデータと混合される。Ａ−バーレイされたシンボルは通常ビデオゲームの設 計技術において゛°スプリット（ｓｐｒｉｔｓ＞　”と言われ、そのスプリツ１ 一画素はコード化した背が画素にありふれた周知の様式でむしろ連続的に結合さ れる。オーバーレイされたシンボルの使用についてはシャーシセ（Ｃ１ａｒｃｉ ａ）　、ステイープ（３ｔｅＶｅ）により著述された゛″ハイリソリユージヨン スブリットオリエンテイツド　カラーグラフィックス（Ｈｉｇｂ　−Ｒｅｓｏｌ ｕｔｉｏｎ　５ｐｒｉｔｅ　−Ｑ　ｒｉｅｎｔｅｄＣｏｌｏｒ　−Ｇ　ｒａｐｈ ｉｃｓ　）　”バイト（ＢＹＴＥ＞＜１９８２年８月発行）のＰ、５７〜８０に 記載されている。 スプリットシンボルのコード化については、カラーマツプメモリアドレスを用い 、ズブリ・ントシンボル中の各画素をコード化するのが望ましい。その結果、デ イコーダ２７からのアドレス又はスプリット発生用ハードウェアからのアドレス のいずれか一方が優先順位に応じてカラーマツプメモリ２８のアドレスインプツ ］−ラインに送られる。優先順位を割り当てるために特に有用な方法とは最大の ＠値を有するアドレスにぞの優先順ｔつを与えることである。換言ずねば、高い 優先順位のシンボルの色はカラーマツプメモリ中の高い７１−レスに蓄積される 。一方低い優先順位のシンボルの色は低いアドレスに蓄積される。仮に、例えば 、復号された画素アドレスが９９の値を有すると同時にスプリット画素アドレス か１００の値を有するとき、前記スプリット画素アドレスは復号された画素アド レスにかかわらずカラーマツプメモリに送られる。最大値を有する画素アドレス を決めるための比較動作１．！；　Ｔ７ｊ　〕／バ（メータ回路【ニオって寓行 時間中に遂行され、アウトグツ１−ピツを−は最も高いアドレスを指示する。そ のとき最も重要なビットはカラーマツプメモリへのインプットラインに適用する ためにより高位のアドレスを選ぶのが常であり、例えばアドレスマルチプレック サ−を使用して最も重要なヒツトをイの制御インプラ［・に受け入れるようにす る。 ブロックバッフ１言詔境界で整列されるシンボル２４１を効果的かつ速く動かす ために、ソフトウェアは所望のシンボル窓原点１２５てブロックバッファにシン ボルを発生させるためコード化データを記憶させることを要請され、又、種々の シンボル窓原点によって示される種々の位置にシンボルを移動させることを要請 される。 シンボルデータの記憶及び移動を実行するためのマイクロプロセッサ−の命令の 順序例を示１フローチャートは第１９図に示されている。ソフトウェアは２つの 入力点を有するサブルーチンのように、一般的な構成を有している。サブルーチ ンは予め決められたシンボル窓原点２４５からブロックバッファにシンボルを描 きはじめるために最初の入力点２４６で呼び出される。 このサブルーチンはステップ２４７に示すにうにまずシボルＲＡ〜・１をロード づることによって実行され、例えば、その結果、シンボル配列中の最初の要素２ ４４のアドレスでハイドをビデオゲームプログラム中の蓄積場所からシンボル配 列２４３に移動することが開始される。それからステップ２４８に示すように、 ビデオゲームプログラムに応じてＲＡ〜１中の所望の７０ツクバッフ１シンボル 原点の記ｔｌ！場所に所望の原点がロードされる。最後にステップ２４９に示づ ように、シンボルＲＡＭデータと交換されることにより、そのシンボルかブロッ クバッフ１中にとりこまれる。 データがブロックバッファとシンボル配列との間で交換され、その結果シンボル 交換工程によって季とでシンボル配列内の後方へ移動される。それからブロック バッファ内の後方へシンボルを交換することがブロックバッファ中の新たなシン ボル窓アドレス２４５において開始される。新たなブロックバッファ原点２４５ に対するこの交換はシンボルＲＡＭデータをブロックバッファシンボル窓と最初 に交換することによって実行される。次にステップ２５０に承りように、シンボ ル窓原貞はブロックバッファと交換される。（もちろ／し、この時シンボル自身 が交換可能であり、例えば、人が走る状態を表わす場合、多数の腕部及び胛部を 現わ〕のに多くのデータが使われる）最後に、シンボル配列２４３中のシンボル ＲＡ　Ｍデータは先にステップ２４９に示したように、シンボル窓中のブロック バッフ７データと交換される。 交換作用を有効に実行するために、第１９図に示す処理のうちマイクロプロセン サーの実行時間の大部分が消費される。シンボル交換サブルーチンは、同一のサ ブセｙ　ｈ　（ｓ１＋ｂ　−５ｅｔｓ）命令を含む個々の命令のいくぶん長い相 から構成されている。すなわち、画素ブロック列を交換するため及びシンボル窓 ２４２とシンボル列２４３との中のブロックバッファ言語間の個々のバイトの交 換のための”マクロス（ｍａｃｒｏｓ）“。 である。シンボル交換サブルーチンのアセンブラ（ａｓｓｅｍｂｌｙ　ｌａｎｇ ｕａｇｅ）プログラムのためのフローヂセートは第２０図に示されている。索引 レジスタＩＸはシンボル配列ポインタか必要にならないようにシンボル配列２４ ３か固有のＲＡ　Ｍ位置に配置される時、ブロックバッファポインタとして用い られる。これはシンボル配列ポインタを加粋フることあるいはシンボル配列ポイ ンタがシンボル配列２４３の終端にあるかどうか決めるための検査に時間を消費 する必要がないので、実行時間が節約される。 シンボル交換サブルーチン中の最初のステップ２５１はシンボル窓原点で索引レ ジスタ■Ｘにロードすることである。それからステップ２５２においてアセンブ ラはシンボルＲＡＭの開始アドレス２４４にアセンブラシンボルポインタＮをヒ ツトする。ステップ２５３でブロックバッファ中のシンボル窓２４２の画素ブロ ックの最初の列がシンボル配列２４３の最初の１６バイ［・と交換される。ステ ップ２５４で索引レジスタＩＸはシンボル窓２４２中の２つのブロックバッファ ワードの最初の列の終端からシンボル窓２４２中のブロックバッファワードの２ 番目の列のうちの最初のブロックバッフ７ワードに移動するためにブロックバッ ファアドレスの必要な番号によって加咋される。このように、第１７図に示され るシンボルに対しては、索引レジスタが１列当りのフロックバッフ１ハイドの数 から１６バイト（２つのブロックバッファワードの幅）を差し引いて１バイ］− たしたものに等しくなるように予め決められた一定のＲＯＷ　Ｉ　Ｎ　Ｃによっ て加算される。同様に、ステップ２５５でブロックバッファワードの２番目の列 が交換され、索引レジスタはステップ２５６で第３番目の列に加算される。第３ 列はステップ２５７で交換され、索引レジスタはステップ２５８で再び最後の列 を示すために加算され、イして、ブロックバッファワードの最後の列はステップ ２５っで交換される。 列交換マクロ（ｍａｃｒｏ　）は第２１図に示され、それは通常２６０で示され る１６個のハイド交換マクロを含んでいる。 バイ１へ交換マクロは第２２図に示されている。 ハイ１への実際の交換はステップ２６２に示されていて、それは、要求されるシ ンボルＲＡＭの値を１個のアキコムレータＡＣＣＡに読み入れること、索引レジ スタＩＸのアドレスでブロックバッファバイｌ−を２番口のアキュムしメータＡ ＣＣＢに読み入れること、２番目のアキコムレータＡＣＣＢをカレントシンボル 配列の位置に害さ−込むこと、そして最後に最初のアキコムレータＡＣＣＡを索 引レジスタにＪ：ってブロックバッファバイトのアドレスに書き込むことである 。ステップ２６２に対するアセンブラによって生じる機械語では、メモリを直接 読み書きする２つの命令と指示されたン゛モリを読み出きする２°つの命令から なるわずか４個の命令が生じる。最後に、ステップ２６４てアセンブラポインタ Ｎが加悼される。第２１図の列交換サブルーチンは側々のバイ１〜を交換し、従 ってそれはただ１個のバイＬ−のア１〜レス能力を有するシステムについても示 されることを明記ブへきである。もし、１６ビツトマイクロプロセツサーが使用 され、ブロックバッファが１６ピン１〜のワードモードでアドレスされる場合、 第２１図の列交換マクロは８ワードの交換マクロを含むことになる。一方、ブロ ックバッファのバイトアドレスの代わりにワードアドレスを使用することによっ て、ディスプレイ上でシンボルを動かすためのソフ］−ウェアはより早く実行さ れるようになり、フロックバッファの１１〜レスを行うバイトがただ１つでも有 効であったなら命令を必要としない。 複雑なゲームでは、移動されるシンボルは秤々の大きさ及び数の画素ブロックを 持つということも明記されるへきである。この場合、第２１図の列交換サブルー チンは種々の長さの列中で対応する番号のバイトを交換するために所要の番号の バイト交換マクロを実行するための種々の記入点て呼び出される。 第１９図のＤＲＡＷシンホル及ポル＝Ｉ　ＯＶ　Ｅシンボル用ザブルーチンの使 用については第２３図のフローチャートに示されるＧＡＭＥサブルーヂンで説明 されている。ブロックバッファ・２０がすでに背景を含んでいるとすれば、例え ば、ＭｆｊＲ者がゲームシンボルを動かす迷路を含んでいるとずれば、最初のス テップ２１０はゲームシンボルに対する最初のブロックの行列座標を得ることに なるはずである。ステップ２７１て最初のブロックの行列座標に対応するシンボ ル窓原点はブロック列座標ＹＡＤＤＲに１列当りのフロック数を掛りること及び ブロック行くＯｏｌ、ｖｎ　）座標ＸＡＤＤＲにその結果を加えることで算出さ れる。それからステップ２７２てゲームシンボルはブロックバッファに引き入れ られ、その結果、例えば背景の迷路内において所望の初期位置で表示される。 ステップ２７３て遊飲習かコン１ヘロールするジョイスティック２７３ａは水平 方向及び垂直方向の増分ＸＩＮＣ及びＹＩＮＣをそれぞれｊｑるためにアクセス される。なお、前記ジョイスティック２７３ａはゲームシンボルの特定された運 動を命しるものである。ステップ２７４てブロックの行列座標は水ヰ′方向及び 垂直方向の増分によって著駆動（ｔｒａｎｓｌａｔｅ　）され、ステップ２７５ て新たな座標に対応するシンボル窓原点が算出される。新たな座標までシンボル を移動するために、ステップ２７６てシンポル移動サブルーチンが呼ひ出される 。ステップ２７７てゲームサブルーチンは座標の″衝突゛′又は一致を検出する ために、シンボル窓とあらかしめ決められた少なくとも一対の座標とを比較する ことによって遊ｊヶ２６の入力に応答する。仮に例えば、ゲームシンボルか背景 迷路の壁の位置と同し座標を有していると、ゲームシンボルと壁との衝突か検出 され、ゲームリーフルーチンはステップ２７８で明色とをカラーマツプに交りに ロー１〜すること、あるいは曝光（ｅｘｐｌｏｓｉｏｎ　）を表示するために゛ すｖ弾を投下づる（　ｔｏｇｇ　ｌ　ｉ　ｎ！、ｌ）°′こと、そして爆発を児 ぜか（プる音を発生づることにＪ−って応答づる。他方では、迷路の終端を有す るゲームシンボルの衝突はゲーム４ノーブルーチンに対して目的達成を示すので ステップ２７８で例えばゲームサブルーチンの開始からの時間を予め決められた 最大スコアから差し引くことによりスコアか締出される。 もし、ステップ２７７て衝突か検出されなかった場合には、遅延ステップ２７９ が実行され、遊戯習の入力に対してサブルーチンの応答速麿を下げてゲームシン ボルの移動のためのスピードを適度に遅く定める。それから、ゲームサブルーチ ンはステップ２７４てシンボル移動の反復と衝突ステップに対して遊戯者からの 新たな位置命令を受け入れる用意をする。 Ｍ１図 第２図　第３図 第４図 第７図 第９図 第１２図 第１７図　第１８図 手続補正書（））式） ％式％ １、事件の表示 ＰＣＴ／ＵＳ　８３１０１８０９ ２、発明の名称 圧縮データ及び非圧縮データを使用したカラーヒテ事斗との（箕（系　特ルＴ出 ［ｔ、８人住所　アメリカ合〒１１　６０６５６　イリノイ州　、２カニ１　） −ス　カン′ハーラニト　４７０１名称　リアル　タ・イム　テジイン　イン」 −ポｂイら−・装置　（０５８２）６５−１８１０ ５、補正命令の日イ」 昭和５９年０９月０６日（発送日：昭和５９年０９月１１日） ６、補正の対象 委任状並びに同訳文及び明細書並びに請求の範囲の翻訳文。 ７、補正の内容 別紙の通り、委任状並びに同訳文及びタイプ印書ににより浄書した明細書並びに 請求の範囲の翻訳文を補正しまず。 ８、添合」占よ負の目録 （１）明キ１律及び請求の範囲の拌工Ｐ文　各１通（２）委任状及び同訳文　各 １ｉ１Ｔｉする手続抽正書に添付したものを援用しまず）各１通 （４）特許法第１８４条の５第１項の規定による書面１通 国際調査報告　ＰＣＴ／１７ｓ８３１０１８０９ＰＣＴ／ＵＳ８３１０１８０９

Claims (1)

1. 【特許請求の範囲】 １、互いに異なる多数個（ｍ個）の色を識別し、かつ各色を識別するデータのた めのアドレスを有するデータを記憶するカラーマップメモリーと、 複数個のブロックで形成するマトリックス内に分割されるカラー画像の各画素に 対する画素データヒツトを発生する手段を設け、各ブロックは複数個の画素によ るマトリックスからなり、さらに各画素の値は、対応する画素が配置されたブロ ックに対して選択された一対のｍ　ＩＩＤ′　の色のうちの１つを識別づ゛るこ とと、互いに異なる複数個のブロックに対して選択された互いに異なる複数対の ｍ個の色のカラーマツプメモリア１〜し・スを表わす互いに異なる複数対の２進 数を発生する手段と、 各画素のために選択された特定の邑を表わす記憶されたデータを、前記画素に対 し７てデータピッ１〜及びこの画素を有するブロックに対して選択された色のア ドレスを表わす複数個の２進数のうちの１つに応答して、カラーマツプメモリか ら読み出す手段と、 前記カラーマツプメモリから読み出される記憶されたデータに応答してカラービ デオ信号を発生じて、前記カラーマツプメモリから読み出されるデータによって 識別される選択された色を有する画素をカラービデオ信８によってコード化する だめの手段とから成る画像表示のカラービデオ信号を発生ずるための装置。 ２、前記各ブロックは少なくとも４×４個の画素によるマトリックスからなるこ とを特徴とする請求の範囲第１項記載の装置。 ３、ｍの値は少なくとも２５６であり、前Ｒ２２進数はそれぞれ、長さか少なく とも８ヒツ１へあることを特徴とする請求の範囲第１項記載の装置。 ４、前記記憶されたデータはｍ個の前もって選択されたカラーの各々を少なくと も２つの２進数にＪ：って識別し、前記２進数の１つは色の明度を見分け、少な くとも１つの他の数は色の色合いを見分けることを特徴とする請求の範囲第１項 記載の装置。 ５、前記ｍ個の色を表わす記憶されたデータは１１個の邑のどれかを有する画素 の表示のためにビデオ表示信号を発生させるのに必要なデータから成ることを特 徴とする請求の範囲第１項記載の装置。 ６、前記ｍ個の色を表わす前記記憶されたデータはｍ個の邑の各々に対して、所 望の発光レベルＹと２個の所望の明度レベルＲ−Ｙ、Ｂ−Ｙとを児分けるデータ を有することを特徴とする請求の範囲第１項記載の装置。 ７、前記のｍ個のカラーを表わす前記記憶されたデータはｍ個の色の各々に対し 、て所望のＹｌｌ、ＱＬ／／＼ルを識別するデータを有することを特徴とする請 求の範囲第１項記載の装置。 ８、種々のブロックのために選択されたース４の色のアドレスを見分（）るデー タを記憶づるブロックバッファメモリと、各ブロックにある種々の画素用データ ヒラ１へと、そこから生じる表示に対し′Ｃ発生するビデオ−表示信号において 前記画素の所望の出現順序で前記ブロックバッファメモリカ日らデータを読みと る装置とを有するこ２］　どを特徴とする請求の範囲第１項記載の装置。 ９、画（象のためにアニメビデオ表示信号を発生させる前記ブロックバッファメ モリに記憶されたデータを選択されたブロック、或いは選択された画素に変える 装置を有することを特徴とする請求の範囲第８項記載の装置。 １０、前記ブロックバッファメモリに記憶されたデータは、表示のために所望の ビデオ表示信号の少なくとも１個のフレームにお（プるブロックの全マトリック スに対するカラーマツプメモリアドレスと、画素データビットとから成ることを 特徴とする請求の範囲第８項記載の装置。 １１、カラーマツプメモリに記憶されたデータを変化させ、それによってカラー マツプメモリから読みとられるデータにより発生する表示のためのビデオ表示信 号を変化さぜる装置を右づることを特徴とする請求の範囲第８項記載の装置。 １２、各ブロックに対するカラーマツプメモリアドレスデータと画素データヒラ １−とは前記ブロックバッファメモリにおりる共通のアドレス位置に記憶され、 前記データにより表わされる画素か表示のためのビデオ表示信号の中で発生づべ き順序で前記ブしコックバッフｉ・メモリをアドレスする装置と、 対応ブロックに対する２個の選択されたカラーマツプアドレスを表わす２個の互 いに異なるデータバイトをフロックバッファメモリの各アドレス位置から読みと る装置と、 プロツクバラノアメモリのアドレス位置から連続する画素データヒラ１〜を読み とり、２個の選択されたカラーマツプアドレスを表わす２個のデータバイトのう ちの対応する一方をカラーマツプメモリへ伝達する装置を有し、各画素データビ ットの値は２個のデータバイトのどららが〕〕ラーマツブメモリへ伝達されるが を決定ブることを特徴とする請求の範囲第８項記載の装置。 １３、前記ｍ個の色の各々について前記カラーマツプメモリカ璽ろ読みとられた 色度データをカラースペース変形メモリに記憶されたゲイン値及びオフゼッ１− １直により変形させる装置を有し、前記ゲイン及びオフセット値はカラーマツプ メモリから読みとられた発光データの値に従って選択されることを特徴とする請 求の範囲第８項記載の装置。 １４、任なの１個のブロックに対するブ［］ツタバッファメモリに記憶されたエ ンコードデータは、 ｍ個の予め選択されたカラーのうち２個に対する７１〜レスを表わす一対の２進 数と、そのブロックにおりる各画素用：］−１〜ピッ］〜とを有し、そのコード ヒツトの値は２個の邑のうちの一方を表わし、その２個の色のアドレスは一対の ２進数によって表わされることを特徴とする請求の範囲第８項記載の装置。 １５、前記ブロックバッファメモリからデータを読み取る装置は更に、コードピ ッ１へによって表わされる各画素に対する２進数の１つを前記カラーマツプメモ リへ伝送し、２進数は対１．ｉ５づ−る画素か表示のためのビデオ表示信号にｆ ｆ、’＋−すべき同一順序て伝達されることを特徴とする請求の範囲第８項記載 の装置。 １６、表示のためのビデオ表示信号を発生さＵ−る前記装置は、表示のためのア ニメヒデΔ表示信号を発生させるために、その中のデータを選択されたブロック 、又は選択された画素となるように変化、させるフロックバッファメモリに操作 的に関連したマイクロプロセッサ−装置を有することを特徴とする請求の範囲第 １５項記載の装置。 １７、前記マイクロプロセッサー装置はその中のデータを変化させ、それによっ て前記ブロックバッファメモリから読みとられた選択された２進数により発生ず る表示のためのビデオ表示信号を変化させる前記カラーマップメモリに操作的に 接続することを特徴とする請求の範囲第１６項記載の装置。