JPS5917862A - ゲ−トタ−ンオフサイリスタの並列接続体 - Google Patents
ゲ−トタ−ンオフサイリスタの並列接続体Info
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- Power Engineering (AREA)
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- Thyristor Switches And Gates (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はゲートターンオアサイリスタ(GTO)の並列
接続体に係シ、特に並列者G ’I” 0のターンオン
動作及びターンオフ動作をほぼ一致させるのに好適なG
’I” 0の並列接続体に関する。
接続体に係シ、特に並列者G ’I” 0のターンオン
動作及びターンオフ動作をほぼ一致させるのに好適なG
’I” 0の並列接続体に関する。
GTOを並列接続した場合、各GTOは、通常、その特
性がいくらか相違しているので、等しい値のゲート電流
がそれぞれ同時に与えられても、同時には動作しない場
合がある。即ちターンオン時には、一部のG’TOが早
くターンオンし、残シは遅れてターンオンする。またタ
ーンオフ時には、一部のGTOが早くターンオフし、残
りは遅れてターンオフする。このようなことが生じた場
合、前者では早くターンオンするGTOに、また後者で
は遅くターンオフするGTOに、一時的に過電流が流れ
、それによってGTOが劣化し、時には破壊することも
ある。
性がいくらか相違しているので、等しい値のゲート電流
がそれぞれ同時に与えられても、同時には動作しない場
合がある。即ちターンオン時には、一部のG’TOが早
くターンオンし、残シは遅れてターンオンする。またタ
ーンオフ時には、一部のGTOが早くターンオフし、残
りは遅れてターンオフする。このようなことが生じた場
合、前者では早くターンオンするGTOに、また後者で
は遅くターンオフするGTOに、一時的に過電流が流れ
、それによってGTOが劣化し、時には破壊することも
ある。
本発明の目的は、並列接続したGTOの劣化や破壊の生
じないGTOの並列接続体を提供することにある。
じないGTOの並列接続体を提供することにある。
本発明の要点は、並列谷GTOのゲート端子同士および
カソード端子同士の少なくとも一方を導体で接続したと
ころにある。以下図面にそって詳述する。
カソード端子同士の少なくとも一方を導体で接続したと
ころにある。以下図面にそって詳述する。
第1図は、二つのG’f’0のゲート端子同士を導体で
接続した場合の説明図である。図において、GTOI、
2は、それぞれpnpn接合から成シ、px++pzx
層にはアノード端子Al、A2が、p12+ 922層
にはゲート端子01.G2が、n12゜n22層にはカ
ソード端子Kl、に2がそれぞバ接絖される。そしてA
I、A2及びKl、に2をそれぞれ接続することによっ
て、G’f’Oの並列接続体を構成する。さらに本図で
は、G1と02間を導体3で接続する。導体3の作用は
後述する。一方、ゲート回路4の端子5は導線6,7を
介してそれぞれゲート端子Gl、G2に接続され、その
端子8は4m9.10を介してそれぞれカソード端子K
l、に2に接続される。図のL61 L7 rLe 、
L+o は配線インダクタンスで;fvす、4体3の
インダクタンスは小さいので図示を省略した。
接続した場合の説明図である。図において、GTOI、
2は、それぞれpnpn接合から成シ、px++pzx
層にはアノード端子Al、A2が、p12+ 922層
にはゲート端子01.G2が、n12゜n22層にはカ
ソード端子Kl、に2がそれぞバ接絖される。そしてA
I、A2及びKl、に2をそれぞれ接続することによっ
て、G’f’Oの並列接続体を構成する。さらに本図で
は、G1と02間を導体3で接続する。導体3の作用は
後述する。一方、ゲート回路4の端子5は導線6,7を
介してそれぞれゲート端子Gl、G2に接続され、その
端子8は4m9.10を介してそれぞれカソード端子K
l、に2に接続される。図のL61 L7 rLe 、
L+o は配線インダクタンスで;fvす、4体3の
インダクタンスは小さいので図示を省略した。
このGTO並列接続体をターンオンするには、ゲート回
路4からオンゲート1i、流をr4−5−6−GI
I)+2−n12−Kl−9−8−4J&ヒ「4”
7 G2−p22 n22に2−10−8−4」の
経路で流す。これによりGi’01,2はともにターン
オンするのであるが、実際には両者の特性の相違から、
両GTOのターンオン動作に差が生ずる。仮にG ’I
” 01のターンオン動作がGTO2のそれよりも早く
進行したとすると、G T O1に流れるアノード電流
がG’I’02に流れるアノード電流よシも犬きく、I
)12層の電位が1)22層の電位よりも高くなる。こ
のことはGl−に1間のインピーダンスがG2−に2間
のそれよりも犬きくなったことを意味する。従って01
に入力されるオフゲート4流の一部が導体3を介してG
2にすばやく分流される。これによ、9G2に入力され
るオンゲート電流が急増し、GTO2のターンオン動作
が促進される。このようにして、その後の両G ’1’
0のターンオン動作は、急速に一致する方向に仕向け
られるのである。導体3がないとすれば、オンゲート電
流の授受は、配線インダクタンスL6.L7を有する導
線6,7を介して行なわれるので、導体3がある場合に
比べて緩慢となる。
路4からオンゲート1i、流をr4−5−6−GI
I)+2−n12−Kl−9−8−4J&ヒ「4”
7 G2−p22 n22に2−10−8−4」の
経路で流す。これによりGi’01,2はともにターン
オンするのであるが、実際には両者の特性の相違から、
両GTOのターンオン動作に差が生ずる。仮にG ’I
” 01のターンオン動作がGTO2のそれよりも早く
進行したとすると、G T O1に流れるアノード電流
がG’I’02に流れるアノード電流よシも犬きく、I
)12層の電位が1)22層の電位よりも高くなる。こ
のことはGl−に1間のインピーダンスがG2−に2間
のそれよりも犬きくなったことを意味する。従って01
に入力されるオフゲート4流の一部が導体3を介してG
2にすばやく分流される。これによ、9G2に入力され
るオンゲート電流が急増し、GTO2のターンオン動作
が促進される。このようにして、その後の両G ’1’
0のターンオン動作は、急速に一致する方向に仕向け
られるのである。導体3がないとすれば、オンゲート電
流の授受は、配線インダクタンスL6.L7を有する導
線6,7を介して行なわれるので、導体3がある場合に
比べて緩慢となる。
次にG’l’0並列接続体をターンオフするには、ゲー
ト回路4からオフゲー1− ’1流をj’−4−8−9
Kl n12 1)12 G1−6−5−4j 及
ヒ「4−8−10−に2−nl! 9zz G2
7−5−4」の経路で流す。これによりGTOI、2は
ともにターンオンするのであるが、実際には両者の特性
の相違から、両GTOのターンオフ動8作に差が生ずる
。仮にGTOIのターンオフ動作がGTO2のそれよシ
も早く進行したとすると、G1−K1間の逆耐圧はG2
−に2間のそれよりも大きくなっている。このことはG
1−K 1間のインピーダンスがG2−に2間のそれ
よりも大きいことを意味する。従ってI)12から01
に引き抜かれるオフゲート4流は急減し、I)2□から
G2に引さ抜かれるオフゲート電流は急増する。それら
が急変する理由は、オフゲート’elI流の授受が、導
体3を介してすばやく実行されるからである。これによ
って、その後の両G’l’Oのターンオフ動作は、急速
に一致する方向に仕向けられるのである。
ト回路4からオフゲー1− ’1流をj’−4−8−9
Kl n12 1)12 G1−6−5−4j 及
ヒ「4−8−10−に2−nl! 9zz G2
7−5−4」の経路で流す。これによりGTOI、2は
ともにターンオンするのであるが、実際には両者の特性
の相違から、両GTOのターンオフ動8作に差が生ずる
。仮にGTOIのターンオフ動作がGTO2のそれよシ
も早く進行したとすると、G1−K1間の逆耐圧はG2
−に2間のそれよりも大きくなっている。このことはG
1−K 1間のインピーダンスがG2−に2間のそれ
よりも大きいことを意味する。従ってI)12から01
に引き抜かれるオフゲート4流は急減し、I)2□から
G2に引さ抜かれるオフゲート電流は急増する。それら
が急変する理由は、オフゲート’elI流の授受が、導
体3を介してすばやく実行されるからである。これによ
って、その後の両G’l’Oのターンオフ動作は、急速
に一致する方向に仕向けられるのである。
導体3がないとすれば、オフゲート6流の変化は、導線
6.7の配線インダクタンスLa 、L7によって抑制
され、緩慢なものとならざるを得ない。
6.7の配線インダクタンスLa 、L7によって抑制
され、緩慢なものとならざるを得ない。
第2図は、二つのGTOのカンード端子同士を導体11
で接続した場合の説明図でおる。本図各部の符号は第1
図の同符号のものに対応する。本図では各カソード側の
配線インダクタンスLllL2、及び配線・接触抵抗I
(In、几2を考える。
で接続した場合の説明図でおる。本図各部の符号は第1
図の同符号のものに対応する。本図では各カソード側の
配線インダクタンスLllL2、及び配線・接触抵抗I
(In、几2を考える。
本図のGTO並列接続体をターンオンするには、第1図
の場合と同様の経路でオンゲート電流を流す。仮にGT
OIのターンオン動作がGTO2のそれよシも早く進行
したとすると、前述の理由からG1−K1間のインピー
ダンスが02−に2間のそれよシも太きくなる。従って
n12から引き抜かれるオフゲート4流は急減し、n2
2から引き抜かれるオンゲート電流は急増する。それら
が急変する理由は、オンゲート電流の授受が、導体11
を介してすばやく実行されるからであろうこれによって
、両GTOのターンオン動作は急速に一致する方向に仕
向けられる。導体11がないとすれば、オンゲート電流
の変化は、カソード側の配線インダクタンスLs 、
Lz及び配線・接触抵抗R1、Rzによって抑制され、
緩慢なものとなる。
の場合と同様の経路でオンゲート電流を流す。仮にGT
OIのターンオン動作がGTO2のそれよシも早く進行
したとすると、前述の理由からG1−K1間のインピー
ダンスが02−に2間のそれよシも太きくなる。従って
n12から引き抜かれるオフゲート4流は急減し、n2
2から引き抜かれるオンゲート電流は急増する。それら
が急変する理由は、オンゲート電流の授受が、導体11
を介してすばやく実行されるからであろうこれによって
、両GTOのターンオン動作は急速に一致する方向に仕
向けられる。導体11がないとすれば、オンゲート電流
の変化は、カソード側の配線インダクタンスLs 、
Lz及び配線・接触抵抗R1、Rzによって抑制され、
緩慢なものとなる。
次にG′PO並列接続体をターンオフするには、第1図
の場合と同様の経路でオンゲート電流を流す。
の場合と同様の経路でオンゲート電流を流す。
仮にG ’11’ 01のターンオフ動作がGTO2の
それよりも早く進行したとすると、前述の理由からG
1−K 1間のインピーダンスが02− K 2間のそ
れよりも大きくなる。従ってKlに入力されるオフゲー
ト−流の一部が導体11を介してに2にすばやく分流さ
れる。これによ、9に2に入力されるオフゲート市流が
急増し、GTO2のターンオフ動作が促進びれる。この
ようにして両GTOのター/オフ動ど「は、急速に一致
する方向に仕開けられるのである。導体11がないとす
れば、オフゲート4流の授受は、カノード側の配線イン
ダクタンスLl 、 L2及び配線・接触抵抗R+ 、
R2を介して行なわれるので、導体11がある場合に
比べ緩慢となる。
それよりも早く進行したとすると、前述の理由からG
1−K 1間のインピーダンスが02− K 2間のそ
れよりも大きくなる。従ってKlに入力されるオフゲー
ト−流の一部が導体11を介してに2にすばやく分流さ
れる。これによ、9に2に入力されるオフゲート市流が
急増し、GTO2のターンオフ動作が促進びれる。この
ようにして両GTOのター/オフ動ど「は、急速に一致
する方向に仕開けられるのである。導体11がないとす
れば、オフゲート4流の授受は、カノード側の配線イン
ダクタンスLl 、 L2及び配線・接触抵抗R+ 、
R2を介して行なわれるので、導体11がある場合に
比べ緩慢となる。
このように第1図、第2図の方法によれば、並列接続さ
れたGTOのターンオン及びターンオフ動作がほぼ一致
することとなり、GTOの劣化や破壊を防止することが
できる。もちろんゲート端子同士及びカソード端子同士
の双方に導体3゜11を接続してもよい、、なお、ここ
でゲート端子あるいはカソード端子というときけ、その
根元から先端までをいう。またゲート回路4の端子5又
は8は、ゲート端子又はカソード端子に接続しないで、
導体3又は11に直接、少なくとも一本の導線を介して
接続してもよい。
れたGTOのターンオン及びターンオフ動作がほぼ一致
することとなり、GTOの劣化や破壊を防止することが
できる。もちろんゲート端子同士及びカソード端子同士
の双方に導体3゜11を接続してもよい、、なお、ここ
でゲート端子あるいはカソード端子というときけ、その
根元から先端までをいう。またゲート回路4の端子5又
は8は、ゲート端子又はカソード端子に接続しないで、
導体3又は11に直接、少なくとも一本の導線を介して
接続してもよい。
第3図は、第1図のGTO並列接続体の実装側面図であ
る。本図各部の符号は第1図の同符号のものに対応する
。本図(A)は、スタッド形GTOを二つ並列接続した
もので、GTOI、2の各アノードは冷却フィン20に
埋め込まれている。またカソード端子Iぐ1.に2は被
覆線21によって共通接続されて図示しない外部端子に
接続される。ゲート端子Gl−(32間は導体3で接続
される。本図(B)は、平形U’l’Oを二つ並列接続
したもので、G’l’01 、2)よ、両側から冷却フ
ィン21,22、絶縁板23,24、押え板25゜26
を介してボルト27.28によって締め付けられている
。平形GTOでrよ、主回路用のカソード端子Kl、に
2とは別に、グー)K流を流すための補助カソード端子
Kll、に2!1が設けられている。また導体3は、ゲ
ート端子の先端G1−02間に接続してもよいが、図の
ようにその根元G1l−021間に接続した方が効果的
である。
る。本図各部の符号は第1図の同符号のものに対応する
。本図(A)は、スタッド形GTOを二つ並列接続した
もので、GTOI、2の各アノードは冷却フィン20に
埋め込まれている。またカソード端子Iぐ1.に2は被
覆線21によって共通接続されて図示しない外部端子に
接続される。ゲート端子Gl−(32間は導体3で接続
される。本図(B)は、平形U’l’Oを二つ並列接続
したもので、G’l’01 、2)よ、両側から冷却フ
ィン21,22、絶縁板23,24、押え板25゜26
を介してボルト27.28によって締め付けられている
。平形GTOでrよ、主回路用のカソード端子Kl、に
2とは別に、グー)K流を流すための補助カソード端子
Kll、に2!1が設けられている。また導体3は、ゲ
ート端子の先端G1−02間に接続してもよいが、図の
ようにその根元G1l−021間に接続した方が効果的
である。
第4図は、第2図のGTO並列接続体の実装側面図であ
る。本図各部の符号は第3図の同符号のものに対応する
。本図(A)は、第3図(A)と違って、導体11をG
1−02間に接続している。
る。本図各部の符号は第3図の同符号のものに対応する
。本図(A)は、第3図(A)と違って、導体11をG
1−02間に接続している。
本図(B)は、第3図(B)と違って、導体11を補助
カソード端子Kll、に21の根元に12−に22間に
接続している。もちろん導体をK11−に21間に埃枕
してもよい。
カソード端子Kll、に21の根元に12−に22間に
接続している。もちろん導体をK11−に21間に埃枕
してもよい。
第5図は、二つのGTOのゲート端子同士及びカソード
端子同士の双方に岑捧3,11を接続した場合の実装側
面図である。本図各部の符号は第3図、第4図の同符号
のものに対応する。第3図〜第5図(A、)、 (B)
では、それぞれスタッド形および平形のGTOの例を示
したが、本発明は他の形式のGTOでも同様に適用でき
る。
端子同士の双方に岑捧3,11を接続した場合の実装側
面図である。本図各部の符号は第3図、第4図の同符号
のものに対応する。第3図〜第5図(A、)、 (B)
では、それぞれスタッド形および平形のGTOの例を示
したが、本発明は他の形式のGTOでも同様に適用でき
る。
第6図は、三つのGTOのゲート端子同士及びカソード
端子同士の双方に導体3,11,32゜33を接続した
場合の実装斜視図である。本図各部の符号は第5図の同
符号のものに対応する。本図では、さらにGTO3が追
加され、そのアノード〕・1M子は冷却フィン20に埋
め込まれ、そのカソード端子に3はカソード板34によ
りKl、に2と共通接続される。またそのゲート端子G
3は、導線30を介してゲート回路4の端子5に接続さ
れる。そしてゲート端子Gl−()2間は導体3で接続
され、G2−03間は導体32で接続される。
端子同士の双方に導体3,11,32゜33を接続した
場合の実装斜視図である。本図各部の符号は第5図の同
符号のものに対応する。本図では、さらにGTO3が追
加され、そのアノード〕・1M子は冷却フィン20に埋
め込まれ、そのカソード端子に3はカソード板34によ
りKl、に2と共通接続される。またそのゲート端子G
3は、導線30を介してゲート回路4の端子5に接続さ
れる。そしてゲート端子Gl−()2間は導体3で接続
され、G2−03間は導体32で接続される。
各導体3,32の中間点A、Bとゲート回路4の端子5
とをそれぞれ導線で接続して図の導線6゜7.30を省
いてもよい。一方力ソード端子Kl。
とをそれぞれ導線で接続して図の導線6゜7.30を省
いてもよい。一方力ソード端子Kl。
R2の中間部KIO−に20間は導体11で接続され、
R2,に3の中間部に20−に30間は導体33で接続
される。中間部1(10,に20゜R30とゲート回路
4の端子8とはそれぞれ4線9.10.31で接続され
る。
R2,に3の中間部に20−に30間は導体33で接続
される。中間部1(10,に20゜R30とゲート回路
4の端子8とはそれぞれ4線9.10.31で接続され
る。
第7図及び第8図は、三つのGTOを三角形の頂点に配
置した場合のレリである。本図各部の符号は第6図の同
符号のものに対応するg本図ではゲート端子同士の接続
方法を説明するため、他の部分の図示を省いた。第7図
ではゲート端子Gl。
置した場合のレリである。本図各部の符号は第6図の同
符号のものに対応するg本図ではゲート端子同士の接続
方法を説明するため、他の部分の図示を省いた。第7図
ではゲート端子Gl。
G2.G3間をそれぞれ導体3,32.35により三角
形に接続しているが、星形に接続してもよい。第8図で
はゲート端子Gl、G2,03間を導体36で接続して
いる。導体36は導体板であって、その導体板上の一点
とゲート回路4の端子5とを一本の4線で接続すれば足
りる。第7図。
形に接続しているが、星形に接続してもよい。第8図で
はゲート端子Gl、G2,03間を導体36で接続して
いる。導体36は導体板であって、その導体板上の一点
とゲート回路4の端子5とを一本の4線で接続すれば足
りる。第7図。
第8図ではゲート端子間の接続方法を述べたが、カソー
ド端子間についても同様の接続方法を適用できる。
ド端子間についても同様の接続方法を適用できる。
第9図及び第10図は、本発明の効果を示す実験値であ
る。この実験では、電流容量200Aの二ツ+7)G’
l’(Jを第3図(A)のように並列接続し、この並列
接続体に尖頭値400Aの電流を流した。
る。この実験では、電流容量200Aの二ツ+7)G’
l’(Jを第3図(A)のように並列接続し、この並列
接続体に尖頭値400Aの電流を流した。
第9図の横軸は両GTOの単体でのターンオン遅れ時間
の差ΔT+(μS)を、その縦軸はターンオン時の厖流
不平衝率δl (%)を示す。δlは次式%式% ここでエムIIIム2は第9図に示すように各GTOの
ターンオン時に流れるアノード電流ビーク1直である。
の差ΔT+(μS)を、その縦軸はターンオン時の厖流
不平衝率δl (%)を示す。δlは次式%式% ここでエムIIIム2は第9図に示すように各GTOの
ターンオン時に流れるアノード電流ビーク1直である。
本発明では図の曲線aのように、ΔT1が0.15μs
のときδlはほとんど零、ΔT1が0.25μsを超え
てもδlは3%程度である。これに対Qてゲート端子間
を導体3で接続しない場合は曲線すのようになり、曲線
aに比べδlは非常に大きな値を示す。
のときδlはほとんど零、ΔT1が0.25μsを超え
てもδlは3%程度である。これに対Qてゲート端子間
を導体3で接続しない場合は曲線すのようになり、曲線
aに比べδlは非常に大きな値を示す。
次に第10図では、その横軸は両GTOの単体でのター
ンオフ時間の差Δ゛v2(μS)を、縦軸はターンオフ
時の電流不平衝率δ2 (%)を示す。
ンオフ時間の差Δ゛v2(μS)を、縦軸はターンオフ
時の電流不平衝率δ2 (%)を示す。
δ2は次式で表わされる。
ここで1Alpは第10図に示すようにGTOのターン
オフ時のピーク値、iム1は導通時のアノード4mであ
る。本発明では図の曲線Cのように、ΔT2が0.3μ
sのときδ3はほとんど零)ΔT2が0.6μsを超え
てもδ2は4%程度である。これに対してゲート端子間
を導体3で接続しない場合は曲線dのようになり、曲線
Cに比べδ2は非常に大きな値を示す。以上は第3図(
A)の構成における実験結果であるが、他の実施例にお
いても同様な結果が得られた。
オフ時のピーク値、iム1は導通時のアノード4mであ
る。本発明では図の曲線Cのように、ΔT2が0.3μ
sのときδ3はほとんど零)ΔT2が0.6μsを超え
てもδ2は4%程度である。これに対してゲート端子間
を導体3で接続しない場合は曲線dのようになり、曲線
Cに比べδ2は非常に大きな値を示す。以上は第3図(
A)の構成における実験結果であるが、他の実施例にお
いても同様な結果が得られた。
このように本発明によれば、並列GTOのターンオン時
及びターンオフ時における邂流不乎衝率が極めて小さく
、すなわち並列GTQのターンオン及びターンオフ動作
の差がほとんどなく、一部のUTOにの今週(流が流れ
るということがなくなる。従ってG ’I’ Uの劣化
や破壊の生じないGTOの並列接続体を得ることができ
る。
及びターンオフ時における邂流不乎衝率が極めて小さく
、すなわち並列GTQのターンオン及びターンオフ動作
の差がほとんどなく、一部のUTOにの今週(流が流れ
るということがなくなる。従ってG ’I’ Uの劣化
や破壊の生じないGTOの並列接続体を得ることができ
る。
第1図は二つのG T Oのゲート端子同士を導体で接
続したG’rOの並列接続図、第2図は二つのGTOの
カソード端子同士を導体で接続したG ’I” 0の並
列接続体、第3図(A)、 (B)は第1図の>+g列
列接鉢体実装側面図、第4図(A)、 (B)は第2図
の並列接続体の実装側面図、第5図(A)。 (B)は二つのG’l”Oのゲート端子同士及びカソー
ド端子同士をそれぞれ導体で接続したGTOの並列:接
続実装側面図、第6図、第7図及び第8図はそれぞれ三
つのGTOの並列接続体の斜視図、第9図はターンオン
時における本発明の効果説明図、第10図はターンオフ
時における本発明の効果説明図である。 3.11,32.33・・・導体、4・・・ゲート回路
、6.7,9,10,30.31・・・導線、20・・
・冷弔8図 19図 や70図 △J2(/ス・5′9
続したG’rOの並列接続図、第2図は二つのGTOの
カソード端子同士を導体で接続したG ’I” 0の並
列接続体、第3図(A)、 (B)は第1図の>+g列
列接鉢体実装側面図、第4図(A)、 (B)は第2図
の並列接続体の実装側面図、第5図(A)。 (B)は二つのG’l”Oのゲート端子同士及びカソー
ド端子同士をそれぞれ導体で接続したGTOの並列:接
続実装側面図、第6図、第7図及び第8図はそれぞれ三
つのGTOの並列接続体の斜視図、第9図はターンオン
時における本発明の効果説明図、第10図はターンオフ
時における本発明の効果説明図である。 3.11,32.33・・・導体、4・・・ゲート回路
、6.7,9,10,30.31・・・導線、20・・
・冷弔8図 19図 や70図 △J2(/ス・5′9
Claims (1)
- 1 、 複数mのゲートターンオフサイリスタを並列接
続したものにおいて、上記各ゲートターンオフサイリス
クのゲート端子同士およびカソード端子同士の少なくと
も一方を導体で接続したことを特徴とするゲートターン
オアサイリスタの並列接続体。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57110339A JPS5917862A (ja) | 1982-06-25 | 1982-06-25 | ゲ−トタ−ンオフサイリスタの並列接続体 |
FI832179A FI832179L (fi) | 1982-06-25 | 1983-06-15 | Parallellkopplade grindstyrda tyristorer |
DE19833322641 DE3322641A1 (de) | 1982-06-25 | 1983-06-23 | Parallel geschaltete gto-thyristoren |
US06/508,727 US4612561A (en) | 1982-06-25 | 1983-06-27 | Parallel-connected gate turn-off thyristors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57110339A JPS5917862A (ja) | 1982-06-25 | 1982-06-25 | ゲ−トタ−ンオフサイリスタの並列接続体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5917862A true JPS5917862A (ja) | 1984-01-30 |
JPH0548068B2 JPH0548068B2 (ja) | 1993-07-20 |
Family
ID=14533243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57110339A Granted JPS5917862A (ja) | 1982-06-25 | 1982-06-25 | ゲ−トタ−ンオフサイリスタの並列接続体 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4612561A (ja) |
JP (1) | JPS5917862A (ja) |
DE (1) | DE3322641A1 (ja) |
FI (1) | FI832179L (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009295763A (ja) * | 2008-06-05 | 2009-12-17 | Fujitsu Ltd | 半導体実装装置及び電子機器 |
JP2012039790A (ja) * | 2010-08-09 | 2012-02-23 | Fuji Electric Co Ltd | 電力変換装置 |
JP2013048507A (ja) * | 2011-08-29 | 2013-03-07 | Toshiba Corp | 電力変換装置 |
WO2015111215A1 (ja) * | 2014-01-27 | 2015-07-30 | 株式会社日立製作所 | スイッチング素子駆動装置 |
JP2015156799A (ja) * | 2015-04-23 | 2015-08-27 | 株式会社東芝 | 電力変換装置 |
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---|---|---|---|---|
DE3442484A1 (de) * | 1984-11-22 | 1986-05-22 | Robert Bosch Gmbh, 7000 Stuttgart | Thyristorschaltung |
DE3717253A1 (de) * | 1986-05-26 | 1987-12-03 | Hitachi Ltd | Direkte parallelschaltung von abschaltbaren halbleiterelementen |
DE3714174A1 (de) * | 1987-04-24 | 1988-11-10 | Licentia Gmbh | Symmetrierung der abzuschaltenden stroeme parallelgeschalteter, gategesteuerter halbleiter |
US5036377A (en) * | 1988-08-03 | 1991-07-30 | Texas Instruments Incorporated | Triac array |
EP0469172B1 (de) * | 1990-08-02 | 1995-01-25 | Asea Brown Boveri Ag | Viertelbrückenschaltung für grosse Ströme |
US5051603A (en) * | 1990-08-14 | 1991-09-24 | General Electric Company | Method and apparatus for matching turn-off times of parallel connected semiconductor switching devices |
EP0489945B1 (de) * | 1990-12-08 | 2003-01-29 | ABB Schweiz AG | Schaltanordnung für einen HF-GTO |
DE69509428T2 (de) * | 1994-03-24 | 1999-09-30 | Fuji Electric Co Ltd | Struktur einer Parallelschaltverbindung für flache Halbleiterschalter |
JP2001310720A (ja) * | 2000-04-28 | 2001-11-06 | Denso Corp | 負荷駆動回路 |
JP3610878B2 (ja) * | 2000-04-28 | 2005-01-19 | 株式会社デンソー | 負荷駆動回路 |
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GB1263175A (en) * | 1969-07-18 | 1972-02-09 | Westinghouse Brake & Signal | Semiconductor controlled rectifier circuit |
US3633046A (en) * | 1970-04-28 | 1972-01-04 | Gen Electric | Parallel thyristors switching matrices |
NL7101794A (ja) * | 1971-02-11 | 1972-08-15 | ||
CH630491A5 (de) * | 1978-06-15 | 1982-06-15 | Bbc Brown Boveri & Cie | Leistungsthyristor, verfahren zu seiner herstellung und verwendung derartiger thyristoren in stromrichterschaltungen. |
JPS55134538A (en) * | 1979-04-06 | 1980-10-20 | Hitachi Ltd | Parallel circuit of self-arc-extinguishing type switching element |
-
1982
- 1982-06-25 JP JP57110339A patent/JPS5917862A/ja active Granted
-
1983
- 1983-06-15 FI FI832179A patent/FI832179L/fi not_active Application Discontinuation
- 1983-06-23 DE DE19833322641 patent/DE3322641A1/de active Granted
- 1983-06-27 US US06/508,727 patent/US4612561A/en not_active Expired - Fee Related
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JPH0529167B2 (ja) * | 1986-05-26 | 1993-04-28 | Hitachi Ltd | |
JP2009295763A (ja) * | 2008-06-05 | 2009-12-17 | Fujitsu Ltd | 半導体実装装置及び電子機器 |
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JP2015156799A (ja) * | 2015-04-23 | 2015-08-27 | 株式会社東芝 | 電力変換装置 |
Also Published As
Publication number | Publication date |
---|---|
FI832179A0 (fi) | 1983-06-15 |
JPH0548068B2 (ja) | 1993-07-20 |
DE3322641C2 (ja) | 1988-07-28 |
DE3322641A1 (de) | 1984-01-05 |
US4612561A (en) | 1986-09-16 |
FI832179L (fi) | 1983-12-26 |
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