JPH0548068B2 - - Google Patents

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JPH0548068B2
JPH0548068B2 JP57110339A JP11033982A JPH0548068B2 JP H0548068 B2 JPH0548068 B2 JP H0548068B2 JP 57110339 A JP57110339 A JP 57110339A JP 11033982 A JP11033982 A JP 11033982A JP H0548068 B2 JPH0548068 B2 JP H0548068B2
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gate
conductor
cathode
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Arata Kimura
Hiroshi Fukui
Shinji Yamada
Shuji Musha
Masayoshi Sato
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Hitachi Ltd
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    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00Details of apparatus for conversion
    • H02M1/08Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12Modifications for increasing the maximum permissible switched current
    • H03K17/125Modifications for increasing the maximum permissible switched current in thyristor switches
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
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    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

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  • Thyristor Switches And Gates (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ゲートターンサイリスタ(GTO)
等の自己消弧形スイツチ素子の並列接続回路に係
り、特に並列自己消弧形スイツチ素子のターンオ
ン動作及びターンオフ動作をほぼ一致させるのに
好適な自己消弧形スイツチ素子の並列接続回路に
関する。
〔従来技術〕
従来、並列サイリスタの従属点弧回路として、
第11図に示すような回路があり、これらの回路
の欠点を補つた第12図に示すような回路が特公
昭44−6895号に提案されている。第12図の回路
は、簡単な回路構成によりターンオン動作の差を
2μs程度にできると記載されており、従来サイリ
スタの従属点弧回路としては好適であつた。
しかしながら、高速のスイツチ動作と、ゲート
信号によるオン、オフ動作が可能な自己消弧形ス
イツチ素子(例えばGTO)の場合は、このよう
に大きなスイツチ動作の遅れが許されなくなつて
くる。
すなわち、並列自己消弧形スイツチ素子のター
ンオン動作にこのような大きな差があると、当然
ターンオン時の分担電流が大きく異なつてくる。
この分担電流はやがて素子のオン電圧で決まる分
担電流に落ち着くので、動作周波数が遅い場合は
ターンオン動作の不均一の影響は比較的小さい。
しかし、動作周波数が速くなるにしたがつて、
オン電圧で決まる分担電流に落ち着く間にもター
ンオフ動作が入つてくることになり、ターンオン
動作の不均一の影響が、並列素子両者のターンオ
フ電流の違いのほか、温度上昇の違いになつてく
る。
そして、自己消弧形スイツチ素子のターンオフ
特性には、ターンオフ電流や温度が影響するの
で、ターンオフ動作の不均一の原因となる。この
ため、従来のサイリスタ以上にターンオン動作を
揃えて置かなければ、ターンオフ動作を揃えるこ
とが難しく、遅れてターンオフする自己消弧形ス
イツチ素子に電流が集中して、素子劣化、或は素
子破壊にまで至らしめる。
〔発明の目的〕
本発明の目的は、並列接続した自己消弧形スイ
ツチ素子の劣化や破壊の生じない、自己消弧形ス
イツチ素子の並列接続回路を提供することにあ
る。
〔発明の要点〕
本発明の特徴は、複数個の自己消弧形スイツチ
素子の各アノード端子、及び各カソード端子同士
を主導体により並列に接続し、それぞれの主導体
の中間に外部への引出線を接続し、前記スイツチ
素子をオンオフさせる駆動回路からのゲート信号
線とカソード信号線を前記それぞれのスイツチ素
子のゲート端子、及びカソード端子にそれぞれ接
続してなる自己消弧形スイツチ素子の並列接続回
路において、前記カソード端子と前記カソード信
号線との各接続点間または前記ゲート端子と前記
ゲート信号線との各接続点間の少なくともどちら
か一方を第二の導体で接続し、複数個の自己消弧
形スイツチ素子における該接続点の電位が等しく
なるようにしたことにある。
〔発明の実施例〕
以下、本発明をGTOの自己消弧形スイツチ素
子を例にして、図面を用いて詳述する。
第1図は本発明の一実施例を示す原理説明図で
ある。同図においてGTO1,2は、それぞれ
pnpn接合から成り、p11,p12層にはアノード端子
A1,A2が、p12,p22層にはゲート端子G1,
G2が、n12,n22層にはカソード端子K1,K2
がそれぞれ接続される。そしてA1,A2及びK
1,K2をそれぞれ主導体20,21で接続しそ
れぞれの主導体の中間に外部への引出線20d,
21dを接続する。また、GTOをオンオフさせ
る駆動回路4の端子5はゲート信号線6,7を介
してそれぞれゲート端子G1,G2に接続され
る。また、駆動回路4の一方の端子8もカソード
信号線9,10を介してそれぞれカソード端子K
1,K2に接続される。このようなGTOの並列
接続回路において、本発では二つのGTOのゲー
ト端子同士G1,G2を良導体である第二の導体
3で接続した構成に特徴を有す。
次に、発明の原理について説明する。
同図のL6,L7,L9,L10はゲート信号線、カソ
ード信号線の配線インダクタンスであり、第二の
導体3のインダクタンスは小さいので図示を省略
している。
先ず、GTO1,2をターンオンするには、駆
動回路4からオンゲート電流を「4−5−6−G
1−p12−n12−K1−9−8−4」、及び「4−
5−7−G2−p22−n22−K2−10−8−4」
経路で流す。これによりGTO1,2はターンオ
ンするのであるが、実際には両者の特性の相違か
ら、両GTOのターンオン動作に差が生ずる。仮
にGTO1のターンオン動作がGTO2のそれより
も早く進行したとすると、GTO1に流れるアノ
ード電流がGTO2に流れるアノード電流よりも
大きくなるので、p12−n12層間の電位がp22−n22
層間の電位よりも高くなる。このことはG1−K
1間の等価的なインピーダンスがG2−K2間の
それよりも大きくなつたと同様の意味をなす。こ
のため、駆動回路4からGTO1に流れるゲート
電流が減少し、GTO1のターンオンが遅められ
る。一方、GTO2に流れるゲート電流は増大し、
GTO2のターンオンは速められる。
以上のようにして、GTOのような制御電極付
スイツチ素子を並列接続した場合、素子間でゲー
ト電流のやり取りが行われ、両者のターンオン動
作の差を小さくしようとする作用がある。
しかしながら、素子を並列に実装した場合、例
えば第1図に示すようにゲート、カソード信号線
にL6、L7、L9、L10らの配線インダクタンスが生
じる。このため、もしも第二の導体3がなけれ
ば、ゲート電流のやり取りがそれらの配線インダ
クタンスを介して行われる。すなわち、一旦ゲー
ト配線インダクタンス(例えばL6)に蓄積され
たエネルギを、他方のインダクタンス(例えば
L7)に移して行われるので、その動作が緩慢な
ものとなる。
この点、本願発明の第二の導体3を設けると、
ゲート電流のやり取りが第二の導体3を介して行
われる。すなわち、駆動回路4からの配線インダ
クタンス間でエネルギ交換を行わないので、ゲー
ト電流のやり取りがすばやく行われる。その結
果、両者のGTOのターンオン動作が急速に一致
する方向に仕向けられるのである。
次に同図におけるターンオフ動作の説明をする
前に、上記のターンオン動作において、従来例と
の作用、効果を比較し、本願発明を明確にする。
従来例である第11図a及び第12図には、並列
サイリスタの各ゲート端子間をインダクタンスを
介さないで接続した例と、インダクタンスを介し
て接続した例が示されている。これらと本願発明
の違いについて説明する。
第12図と本願発明との違いは、第12図は適
当なインダクタンスや抵抗をゲート端子間に挿入
することが特徴になつているのに対して、本願発
明は、ゲート電流のやり取りをすばやく行うため
に、各ゲート端子間を等電位にすべくできるだけ
小さなインダクタンスで接続することが特徴であ
る。この小さなインダクタンスで接続すること
は、ゲート電流のやり取りをすばやく行うほか
に、次のような効果の狙いがある。
それは、ゲート信号線6,7のインダクタンス
L6とL7に不均一が生じた場合の補正である。こ
の場合には、駆動回路4からこれらの配線に流れ
るゲート電流に差が生じ、ゲート信号線の不均一
が両者のターンオン動作に影響を与えるようにな
る。各ゲート端子間を低インダクタンスの第2の
導体で接続しておくと差電流がそれを介して流れ
るので、ゲート信号線の不均一の影響を補正して
くれる。
例えば、駆動回路からの電流30Aが時間1μs
で立ち上がる(30A/μs)とし、上記差電流が
1A/μsで立上るとすると、各ゲート端子間を接
続する導体のインダクタンスが50nHであれば、
そこでの発生電位は50mV(50nH×1A/μs)し
か発生しない。この値はp12−n12層間の発生電位
約0.7〜2Vに対して充分小さく、差電流の補正に
寄与することが分かる。
一方、各ゲート端子間の配線に故意にインダク
タンスや抵抗を挿入した場合、例えば1Ωの抵抗
を入れたとしても、そこでの電圧降下が1V(1Ω
×1A)になるので、そこまで差電流は流れ得ず、
差電流の補正効果が小さくなることが分かる。
次に、第11図aと本願発明との違いについて
説明する。
第11図aに記載されている各ゲート端子間の
配線を本願発明の導体3と同じであるとし、その
インダクタンスを上述したと同じ50nHとする。
そこに流れるべき電流は、駆動回路から流れる電
流の1/2であるから、15A/μsの立上りで15Aで
ある。このような電流が流れたとすると、各ゲー
ト端子間の配線インダクタンス50nHに発生する
電位は0.75V(50nH×15A/μs)になる。この値
はp12−n12層間の発生電位約0.7〜2Vに対して無
視できない値であり、両者のGTOのゲート電流
が不均一になることを意味する。即ち、本願発明
の導体3と作用及び効果が異なるとが分かる。
次に、本願発明の第1図に戻り、ターンオフ時
における動作説明する。GTO1,2をターンオ
フするには、駆動回路4からオフゲート電流を
「4−8−9−K1−n12−P12−G1−6−5−
4」、及び「4−8−10−K2−n22−p22−G
2−7−5−4」の経路で流す。これにより
GTO1,2はターンオフするのであるが、実際
には両者の特性の相違から、両GTOのターンオ
フ動作に差が生ずる。仮にGTO1のターンオフ
動作がGTO2のそれよりも早く進行したとする
と、G1−K1間に発生する電位はG2−K2間
のそれよりも大きくなる。このことはG1−K1
間の等価インピーダンスがG2−K2間のそれよ
りも大きいことを意味し、n12−p12からG1に流
れるオフゲート電流が急減し、p22からG2に流
れるオフゲート電流が急増する。それらが急変す
る理由は、ターンオン動作の場合と同様にオフゲ
ート電流の授受が第二の導体3を介してすばやく
実行されるからである。これによつて、その後の
両GTOのターンオフ動作は、急速に一致する方
向に仕向けられるのである。ここで、第二の導体
3が無いとすればオフゲート電流の変化は、信号
線6,7の配線インダクタンスL6、L7によつて
抑制され、緩慢なものと成らざるを得ない。
このように、本実施例によれば、並列接続され
るGTOの特性にバラツキがあつても、ターンオ
ン、ターンオフ時に流れる電流の平衡化ができ
る。
第2図は本発明の他の実施例を示す原理説明図
である。第1図と異なることろは、第1図では第
二の導体をGTO1,2のゲート端子間G1,G
2に接続したが、同図は第二の導体11をカソー
ド端子間K1,K2に接続にしていることであ
る。
発明の原理の説明上、各カソード端子から引出
線21dまでの主導体21のインダクタンスと抵
抗をL1、L2、R1、R2とする。
いまここで、第1図の場合と同様の経路でオン
ゲート電流を流してGTO1,2をターンオンさ
せる場合を考える。そして仮りにGTO1のター
ンオン動作がGTO2のそれよりも早く進行した
とすると、前述の理由からG1−K1間の等価的
なインピーダンスがG2−K2間のそれよりも大
きくなる。このため、G1からp12−n12に流れる
オンゲート電流が急減し、G1からp22−n22に流
れるオンゲート電流が急増する。これらが急変す
る理由は、オンゲート電流の授受が導体11を介
してすばやく実行されるからである。これによつ
て、両者のGTOのターンオン動作が急速に一致
するように仕向けられる。ここで、導体11がな
いとすれば、オンゲート電流の変化は、図1で説
明したと同様に、駆動回路4からの配線インダク
タンスL6、L7、L9、L10に抑制されるほか、カソ
ード側の配線インダクタンスL1、L2、配線及び
接触の抵抗R1、R2にも抑制されたものとなる。
その一例について述べる。
動作を判り易くするため、第2図においてカソ
ード側のL1とL2、及びR1とR2のいずれかに、若
干の差が生じた場合の動作を説明する。
カソード側のL1とL2、及びR1とR2のいずれか
に差があると、たとえ両者のGTOのターンオン
動作が同時に行われたとしても、アノード電流が
流れ始めるとL1、R1とL2、R2に発生する電位が
異なつてくる。すなわち、カソード端子K1とK
2の電位が異なつてくる。そして、K1とK2は
カソード信号線9と10を介して接続されている
ので、そこにアノード電流の一部が流れる。その
結果、駆動回路4から見ると、L9とL10の一方に
正極、他方に負極の電位が発生する。このため、
両者のGTOが同時にターンオン動作をしたとし
ても、一方のゲート電流を減少し、他方のゲート
電流を増大して、ターンオン動作を不均一に仕向
けてしまう。これに対して、導体11を設ける
と、このような場合のアノード電流は主に導体1
1を介して流れる。その結果、駆動回路カソード
信号線に発生する電位差が大幅に低減するので、
並列実装配線の影響でターンオン動作が不均一に
仕向けられるよな動作を阻止することができる。
以上のように、カソード側に設けた導体11の
役割は、ゲート電流のやり取りと、カソード側の
並列配線の均等化である。
次に並列GTOをターンオフするには、第1図
の場合と同様の経路でオフゲート電流を流す。仮
にGTO1のターンオフ動作がGTO2のそれより
も速く進行したとすると、前述の理由からG1−
K1間の等価的なインピーダンスがG2−K2間
のそれよりも大きくなる。このためK1を介して
流れていたオフゲート電流の一部が導体11を介
してK2側にすばやく分流される。これによりK
2から入力されるオフゲート電流が急増するの
で、GTO2のターンオフ動作が促進される。こ
のようにして両GTOのターンオフ動作は、急速
に一致する方向に仕向けられるのである。ここ
で、導体11が無いとすればオフゲート電流の授
受は、カソード側の配線インダクタンスL1、L2
及び抵抗R1、R2を介して行われる。そしてL1
L2と抵抗R1、R2のいずれかが異なつていると、
上述したターンオン動作の場合と同じような不具
合が生じることになる。
このように第1図、第2図の構成によれば、並
列接続されたGTOのターンオン及びターンオフ
動作がほぼ一致することとなり、GTOの劣化や
破壊を防止することができる。もちろんゲート端
子同士及びカソード端子同士の双方に導体3,1
1を接続してもよいことはもちろんである。
第3図は、本発明である第1図のGTO並列接
続回路の実装側面図である。本図各部の符号は第
1図の符号のものに対応する。本図Aは、スタツ
ド形GTOを二つ並列接続したもので、GTO1,
2の各アノードは冷却フイン20に埋め込まれて
いいる。またカソード端子K1,K2は被覆導線
21hによつて共通接続されて図示しない外部端
子に接続される。またゲート端子G1−G2間は
第二の導体3で接続されている。
本図Bは、平形GTOを二つ並列接続したもの
で、GTO1,2は、両側から導体からなる冷却
フイン21,22、絶縁板23,24、押え板2
5,26を介してボルト27,28によつて締め
付けられている。これによりGTO1,2のカソ
ード端子K1,K2は冷却フイン21により、ア
ノード端子A1,A2は冷却フイン22により電
気的に接続される。なお、平形GTOでは、主回
路用のカソード端子K1,K2とは別に、ゲート
電流を流すための補助カソード端子K11,K2
1が設けられている。また導体3はゲート端子の
先端G1−G2間に接続してもよいが、図のよう
にその根元G11−G21間に接続した方が効果
的である。
第4図は、本発明第2図のGTO並列接続回路
の実装側面図である。本図各部の符号は第3図の
同符号のものに対応する。本図Aは、第3図Aと
違つて、導体11をK1−K2間に接続してい
る。本図Bは、第3図Bと違つて、導体11を補
助カソード端子K11,K21の根元K12−K
22間に接続している。
第5図は、本発明の第1図と第2図を併合した
GTO並列接続回路の実装側面図である。本図各
部の符号は第3図、第4図の同符号のものに対応
する。本図に示されるように二つのGTOのゲー
ト端子同士及びカソード端子同士の双方に導体
3,11を接続することで本発明の効果をより一
層高めるこができる。
第6図は、本発明の他の実施例で三つのGTO
並列接続回路の実装斜視図である。本図各部の符
号は第5図の同符号のものに対応する。本実施例
ではさらにGTO3が上記並列回路に追加され、
そのアノード端子は冷却フイン20に埋め込ま
れ、そのカソード端子K3はカソード板34によ
りK1,K2と共通接続される。またそのゲート
端子G3は、ゲート信号線30を介して駆動回路
4の端子5に接続される。一方カソード端子K
1,K2の中間部K10−K20間は導体11で
接続され、K2,K3の中間部K20−K30間
は導体33で接続される。そして、中間部K1
0,K20,K30と駆動回路4の端子8とはカ
ソード信号線9,10,31で接続される。
なお、導体3,32の中間点A、Bと駆動回路
4の端子5とをそれぞれゲート信号線で接続して
も等価的には上記と同様な効果が得られる。さら
にこの方法では信号線が少なくて済むという効果
がある。
第7図及び第8図は、三つのGTOを三角形の
頂点に配置した場合の実施例である。本図各部の
符号は第6図の同符号のものに対応する。本図で
はゲート端子同士の接続方法を説明するため、他
の部分の図示は省いた。第7図ではゲート端子G
1,G2,G3間をそれぞれ導体3,32,35
により三角形に接続しているが、星形に接続して
も良い。第8図ではゲート端子G1,G2,G3
間を導体36で接続している。ここで導体36は
導体板であつて、その導体板上の一点と駆動回路
4の端子5とを一本のゲート信号線で接続すれば
足りる。第7図、第8図ではゲート端子間の接続
方法を述べたが、カソード端子間についても同様
の接続方法を適用できる。
第9図及び第10図は、本発明の効果を示す実
験値である。この実験では、電流容量200Aの二
つのGTOを第3図Aのように並列接続し、この
並列接続回路に尖頭値400Aの電流を流した。第
9図の横軸は両GTOの単体でのターンオン遅れ
時間の差ΔT1(μs)を、その縦軸はターンオン時
の電流不平衡率δ1(%)を示す。δ1は次式で表わ
される。
δ1=|IA1−IA2|/IA1+IA2×100(%) ここで、IA1,IA2は第9図に示すように各GTO
ターンオン時に流れるアノード電流ピーク値であ
る。
本発明では同図の曲線aのように、ΔT1
0.05μsのときδ1はほとんど零、ΔT1が0.25μsを超
えてもδ1は3%程度である。これに対して、ゲー
ト端子間を導体3で接続しない場合は曲線bのよ
うになり、曲線aに比べδ1は非常に大きな値を示
す。
次に第10図では、その横軸は両GTOの単体
でのターンオフ時間の差ΔT2(μs)を、その縦軸
はターンオフ時の電流不平衡率δ2(%)を示す。
δ2は次式で表わされる。
δ2=iA1P−iA1/iA1×100(%) ここで、iA1Pは第10図に示すようにGTOのタ
ーンオフ時のピーク値、iA1は導通時のアノード
電流である。本発明では同図の曲線cのように、
ΔT2が0.3μsのときδ2はほとんど零、ΔT2が0.6μs
を超えてもδ2は4%程度である。これに対して、
ゲート端子間を導体3で接続しない場合は曲線d
のようになり、曲線cに比べδ2は非常に大きな値
を示す。以上は第3図Aの構成における実験結果
であるが、他の実施例においても同様な効果が得
られている。
〔発明の効果〕
このように、本実施例によれば、並列GTOの
ターンオン時及びターンオフ時における電流不平
衡率が極めて小さく、すなわち並列GTOのター
ンオン及びターンオフ動作の差がほとんどなく、
一部のGTOにのみ過電流が流れるということが
なくなる。従つてGTOの劣化や破壊の生じない
GTO等の自己消弧形スイツチ素子の並列回路を
得ることができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す原理説明図、
第2図は本発明の他の実施例を示す原理説明図、
第3図は第1図のGTO並列接続回路の実装側面
図、第4図は第2図のGTO並列接続回路の実装
側面図、第5図は第1図と第2図を併合した
GTO並列接続回路の実装側面図、第6図、第7
図及び第8図は本発明の他の実施例で三つの
GTO並列接続回路の実装斜視図、第9図はター
ンオン時における本発明の効果説明図、第10図
はターンオフ時における本発明の効果説明図、第
11図及び第12は従来のスイツチ素子における
並列回路図である。 3,11,32,33……第二の導体、20,
21……主導体、20d,21d……引出線、
6,7……ゲート信号線、9,10……カソード
信号線、4……駆動回路。

Claims (1)

  1. 【特許請求の範囲】 1 複数個の自己消弧形スイツチ素子の各アノー
    ド端子、及び各カソード端子同士を主導体により
    並列に接続し、それぞれの主導体の中間に外部へ
    の引出線を接続し、前記スイツチ素子をオンオフ
    させる駆動回路からのゲート信号線とカソード信
    号線を前記それぞれのスイツチ素子のゲート端
    子、及びカソード端子にそれぞれ接続してなる自
    己消弧形スイツチ素子の並列接続回路において、 前記カソード端子と前記カソード信号線との各
    接続点間または前記ゲート端子と前記ゲート信号
    線との各接続点間の少なくともどちらか一方を第
    二の導体で接続し、複数個の自己消弧形スイツチ
    素子における該接続点の電位が等しくなるように
    したことを特徴とする自己消弧形スイツチ素子の
    並列接続回路。
JP57110339A 1982-06-25 1982-06-25 ゲ−トタ−ンオフサイリスタの並列接続体 Granted JPS5917862A (ja)

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