JPH0548068B2 - - Google Patents
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- JPH0548068B2 JPH0548068B2 JP57110339A JP11033982A JPH0548068B2 JP H0548068 B2 JPH0548068 B2 JP H0548068B2 JP 57110339 A JP57110339 A JP 57110339A JP 11033982 A JP11033982 A JP 11033982A JP H0548068 B2 JPH0548068 B2 JP H0548068B2
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
- H03K17/125—Modifications for increasing the maximum permissible switched current in thyristor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/491—Disposition
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- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Power Conversion In General (AREA)
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- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ゲートターンサイリスタ（GTO）
等の自己消弧形スイツチ素子の並列接続回路に係
り、特に並列自己消弧形スイツチ素子のターンオ
ン動作及びターンオフ動作をほぼ一致させるのに
好適な自己消弧形スイツチ素子の並列接続回路に
関する。
等の自己消弧形スイツチ素子の並列接続回路に係
り、特に並列自己消弧形スイツチ素子のターンオ
ン動作及びターンオフ動作をほぼ一致させるのに
好適な自己消弧形スイツチ素子の並列接続回路に
関する。
従来、並列サイリスタの従属点弧回路として、
第１１図に示すような回路があり、これらの回路
の欠点を補つた第１２図に示すような回路が特公
昭44−6895号に提案されている。第１２図の回路
は、簡単な回路構成によりターンオン動作の差を
2μs程度にできると記載されており、従来サイリ
スタの従属点弧回路としては好適であつた。
第１１図に示すような回路があり、これらの回路
の欠点を補つた第１２図に示すような回路が特公
昭44−6895号に提案されている。第１２図の回路
は、簡単な回路構成によりターンオン動作の差を
2μs程度にできると記載されており、従来サイリ
スタの従属点弧回路としては好適であつた。
しかしながら、高速のスイツチ動作と、ゲート
信号によるオン、オフ動作が可能な自己消弧形ス
イツチ素子（例えばGTO）の場合は、このよう
に大きなスイツチ動作の遅れが許されなくなつて
くる。
信号によるオン、オフ動作が可能な自己消弧形ス
イツチ素子（例えばGTO）の場合は、このよう
に大きなスイツチ動作の遅れが許されなくなつて
くる。
すなわち、並列自己消弧形スイツチ素子のター
ンオン動作にこのような大きな差があると、当然
ターンオン時の分担電流が大きく異なつてくる。
この分担電流はやがて素子のオン電圧で決まる分
担電流に落ち着くので、動作周波数が遅い場合は
ターンオン動作の不均一の影響は比較的小さい。
ンオン動作にこのような大きな差があると、当然
ターンオン時の分担電流が大きく異なつてくる。
この分担電流はやがて素子のオン電圧で決まる分
担電流に落ち着くので、動作周波数が遅い場合は
ターンオン動作の不均一の影響は比較的小さい。
しかし、動作周波数が速くなるにしたがつて、
オン電圧で決まる分担電流に落ち着く間にもター
ンオフ動作が入つてくることになり、ターンオン
動作の不均一の影響が、並列素子両者のターンオ
フ電流の違いのほか、温度上昇の違いになつてく
る。
オン電圧で決まる分担電流に落ち着く間にもター
ンオフ動作が入つてくることになり、ターンオン
動作の不均一の影響が、並列素子両者のターンオ
フ電流の違いのほか、温度上昇の違いになつてく
る。
そして、自己消弧形スイツチ素子のターンオフ
特性には、ターンオフ電流や温度が影響するの
で、ターンオフ動作の不均一の原因となる。この
ため、従来のサイリスタ以上にターンオン動作を
揃えて置かなければ、ターンオフ動作を揃えるこ
とが難しく、遅れてターンオフする自己消弧形ス
イツチ素子に電流が集中して、素子劣化、或は素
子破壊にまで至らしめる。
特性には、ターンオフ電流や温度が影響するの
で、ターンオフ動作の不均一の原因となる。この
ため、従来のサイリスタ以上にターンオン動作を
揃えて置かなければ、ターンオフ動作を揃えるこ
とが難しく、遅れてターンオフする自己消弧形ス
イツチ素子に電流が集中して、素子劣化、或は素
子破壊にまで至らしめる。
本発明の目的は、並列接続した自己消弧形スイ
ツチ素子の劣化や破壊の生じない、自己消弧形ス
イツチ素子の並列接続回路を提供することにあ
る。
ツチ素子の劣化や破壊の生じない、自己消弧形ス
イツチ素子の並列接続回路を提供することにあ
る。
本発明の特徴は、複数個の自己消弧形スイツチ
素子の各アノード端子、及び各カソード端子同士
を主導体により並列に接続し、それぞれの主導体
の中間に外部への引出線を接続し、前記スイツチ
素子をオンオフさせる駆動回路からのゲート信号
線とカソード信号線を前記それぞれのスイツチ素
子のゲート端子、及びカソード端子にそれぞれ接
続してなる自己消弧形スイツチ素子の並列接続回
路において、前記カソード端子と前記カソード信
号線との各接続点間または前記ゲート端子と前記
ゲート信号線との各接続点間の少なくともどちら
か一方を第二の導体で接続し、複数個の自己消弧
形スイツチ素子における該接続点の電位が等しく
なるようにしたことにある。
素子の各アノード端子、及び各カソード端子同士
を主導体により並列に接続し、それぞれの主導体
の中間に外部への引出線を接続し、前記スイツチ
素子をオンオフさせる駆動回路からのゲート信号
線とカソード信号線を前記それぞれのスイツチ素
子のゲート端子、及びカソード端子にそれぞれ接
続してなる自己消弧形スイツチ素子の並列接続回
路において、前記カソード端子と前記カソード信
号線との各接続点間または前記ゲート端子と前記
ゲート信号線との各接続点間の少なくともどちら
か一方を第二の導体で接続し、複数個の自己消弧
形スイツチ素子における該接続点の電位が等しく
なるようにしたことにある。
以下、本発明をGTOの自己消弧形スイツチ素
子を例にして、図面を用いて詳述する。
子を例にして、図面を用いて詳述する。
第１図は本発明の一実施例を示す原理説明図で
ある。同図においてGTO１，２は、それぞれ
pnpn接合から成り、p11，p12層にはアノード端子
Ａ１，Ａ２が、p12，p22層にはゲート端子Ｇ１，
Ｇ２が、n12，n22層にはカソード端子Ｋ１，Ｋ２
がそれぞれ接続される。そしてＡ１，Ａ２及びＫ
１，Ｋ２をそれぞれ主導体２０，２１で接続しそ
れぞれの主導体の中間に外部への引出線２０ｄ，
２１ｄを接続する。また、GTOをオンオフさせ
る駆動回路４の端子５はゲート信号線６，７を介
してそれぞれゲート端子Ｇ１，Ｇ２に接続され
る。また、駆動回路４の一方の端子８もカソード
信号線９，１０を介してそれぞれカソード端子Ｋ
１，Ｋ２に接続される。このようなGTOの並列
接続回路において、本発では二つのGTOのゲー
ト端子同士Ｇ１，Ｇ２を良導体である第二の導体
３で接続した構成に特徴を有す。
ある。同図においてGTO１，２は、それぞれ
pnpn接合から成り、p11，p12層にはアノード端子
Ａ１，Ａ２が、p12，p22層にはゲート端子Ｇ１，
Ｇ２が、n12，n22層にはカソード端子Ｋ１，Ｋ２
がそれぞれ接続される。そしてＡ１，Ａ２及びＫ
１，Ｋ２をそれぞれ主導体２０，２１で接続しそ
れぞれの主導体の中間に外部への引出線２０ｄ，
２１ｄを接続する。また、GTOをオンオフさせ
る駆動回路４の端子５はゲート信号線６，７を介
してそれぞれゲート端子Ｇ１，Ｇ２に接続され
る。また、駆動回路４の一方の端子８もカソード
信号線９，１０を介してそれぞれカソード端子Ｋ
１，Ｋ２に接続される。このようなGTOの並列
接続回路において、本発では二つのGTOのゲー
ト端子同士Ｇ１，Ｇ２を良導体である第二の導体
３で接続した構成に特徴を有す。
次に、発明の原理について説明する。
同図のL6，L7，L9，L10はゲート信号線、カソ
ード信号線の配線インダクタンスであり、第二の
導体３のインダクタンスは小さいので図示を省略
している。
ード信号線の配線インダクタンスであり、第二の
導体３のインダクタンスは小さいので図示を省略
している。
先ず、GTO１，２をターンオンするには、駆
動回路４からオンゲート電流を「４−５−６−Ｇ
１−p12−n12−Ｋ１−９−８−４」、及び「４−
５−７−Ｇ２−p22−n22−Ｋ２−１０−８−４」
経路で流す。これによりGTO１，２はターンオ
ンするのであるが、実際には両者の特性の相違か
ら、両GTOのターンオン動作に差が生ずる。仮
にGTO１のターンオン動作がGTO２のそれより
も早く進行したとすると、GTO１に流れるアノ
ード電流がGTO２に流れるアノード電流よりも
大きくなるので、p12−n12層間の電位がp22−n22
層間の電位よりも高くなる。このことはＧ１−Ｋ
１間の等価的なインピーダンスがＧ２−Ｋ２間の
それよりも大きくなつたと同様の意味をなす。こ
のため、駆動回路４からGTO１に流れるゲート
電流が減少し、GTO１のターンオンが遅められ
る。一方、GTO２に流れるゲート電流は増大し、
GTO２のターンオンは速められる。
動回路４からオンゲート電流を「４−５−６−Ｇ
１−p12−n12−Ｋ１−９−８−４」、及び「４−
５−７−Ｇ２−p22−n22−Ｋ２−１０−８−４」
経路で流す。これによりGTO１，２はターンオ
ンするのであるが、実際には両者の特性の相違か
ら、両GTOのターンオン動作に差が生ずる。仮
にGTO１のターンオン動作がGTO２のそれより
も早く進行したとすると、GTO１に流れるアノ
ード電流がGTO２に流れるアノード電流よりも
大きくなるので、p12−n12層間の電位がp22−n22
層間の電位よりも高くなる。このことはＧ１−Ｋ
１間の等価的なインピーダンスがＧ２−Ｋ２間の
それよりも大きくなつたと同様の意味をなす。こ
のため、駆動回路４からGTO１に流れるゲート
電流が減少し、GTO１のターンオンが遅められ
る。一方、GTO２に流れるゲート電流は増大し、
GTO２のターンオンは速められる。
以上のようにして、GTOのような制御電極付
スイツチ素子を並列接続した場合、素子間でゲー
ト電流のやり取りが行われ、両者のターンオン動
作の差を小さくしようとする作用がある。
スイツチ素子を並列接続した場合、素子間でゲー
ト電流のやり取りが行われ、両者のターンオン動
作の差を小さくしようとする作用がある。
しかしながら、素子を並列に実装した場合、例
えば第１図に示すようにゲート、カソード信号線
にL6、L7、L9、L10らの配線インダクタンスが生
じる。このため、もしも第二の導体３がなけれ
ば、ゲート電流のやり取りがそれらの配線インダ
クタンスを介して行われる。すなわち、一旦ゲー
ト配線インダクタンス（例えばL6）に蓄積され
たエネルギを、他方のインダクタンス（例えば
L7）に移して行われるので、その動作が緩慢な
ものとなる。
えば第１図に示すようにゲート、カソード信号線
にL6、L7、L9、L10らの配線インダクタンスが生
じる。このため、もしも第二の導体３がなけれ
ば、ゲート電流のやり取りがそれらの配線インダ
クタンスを介して行われる。すなわち、一旦ゲー
ト配線インダクタンス（例えばL6）に蓄積され
たエネルギを、他方のインダクタンス（例えば
L7）に移して行われるので、その動作が緩慢な
ものとなる。
この点、本願発明の第二の導体３を設けると、
ゲート電流のやり取りが第二の導体３を介して行
われる。すなわち、駆動回路４からの配線インダ
クタンス間でエネルギ交換を行わないので、ゲー
ト電流のやり取りがすばやく行われる。その結
果、両者のGTOのターンオン動作が急速に一致
する方向に仕向けられるのである。
ゲート電流のやり取りが第二の導体３を介して行
われる。すなわち、駆動回路４からの配線インダ
クタンス間でエネルギ交換を行わないので、ゲー
ト電流のやり取りがすばやく行われる。その結
果、両者のGTOのターンオン動作が急速に一致
する方向に仕向けられるのである。
次に同図におけるターンオフ動作の説明をする
前に、上記のターンオン動作において、従来例と
の作用、効果を比較し、本願発明を明確にする。
従来例である第１１図ａ及び第１２図には、並列
サイリスタの各ゲート端子間をインダクタンスを
介さないで接続した例と、インダクタンスを介し
て接続した例が示されている。これらと本願発明
の違いについて説明する。
前に、上記のターンオン動作において、従来例と
の作用、効果を比較し、本願発明を明確にする。
従来例である第１１図ａ及び第１２図には、並列
サイリスタの各ゲート端子間をインダクタンスを
介さないで接続した例と、インダクタンスを介し
て接続した例が示されている。これらと本願発明
の違いについて説明する。
第１２図と本願発明との違いは、第１２図は適
当なインダクタンスや抵抗をゲート端子間に挿入
することが特徴になつているのに対して、本願発
明は、ゲート電流のやり取りをすばやく行うため
に、各ゲート端子間を等電位にすべくできるだけ
小さなインダクタンスで接続することが特徴であ
る。この小さなインダクタンスで接続すること
は、ゲート電流のやり取りをすばやく行うほか
に、次のような効果の狙いがある。
当なインダクタンスや抵抗をゲート端子間に挿入
することが特徴になつているのに対して、本願発
明は、ゲート電流のやり取りをすばやく行うため
に、各ゲート端子間を等電位にすべくできるだけ
小さなインダクタンスで接続することが特徴であ
る。この小さなインダクタンスで接続すること
は、ゲート電流のやり取りをすばやく行うほか
に、次のような効果の狙いがある。
それは、ゲート信号線６，７のインダクタンス
L6とL7に不均一が生じた場合の補正である。こ
の場合には、駆動回路４からこれらの配線に流れ
るゲート電流に差が生じ、ゲート信号線の不均一
が両者のターンオン動作に影響を与えるようにな
る。各ゲート端子間を低インダクタンスの第２の
導体で接続しておくと差電流がそれを介して流れ
るので、ゲート信号線の不均一の影響を補正して
くれる。
L6とL7に不均一が生じた場合の補正である。こ
の場合には、駆動回路４からこれらの配線に流れ
るゲート電流に差が生じ、ゲート信号線の不均一
が両者のターンオン動作に影響を与えるようにな
る。各ゲート端子間を低インダクタンスの第２の
導体で接続しておくと差電流がそれを介して流れ
るので、ゲート信号線の不均一の影響を補正して
くれる。
例えば、駆動回路からの電流３０Ａが時間1μs
で立ち上がる（30A／μs）とし、上記差電流が
1A／μsで立上るとすると、各ゲート端子間を接
続する導体のインダクタンスが50nHであれば、
そこでの発生電位は50ｍＶ（50nH×1A／μs）し
か発生しない。この値はp12−n12層間の発生電位
約0.7〜2Vに対して充分小さく、差電流の補正に
寄与することが分かる。
で立ち上がる（30A／μs）とし、上記差電流が
1A／μsで立上るとすると、各ゲート端子間を接
続する導体のインダクタンスが50nHであれば、
そこでの発生電位は50ｍＶ（50nH×1A／μs）し
か発生しない。この値はp12−n12層間の発生電位
約0.7〜2Vに対して充分小さく、差電流の補正に
寄与することが分かる。
一方、各ゲート端子間の配線に故意にインダク
タンスや抵抗を挿入した場合、例えば１Ωの抵抗
を入れたとしても、そこでの電圧降下が1V（１Ω
×1A）になるので、そこまで差電流は流れ得ず、
差電流の補正効果が小さくなることが分かる。
タンスや抵抗を挿入した場合、例えば１Ωの抵抗
を入れたとしても、そこでの電圧降下が1V（１Ω
×1A）になるので、そこまで差電流は流れ得ず、
差電流の補正効果が小さくなることが分かる。
次に、第１１図ａと本願発明との違いについて
説明する。
説明する。
第１１図ａに記載されている各ゲート端子間の
配線を本願発明の導体３と同じであるとし、その
インダクタンスを上述したと同じ50nHとする。
そこに流れるべき電流は、駆動回路から流れる電
流の1/2であるから、15A／μsの立上りで15Aで
ある。このような電流が流れたとすると、各ゲー
ト端子間の配線インダクタンス50nHに発生する
電位は0.75V（50nH×15A／μs）になる。この値
はp12−n12層間の発生電位約0.7〜2Vに対して無
視できない値であり、両者のGTOのゲート電流
が不均一になることを意味する。即ち、本願発明
の導体３と作用及び効果が異なるとが分かる。
配線を本願発明の導体３と同じであるとし、その
インダクタンスを上述したと同じ50nHとする。
そこに流れるべき電流は、駆動回路から流れる電
流の1/2であるから、15A／μsの立上りで15Aで
ある。このような電流が流れたとすると、各ゲー
ト端子間の配線インダクタンス50nHに発生する
電位は0.75V（50nH×15A／μs）になる。この値
はp12−n12層間の発生電位約0.7〜2Vに対して無
視できない値であり、両者のGTOのゲート電流
が不均一になることを意味する。即ち、本願発明
の導体３と作用及び効果が異なるとが分かる。
次に、本願発明の第１図に戻り、ターンオフ時
における動作説明する。GTO１，２をターンオ
フするには、駆動回路４からオフゲート電流を
「４−８−９−Ｋ１−n12−P12−Ｇ１−６−５−
４」、及び「４−８−１０−Ｋ２−n22−p22−Ｇ
２−７−５−４」の経路で流す。これにより
GTO１，２はターンオフするのであるが、実際
には両者の特性の相違から、両GTOのターンオ
フ動作に差が生ずる。仮にGTO１のターンオフ
動作がGTO２のそれよりも早く進行したとする
と、Ｇ１−Ｋ１間に発生する電位はＧ２−Ｋ２間
のそれよりも大きくなる。このことはＧ１−Ｋ１
間の等価インピーダンスがＧ２−Ｋ２間のそれよ
りも大きいことを意味し、n12−p12からＧ１に流
れるオフゲート電流が急減し、p22からＧ２に流
れるオフゲート電流が急増する。それらが急変す
る理由は、ターンオン動作の場合と同様にオフゲ
ート電流の授受が第二の導体３を介してすばやく
実行されるからである。これによつて、その後の
両GTOのターンオフ動作は、急速に一致する方
向に仕向けられるのである。ここで、第二の導体
３が無いとすればオフゲート電流の変化は、信号
線６，７の配線インダクタンスL6、L7によつて
抑制され、緩慢なものと成らざるを得ない。
における動作説明する。GTO１，２をターンオ
フするには、駆動回路４からオフゲート電流を
「４−８−９−Ｋ１−n12−P12−Ｇ１−６−５−
４」、及び「４−８−１０−Ｋ２−n22−p22−Ｇ
２−７−５−４」の経路で流す。これにより
GTO１，２はターンオフするのであるが、実際
には両者の特性の相違から、両GTOのターンオ
フ動作に差が生ずる。仮にGTO１のターンオフ
動作がGTO２のそれよりも早く進行したとする
と、Ｇ１−Ｋ１間に発生する電位はＧ２−Ｋ２間
のそれよりも大きくなる。このことはＧ１−Ｋ１
間の等価インピーダンスがＧ２−Ｋ２間のそれよ
りも大きいことを意味し、n12−p12からＧ１に流
れるオフゲート電流が急減し、p22からＧ２に流
れるオフゲート電流が急増する。それらが急変す
る理由は、ターンオン動作の場合と同様にオフゲ
ート電流の授受が第二の導体３を介してすばやく
実行されるからである。これによつて、その後の
両GTOのターンオフ動作は、急速に一致する方
向に仕向けられるのである。ここで、第二の導体
３が無いとすればオフゲート電流の変化は、信号
線６，７の配線インダクタンスL6、L7によつて
抑制され、緩慢なものと成らざるを得ない。
このように、本実施例によれば、並列接続され
るGTOの特性にバラツキがあつても、ターンオ
ン、ターンオフ時に流れる電流の平衡化ができ
る。
るGTOの特性にバラツキがあつても、ターンオ
ン、ターンオフ時に流れる電流の平衡化ができ
る。
第２図は本発明の他の実施例を示す原理説明図
である。第１図と異なることろは、第１図では第
二の導体をGTO１，２のゲート端子間Ｇ１，Ｇ
２に接続したが、同図は第二の導体１１をカソー
ド端子間Ｋ１，Ｋ２に接続にしていることであ
る。
である。第１図と異なることろは、第１図では第
二の導体をGTO１，２のゲート端子間Ｇ１，Ｇ
２に接続したが、同図は第二の導体１１をカソー
ド端子間Ｋ１，Ｋ２に接続にしていることであ
る。
発明の原理の説明上、各カソード端子から引出
線２１ｄまでの主導体２１のインダクタンスと抵
抗をL1、L2、R1、R2とする。
線２１ｄまでの主導体２１のインダクタンスと抵
抗をL1、L2、R1、R2とする。
いまここで、第１図の場合と同様の経路でオン
ゲート電流を流してGTO１，２をターンオンさ
せる場合を考える。そして仮りにGTO１のター
ンオン動作がGTO２のそれよりも早く進行した
とすると、前述の理由からＧ１−Ｋ１間の等価的
なインピーダンスがＧ２−Ｋ２間のそれよりも大
きくなる。このため、Ｇ１からp12−n12に流れる
オンゲート電流が急減し、Ｇ１からp22−n22に流
れるオンゲート電流が急増する。これらが急変す
る理由は、オンゲート電流の授受が導体１１を介
してすばやく実行されるからである。これによつ
て、両者のGTOのターンオン動作が急速に一致
するように仕向けられる。ここで、導体１１がな
いとすれば、オンゲート電流の変化は、図１で説
明したと同様に、駆動回路４からの配線インダク
タンスL6、L7、L9、L10に抑制されるほか、カソ
ード側の配線インダクタンスL1、L2、配線及び
接触の抵抗R1、R2にも抑制されたものとなる。
その一例について述べる。
ゲート電流を流してGTO１，２をターンオンさ
せる場合を考える。そして仮りにGTO１のター
ンオン動作がGTO２のそれよりも早く進行した
とすると、前述の理由からＧ１−Ｋ１間の等価的
なインピーダンスがＧ２−Ｋ２間のそれよりも大
きくなる。このため、Ｇ１からp12−n12に流れる
オンゲート電流が急減し、Ｇ１からp22−n22に流
れるオンゲート電流が急増する。これらが急変す
る理由は、オンゲート電流の授受が導体１１を介
してすばやく実行されるからである。これによつ
て、両者のGTOのターンオン動作が急速に一致
するように仕向けられる。ここで、導体１１がな
いとすれば、オンゲート電流の変化は、図１で説
明したと同様に、駆動回路４からの配線インダク
タンスL6、L7、L9、L10に抑制されるほか、カソ
ード側の配線インダクタンスL1、L2、配線及び
接触の抵抗R1、R2にも抑制されたものとなる。
その一例について述べる。
動作を判り易くするため、第２図においてカソ
ード側のL1とL2、及びR1とR2のいずれかに、若
干の差が生じた場合の動作を説明する。
ード側のL1とL2、及びR1とR2のいずれかに、若
干の差が生じた場合の動作を説明する。
カソード側のL1とL2、及びR1とR2のいずれか
に差があると、たとえ両者のGTOのターンオン
動作が同時に行われたとしても、アノード電流が
流れ始めるとL1、R1とL2、R2に発生する電位が
異なつてくる。すなわち、カソード端子Ｋ１とＫ
２の電位が異なつてくる。そして、Ｋ１とＫ２は
カソード信号線９と１０を介して接続されている
ので、そこにアノード電流の一部が流れる。その
結果、駆動回路４から見ると、L9とL10の一方に
正極、他方に負極の電位が発生する。このため、
両者のGTOが同時にターンオン動作をしたとし
ても、一方のゲート電流を減少し、他方のゲート
電流を増大して、ターンオン動作を不均一に仕向
けてしまう。これに対して、導体１１を設ける
と、このような場合のアノード電流は主に導体１
１を介して流れる。その結果、駆動回路カソード
信号線に発生する電位差が大幅に低減するので、
並列実装配線の影響でターンオン動作が不均一に
仕向けられるよな動作を阻止することができる。
に差があると、たとえ両者のGTOのターンオン
動作が同時に行われたとしても、アノード電流が
流れ始めるとL1、R1とL2、R2に発生する電位が
異なつてくる。すなわち、カソード端子Ｋ１とＫ
２の電位が異なつてくる。そして、Ｋ１とＫ２は
カソード信号線９と１０を介して接続されている
ので、そこにアノード電流の一部が流れる。その
結果、駆動回路４から見ると、L9とL10の一方に
正極、他方に負極の電位が発生する。このため、
両者のGTOが同時にターンオン動作をしたとし
ても、一方のゲート電流を減少し、他方のゲート
電流を増大して、ターンオン動作を不均一に仕向
けてしまう。これに対して、導体１１を設ける
と、このような場合のアノード電流は主に導体１
１を介して流れる。その結果、駆動回路カソード
信号線に発生する電位差が大幅に低減するので、
並列実装配線の影響でターンオン動作が不均一に
仕向けられるよな動作を阻止することができる。
以上のように、カソード側に設けた導体１１の
役割は、ゲート電流のやり取りと、カソード側の
並列配線の均等化である。
役割は、ゲート電流のやり取りと、カソード側の
並列配線の均等化である。
次に並列GTOをターンオフするには、第１図
の場合と同様の経路でオフゲート電流を流す。仮
にGTO１のターンオフ動作がGTO２のそれより
も速く進行したとすると、前述の理由からＧ１−
Ｋ１間の等価的なインピーダンスがＧ２−Ｋ２間
のそれよりも大きくなる。このためＫ１を介して
流れていたオフゲート電流の一部が導体１１を介
してＫ２側にすばやく分流される。これによりＫ
２から入力されるオフゲート電流が急増するの
で、GTO２のターンオフ動作が促進される。こ
のようにして両GTOのターンオフ動作は、急速
に一致する方向に仕向けられるのである。ここ
で、導体１１が無いとすればオフゲート電流の授
受は、カソード側の配線インダクタンスL1、L2
及び抵抗R1、R2を介して行われる。そしてL1、
L2と抵抗R1、R2のいずれかが異なつていると、
上述したターンオン動作の場合と同じような不具
合が生じることになる。
の場合と同様の経路でオフゲート電流を流す。仮
にGTO１のターンオフ動作がGTO２のそれより
も速く進行したとすると、前述の理由からＧ１−
Ｋ１間の等価的なインピーダンスがＧ２−Ｋ２間
のそれよりも大きくなる。このためＫ１を介して
流れていたオフゲート電流の一部が導体１１を介
してＫ２側にすばやく分流される。これによりＫ
２から入力されるオフゲート電流が急増するの
で、GTO２のターンオフ動作が促進される。こ
のようにして両GTOのターンオフ動作は、急速
に一致する方向に仕向けられるのである。ここ
で、導体１１が無いとすればオフゲート電流の授
受は、カソード側の配線インダクタンスL1、L2
及び抵抗R1、R2を介して行われる。そしてL1、
L2と抵抗R1、R2のいずれかが異なつていると、
上述したターンオン動作の場合と同じような不具
合が生じることになる。
このように第１図、第２図の構成によれば、並
列接続されたGTOのターンオン及びターンオフ
動作がほぼ一致することとなり、GTOの劣化や
破壊を防止することができる。もちろんゲート端
子同士及びカソード端子同士の双方に導体３，１
１を接続してもよいことはもちろんである。
列接続されたGTOのターンオン及びターンオフ
動作がほぼ一致することとなり、GTOの劣化や
破壊を防止することができる。もちろんゲート端
子同士及びカソード端子同士の双方に導体３，１
１を接続してもよいことはもちろんである。
第３図は、本発明である第１図のGTO並列接
続回路の実装側面図である。本図各部の符号は第
１図の符号のものに対応する。本図Ａは、スタツ
ド形GTOを二つ並列接続したもので、GTO１，
２の各アノードは冷却フイン２０に埋め込まれて
いいる。またカソード端子Ｋ１，Ｋ２は被覆導線
２１ｈによつて共通接続されて図示しない外部端
子に接続される。またゲート端子Ｇ１−Ｇ２間は
第二の導体３で接続されている。
続回路の実装側面図である。本図各部の符号は第
１図の符号のものに対応する。本図Ａは、スタツ
ド形GTOを二つ並列接続したもので、GTO１，
２の各アノードは冷却フイン２０に埋め込まれて
いいる。またカソード端子Ｋ１，Ｋ２は被覆導線
２１ｈによつて共通接続されて図示しない外部端
子に接続される。またゲート端子Ｇ１−Ｇ２間は
第二の導体３で接続されている。
本図Ｂは、平形GTOを二つ並列接続したもの
で、GTO１，２は、両側から導体からなる冷却
フイン２１，２２、絶縁板２３，２４、押え板２
５，２６を介してボルト２７，２８によつて締め
付けられている。これによりGTO１，２のカソ
ード端子Ｋ１，Ｋ２は冷却フイン２１により、ア
ノード端子Ａ１，Ａ２は冷却フイン２２により電
気的に接続される。なお、平形GTOでは、主回
路用のカソード端子Ｋ１，Ｋ２とは別に、ゲート
電流を流すための補助カソード端子Ｋ１１，Ｋ２
１が設けられている。また導体３はゲート端子の
先端Ｇ１−Ｇ２間に接続してもよいが、図のよう
にその根元Ｇ１１−Ｇ２１間に接続した方が効果
的である。
で、GTO１，２は、両側から導体からなる冷却
フイン２１，２２、絶縁板２３，２４、押え板２
５，２６を介してボルト２７，２８によつて締め
付けられている。これによりGTO１，２のカソ
ード端子Ｋ１，Ｋ２は冷却フイン２１により、ア
ノード端子Ａ１，Ａ２は冷却フイン２２により電
気的に接続される。なお、平形GTOでは、主回
路用のカソード端子Ｋ１，Ｋ２とは別に、ゲート
電流を流すための補助カソード端子Ｋ１１，Ｋ２
１が設けられている。また導体３はゲート端子の
先端Ｇ１−Ｇ２間に接続してもよいが、図のよう
にその根元Ｇ１１−Ｇ２１間に接続した方が効果
的である。
第４図は、本発明第２図のGTO並列接続回路
の実装側面図である。本図各部の符号は第３図の
同符号のものに対応する。本図Ａは、第３図Ａと
違つて、導体１１をＫ１−Ｋ２間に接続してい
る。本図Ｂは、第３図Ｂと違つて、導体１１を補
助カソード端子Ｋ１１，Ｋ２１の根元Ｋ１２−Ｋ
２２間に接続している。
の実装側面図である。本図各部の符号は第３図の
同符号のものに対応する。本図Ａは、第３図Ａと
違つて、導体１１をＫ１−Ｋ２間に接続してい
る。本図Ｂは、第３図Ｂと違つて、導体１１を補
助カソード端子Ｋ１１，Ｋ２１の根元Ｋ１２−Ｋ
２２間に接続している。
第５図は、本発明の第１図と第２図を併合した
GTO並列接続回路の実装側面図である。本図各
部の符号は第３図、第４図の同符号のものに対応
する。本図に示されるように二つのGTOのゲー
ト端子同士及びカソード端子同士の双方に導体
３，１１を接続することで本発明の効果をより一
層高めるこができる。
GTO並列接続回路の実装側面図である。本図各
部の符号は第３図、第４図の同符号のものに対応
する。本図に示されるように二つのGTOのゲー
ト端子同士及びカソード端子同士の双方に導体
３，１１を接続することで本発明の効果をより一
層高めるこができる。
第６図は、本発明の他の実施例で三つのGTO
並列接続回路の実装斜視図である。本図各部の符
号は第５図の同符号のものに対応する。本実施例
ではさらにGTO３が上記並列回路に追加され、
そのアノード端子は冷却フイン２０に埋め込ま
れ、そのカソード端子Ｋ３はカソード板３４によ
りＫ１，Ｋ２と共通接続される。またそのゲート
端子Ｇ３は、ゲート信号線３０を介して駆動回路
４の端子５に接続される。一方カソード端子Ｋ
１，Ｋ２の中間部Ｋ１０−Ｋ２０間は導体１１で
接続され、Ｋ２，Ｋ３の中間部Ｋ２０−Ｋ３０間
は導体３３で接続される。そして、中間部Ｋ１
０，Ｋ２０，Ｋ３０と駆動回路４の端子８とはカ
ソード信号線９，１０，３１で接続される。
並列接続回路の実装斜視図である。本図各部の符
号は第５図の同符号のものに対応する。本実施例
ではさらにGTO３が上記並列回路に追加され、
そのアノード端子は冷却フイン２０に埋め込ま
れ、そのカソード端子Ｋ３はカソード板３４によ
りＫ１，Ｋ２と共通接続される。またそのゲート
端子Ｇ３は、ゲート信号線３０を介して駆動回路
４の端子５に接続される。一方カソード端子Ｋ
１，Ｋ２の中間部Ｋ１０−Ｋ２０間は導体１１で
接続され、Ｋ２，Ｋ３の中間部Ｋ２０−Ｋ３０間
は導体３３で接続される。そして、中間部Ｋ１
０，Ｋ２０，Ｋ３０と駆動回路４の端子８とはカ
ソード信号線９，１０，３１で接続される。
なお、導体３，３２の中間点Ａ、Ｂと駆動回路
４の端子５とをそれぞれゲート信号線で接続して
も等価的には上記と同様な効果が得られる。さら
にこの方法では信号線が少なくて済むという効果
がある。
４の端子５とをそれぞれゲート信号線で接続して
も等価的には上記と同様な効果が得られる。さら
にこの方法では信号線が少なくて済むという効果
がある。
第７図及び第８図は、三つのGTOを三角形の
頂点に配置した場合の実施例である。本図各部の
符号は第６図の同符号のものに対応する。本図で
はゲート端子同士の接続方法を説明するため、他
の部分の図示は省いた。第７図ではゲート端子Ｇ
１，Ｇ２，Ｇ３間をそれぞれ導体３，３２，３５
により三角形に接続しているが、星形に接続して
も良い。第８図ではゲート端子Ｇ１，Ｇ２，Ｇ３
間を導体３６で接続している。ここで導体３６は
導体板であつて、その導体板上の一点と駆動回路
４の端子５とを一本のゲート信号線で接続すれば
足りる。第７図、第８図ではゲート端子間の接続
方法を述べたが、カソード端子間についても同様
の接続方法を適用できる。
頂点に配置した場合の実施例である。本図各部の
符号は第６図の同符号のものに対応する。本図で
はゲート端子同士の接続方法を説明するため、他
の部分の図示は省いた。第７図ではゲート端子Ｇ
１，Ｇ２，Ｇ３間をそれぞれ導体３，３２，３５
により三角形に接続しているが、星形に接続して
も良い。第８図ではゲート端子Ｇ１，Ｇ２，Ｇ３
間を導体３６で接続している。ここで導体３６は
導体板であつて、その導体板上の一点と駆動回路
４の端子５とを一本のゲート信号線で接続すれば
足りる。第７図、第８図ではゲート端子間の接続
方法を述べたが、カソード端子間についても同様
の接続方法を適用できる。
第９図及び第１０図は、本発明の効果を示す実
験値である。この実験では、電流容量200Aの二
つのGTOを第３図Ａのように並列接続し、この
並列接続回路に尖頭値400Aの電流を流した。第
９図の横軸は両GTOの単体でのターンオン遅れ
時間の差ΔT1（μs）を、その縦軸はターンオン時
の電流不平衡率δ1（％）を示す。δ1は次式で表わ
される。
験値である。この実験では、電流容量200Aの二
つのGTOを第３図Ａのように並列接続し、この
並列接続回路に尖頭値400Aの電流を流した。第
９図の横軸は両GTOの単体でのターンオン遅れ
時間の差ΔT1（μs）を、その縦軸はターンオン時
の電流不平衡率δ1（％）を示す。δ1は次式で表わ
される。
δ1＝｜IA1−IA2｜／IA1＋IA2×100（％）
ここで、IA1，IA2は第９図に示すように各GTO
ターンオン時に流れるアノード電流ピーク値であ
る。
ターンオン時に流れるアノード電流ピーク値であ
る。
本発明では同図の曲線ａのように、ΔT1が
0.05μsのときδ1はほとんど零、ΔT1が0.25μsを超
えてもδ1は３％程度である。これに対して、ゲー
ト端子間を導体３で接続しない場合は曲線ｂのよ
うになり、曲線ａに比べδ1は非常に大きな値を示
す。
0.05μsのときδ1はほとんど零、ΔT1が0.25μsを超
えてもδ1は３％程度である。これに対して、ゲー
ト端子間を導体３で接続しない場合は曲線ｂのよ
うになり、曲線ａに比べδ1は非常に大きな値を示
す。
次に第１０図では、その横軸は両GTOの単体
でのターンオフ時間の差ΔT2（μs）を、その縦軸
はターンオフ時の電流不平衡率δ2（％）を示す。
δ2は次式で表わされる。
でのターンオフ時間の差ΔT2（μs）を、その縦軸
はターンオフ時の電流不平衡率δ2（％）を示す。
δ2は次式で表わされる。
δ2＝iA1P−iA1／iA1×100（％）
ここで、iA1Pは第１０図に示すようにGTOのタ
ーンオフ時のピーク値、iA1は導通時のアノード
電流である。本発明では同図の曲線ｃのように、
ΔT2が0.3μsのときδ2はほとんど零、ΔT2が0.6μs
を超えてもδ2は４％程度である。これに対して、
ゲート端子間を導体３で接続しない場合は曲線ｄ
のようになり、曲線ｃに比べδ2は非常に大きな値
を示す。以上は第３図Ａの構成における実験結果
であるが、他の実施例においても同様な効果が得
られている。
ーンオフ時のピーク値、iA1は導通時のアノード
電流である。本発明では同図の曲線ｃのように、
ΔT2が0.3μsのときδ2はほとんど零、ΔT2が0.6μs
を超えてもδ2は４％程度である。これに対して、
ゲート端子間を導体３で接続しない場合は曲線ｄ
のようになり、曲線ｃに比べδ2は非常に大きな値
を示す。以上は第３図Ａの構成における実験結果
であるが、他の実施例においても同様な効果が得
られている。
このように、本実施例によれば、並列GTOの
ターンオン時及びターンオフ時における電流不平
衡率が極めて小さく、すなわち並列GTOのター
ンオン及びターンオフ動作の差がほとんどなく、
一部のGTOにのみ過電流が流れるということが
なくなる。従つてGTOの劣化や破壊の生じない
GTO等の自己消弧形スイツチ素子の並列回路を
得ることができる。
ターンオン時及びターンオフ時における電流不平
衡率が極めて小さく、すなわち並列GTOのター
ンオン及びターンオフ動作の差がほとんどなく、
一部のGTOにのみ過電流が流れるということが
なくなる。従つてGTOの劣化や破壊の生じない
GTO等の自己消弧形スイツチ素子の並列回路を
得ることができる。
第１図は本発明の一実施例を示す原理説明図、
第２図は本発明の他の実施例を示す原理説明図、
第３図は第１図のGTO並列接続回路の実装側面
図、第４図は第２図のGTO並列接続回路の実装
側面図、第５図は第１図と第２図を併合した
GTO並列接続回路の実装側面図、第６図、第７
図及び第８図は本発明の他の実施例で三つの
GTO並列接続回路の実装斜視図、第９図はター
ンオン時における本発明の効果説明図、第１０図
はターンオフ時における本発明の効果説明図、第
１１図及び第１２は従来のスイツチ素子における
並列回路図である。 ３，１１，３２，３３……第二の導体、２０，
２１……主導体、２０ｄ，２１ｄ……引出線、
６，７……ゲート信号線、９，１０……カソード
信号線、４……駆動回路。
第２図は本発明の他の実施例を示す原理説明図、
第３図は第１図のGTO並列接続回路の実装側面
図、第４図は第２図のGTO並列接続回路の実装
側面図、第５図は第１図と第２図を併合した
GTO並列接続回路の実装側面図、第６図、第７
図及び第８図は本発明の他の実施例で三つの
GTO並列接続回路の実装斜視図、第９図はター
ンオン時における本発明の効果説明図、第１０図
はターンオフ時における本発明の効果説明図、第
１１図及び第１２は従来のスイツチ素子における
並列回路図である。 ３，１１，３２，３３……第二の導体、２０，
２１……主導体、２０ｄ，２１ｄ……引出線、
６，７……ゲート信号線、９，１０……カソード
信号線、４……駆動回路。
Claims (1)
- 【特許請求の範囲】 １ 複数個の自己消弧形スイツチ素子の各アノー
ド端子、及び各カソード端子同士を主導体により
並列に接続し、それぞれの主導体の中間に外部へ
の引出線を接続し、前記スイツチ素子をオンオフ
させる駆動回路からのゲート信号線とカソード信
号線を前記それぞれのスイツチ素子のゲート端
子、及びカソード端子にそれぞれ接続してなる自
己消弧形スイツチ素子の並列接続回路において、 前記カソード端子と前記カソード信号線との各
接続点間または前記ゲート端子と前記ゲート信号
線との各接続点間の少なくともどちらか一方を第
二の導体で接続し、複数個の自己消弧形スイツチ
素子における該接続点の電位が等しくなるように
したことを特徴とする自己消弧形スイツチ素子の
並列接続回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110339A JPS5917862A (ja) | 1982-06-25 | 1982-06-25 | ゲ−トタ−ンオフサイリスタの並列接続体 |
| FI832179A FI832179L (fi) | 1982-06-25 | 1983-06-15 | Parallellkopplade grindstyrda tyristorer |
| DE19833322641 DE3322641A1 (de) | 1982-06-25 | 1983-06-23 | Parallel geschaltete gto-thyristoren |
| US06/508,727 US4612561A (en) | 1982-06-25 | 1983-06-27 | Parallel-connected gate turn-off thyristors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110339A JPS5917862A (ja) | 1982-06-25 | 1982-06-25 | ゲ−トタ−ンオフサイリスタの並列接続体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5917862A JPS5917862A (ja) | 1984-01-30 |
| JPH0548068B2 true JPH0548068B2 (ja) | 1993-07-20 |
Family
ID=14533243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110339A Granted JPS5917862A (ja) | 1982-06-25 | 1982-06-25 | ゲ−トタ−ンオフサイリスタの並列接続体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4612561A (ja) |
| JP (1) | JPS5917862A (ja) |
| DE (1) | DE3322641A1 (ja) |
| FI (1) | FI832179L (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3442484A1 (de) * | 1984-11-22 | 1986-05-22 | Robert Bosch Gmbh, 7000 Stuttgart | Thyristorschaltung |
| JPS62276923A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | ゲ−トタ−ンオフ型サイリスタの直接並列接続回路 |
| DE3717253A1 (de) * | 1986-05-26 | 1987-12-03 | Hitachi Ltd | Direkte parallelschaltung von abschaltbaren halbleiterelementen |
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