JPH1070289A - 非対称スナバ抵抗体 - Google Patents
非対称スナバ抵抗体Info
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- 230000001939 inductive effect Effects 0.000 claims description 12
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- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 1
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- 230000007423 decrease Effects 0.000 description 2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08146—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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Abstract
(57)【要約】
【課題】従来のスナバ抵抗体では処理できなかったある
一般的に生じる高ピーク電流及び電力に耐えることがで
き、且つレイアウト密度が極めて高いこと、漂遊インダ
クタンスが低いこと及び製造が容易であることのパッケ
ージ面での利点も得られる非対称スナバ抵抗体を提供す
ること。 【解決手段】非対称スナバ抵抗体は、カソードと、Ｎ＋
領域と、Ｎ−領域と、複数のＰ＋領域と、アノードとを
含んでいる。Ｎ＋領域をカソード上に配置し、Ｎ−領域
をＮ＋領域上に配置し、複数のＰ＋領域をＮ−領域上に
配置し、アノードを複数のＰ＋領域及びＮ−領域の露出
部上に配置する。また、非対称スナバは、Ｐ＋領域間に
Ｎ領域を含む。この非対称スナバ抵抗体をスナバ回路に
おけるスナバダイオードとスナバ抵抗体の代わりに用い
る。
一般的に生じる高ピーク電流及び電力に耐えることがで
き、且つレイアウト密度が極めて高いこと、漂遊インダ
クタンスが低いこと及び製造が容易であることのパッケ
ージ面での利点も得られる非対称スナバ抵抗体を提供す
ること。 【解決手段】非対称スナバ抵抗体は、カソードと、Ｎ＋
領域と、Ｎ−領域と、複数のＰ＋領域と、アノードとを
含んでいる。Ｎ＋領域をカソード上に配置し、Ｎ−領域
をＮ＋領域上に配置し、複数のＰ＋領域をＮ−領域上に
配置し、アノードを複数のＰ＋領域及びＮ−領域の露出
部上に配置する。また、非対称スナバは、Ｐ＋領域間に
Ｎ領域を含む。この非対称スナバ抵抗体をスナバ回路に
おけるスナバダイオードとスナバ抵抗体の代わりに用い
る。
Description
【０００１】
【発明の属する技術分野】本発明はスナバ回路に関し、
特に、スナバ回路用非対称スナバ抵抗体に関する。
特に、スナバ回路用非対称スナバ抵抗体に関する。
【０００２】
【従来の技術】スイッチがオープンし、誘導負荷から電
流が流れるのが停止すると、誘導負荷間の電圧が突然上
昇し、上昇し続け、電流をオープンスイッチを通過させ
ようとする。最後には、電圧が、電流をスイッチを通過
させ且つスイッチを破壊するに十分な大きさとなること
がある。したがって、スイッチを保護するために、スナ
バ回路を前記スイッチ間に結合する。
流が流れるのが停止すると、誘導負荷間の電圧が突然上
昇し、上昇し続け、電流をオープンスイッチを通過させ
ようとする。最後には、電圧が、電流をスイッチを通過
させ且つスイッチを破壊するに十分な大きさとなること
がある。したがって、スイッチを保護するために、スナ
バ回路を前記スイッチ間に結合する。
【０００３】図１に、トランジスタ１２と、誘導負荷１
４と、スナバ回路１６とを備えた回路１０の一例を示
す。この回路において、トランジスタ１２のコレクタＣ
を−Ｖソースに接続し、トランジスタのエミッタＥを＋
Ｖソースに接続する。誘導負荷を、トランジスタ１２の
エミッタに接続する。スナバ回路１６を、トランジスタ
１２と並列にエミッタＥとコレクタＣに接続する。第一
負荷１８と第一ダイオード２０を、直列に、エミッタＥ
と＋Ｖソースとの間に接続し、第二ダイオード２２もト
ランジスタ１２と並列に接続し、そして第二負荷２４を
スナバ回路１６とエミッタＥとの間に接続する。
４と、スナバ回路１６とを備えた回路１０の一例を示
す。この回路において、トランジスタ１２のコレクタＣ
を−Ｖソースに接続し、トランジスタのエミッタＥを＋
Ｖソースに接続する。誘導負荷を、トランジスタ１２の
エミッタに接続する。スナバ回路１６を、トランジスタ
１２と並列にエミッタＥとコレクタＣに接続する。第一
負荷１８と第一ダイオード２０を、直列に、エミッタＥ
と＋Ｖソースとの間に接続し、第二ダイオード２２もト
ランジスタ１２と並列に接続し、そして第二負荷２４を
スナバ回路１６とエミッタＥとの間に接続する。
【０００４】スナバ回路１６は、スナバコンデンサと、
スナバ抵抗体２８と、スナバダイオード３０とからな
る。スナバコンデンサ２６は、トランジスタ１２のエミ
ッタＥに結合した第一コンデンサ端子３２と、スナバ抵
抗体２８の一方の端子に接続した第二コンデンサ端子３
４とを備えた第一及び第二コンデンサ端子３２及び３４
を有する。スナバ抵抗体２８の他方の端子を、トランジ
スタ１２のコレクタＣに続する。スナバダイオード３０
はスナバ抵抗体２８と並列に接続する。
スナバ抵抗体２８と、スナバダイオード３０とからな
る。スナバコンデンサ２６は、トランジスタ１２のエミ
ッタＥに結合した第一コンデンサ端子３２と、スナバ抵
抗体２８の一方の端子に接続した第二コンデンサ端子３
４とを備えた第一及び第二コンデンサ端子３２及び３４
を有する。スナバ抵抗体２８の他方の端子を、トランジ
スタ１２のコレクタＣに続する。スナバダイオード３０
はスナバ抵抗体２８と並列に接続する。
【０００５】トランジスタ１２がオフ、したがってオー
プンの状態にあるときには、全負荷電流がトランジスタ
１２に流れるのが阻止される。代わりに、全負荷電流Ｉ
loadがスナバ回路１６に伝達され、スナバ回路１６はス
ナバコンデンサ２６をチャージし、スナバダイオード３
０をオンにする。スナバダイオード３０は、全負荷電流
Ｉloadを一時的に伝導でき且つシステム電圧を阻止でき
なければならない。
プンの状態にあるときには、全負荷電流がトランジスタ
１２に流れるのが阻止される。代わりに、全負荷電流Ｉ
loadがスナバ回路１６に伝達され、スナバ回路１６はス
ナバコンデンサ２６をチャージし、スナバダイオード３
０をオンにする。スナバダイオード３０は、全負荷電流
Ｉloadを一時的に伝導でき且つシステム電圧を阻止でき
なければならない。
【０００６】トランジスタ１２がオン、したがってクロ
ーズの状態にあるときには、全負荷電流Ｉloadはトラン
ジスタ１２を流れる。一方、スナバコンデンサ２６はス
ナバ抵抗体２８を介してディスチャージし、スナバダイ
オード３０がオフとされる。スナバ抵抗体２８は、ハイ
ピーク電流散逸を処理でき且つ次のオフの前にスナバコ
ンデンサ２６をディスチャージできる程度に十分小さく
なければならない。
ーズの状態にあるときには、全負荷電流Ｉloadはトラン
ジスタ１２を流れる。一方、スナバコンデンサ２６はス
ナバ抵抗体２８を介してディスチャージし、スナバダイ
オード３０がオフとされる。スナバ抵抗体２８は、ハイ
ピーク電流散逸を処理でき且つ次のオフの前にスナバコ
ンデンサ２６をディスチャージできる程度に十分小さく
なければならない。
【０００７】
【発明が解決しようとする課題】上記スナバ回路１６は
作動はするが、いくつかの問題点及び制限がある。例え
ば、高電流及び高パワー電圧を印加すると、スナバ抵抗
体２８はある一般的に生じる高ピーク電流及び電力に耐
えることができない。電流サージ及びワットの大きさに
関する要件からレイアウト上の問題が生じ、その結果、
高迷走インダクタンスが生じるとともに、スナバ回路１
６の有効性が減少する。
作動はするが、いくつかの問題点及び制限がある。例え
ば、高電流及び高パワー電圧を印加すると、スナバ抵抗
体２８はある一般的に生じる高ピーク電流及び電力に耐
えることができない。電流サージ及びワットの大きさに
関する要件からレイアウト上の問題が生じ、その結果、
高迷走インダクタンスが生じるとともに、スナバ回路１
６の有効性が減少する。
【０００８】
【課題を解決するための手段】本発明によれば、カソー
ドと；前記カソード上に配置したＮ＋領域と；前記Ｎ＋
領域上に配置したＮ−領域と；前記Ｎ−領域内に配置し
た複数のＰ＋領域と；複数のＰ＋領域とＮ−領域の露出
部上に配置したアノードと、を含んでなり、前記複数の
Ｐ＋領域の各々が半径５〜１００μｍの円形であること
を特徴とする非対称スナバ抵抗体が提供される。
ドと；前記カソード上に配置したＮ＋領域と；前記Ｎ＋
領域上に配置したＮ−領域と；前記Ｎ−領域内に配置し
た複数のＰ＋領域と；複数のＰ＋領域とＮ−領域の露出
部上に配置したアノードと、を含んでなり、前記複数の
Ｐ＋領域の各々が半径５〜１００μｍの円形であること
を特徴とする非対称スナバ抵抗体が提供される。
【０００９】都合のよいことに、非対称スナバ抵抗体
は、カソードと、Ｎ＋領域と、Ｎ−領域と、複数のＰ＋
領域と、アノードとを含んでなる。Ｎ＋領域はカソード
上に配置され、Ｎ−領域はＮ＋領域上に配置され、複数
のＰ＋領域はＮ−上に配置され、アノードは複数のＰ＋
領域及びＮ−領域の露出部の上に配置される。非対称ス
ナバ抵抗体には、多数の利点がある。非対称スナバ抵抗
体は、従来のスナバ抵抗体では処理できなかったある一
般的に生じる高ピーク電流及び電力に耐えることができ
る。また、非対称スナバ抵抗体は、レイアウト密度が極
めて高いこと、漂遊インダクタンスが低いこと及び製造
が容易であることのパッケージの面での利点も得られ
る。
は、カソードと、Ｎ＋領域と、Ｎ−領域と、複数のＰ＋
領域と、アノードとを含んでなる。Ｎ＋領域はカソード
上に配置され、Ｎ−領域はＮ＋領域上に配置され、複数
のＰ＋領域はＮ−上に配置され、アノードは複数のＰ＋
領域及びＮ−領域の露出部の上に配置される。非対称ス
ナバ抵抗体には、多数の利点がある。非対称スナバ抵抗
体は、従来のスナバ抵抗体では処理できなかったある一
般的に生じる高ピーク電流及び電力に耐えることができ
る。また、非対称スナバ抵抗体は、レイアウト密度が極
めて高いこと、漂遊インダクタンスが低いこと及び製造
が容易であることのパッケージの面での利点も得られ
る。
【００１０】
【発明の実施の形態】以下、本発明を、添付図面を例と
して参照しながら説明する。本発明による非対称スナバ
抵抗体３６を、図３に示す。この非対称スナバ抵抗体３
６は、カソード３８と、Ｎ＋領域４０と、Ｎ−領域４２
と、複数のＰ＋領域４４と、アノード４６とを含んでな
る。非対称スナバ抵抗体３６は、Ｎ領域４８を含んでい
てもよい。非対称スナバ抵抗体３６は、従来のスナバ回
路よりも高いピーク電流及び電力を処理することができ
る。
して参照しながら説明する。本発明による非対称スナバ
抵抗体３６を、図３に示す。この非対称スナバ抵抗体３
６は、カソード３８と、Ｎ＋領域４０と、Ｎ−領域４２
と、複数のＰ＋領域４４と、アノード４６とを含んでな
る。非対称スナバ抵抗体３６は、Ｎ領域４８を含んでい
てもよい。非対称スナバ抵抗体３６は、従来のスナバ回
路よりも高いピーク電流及び電力を処理することができ
る。
【００１１】図２に、誘導負荷５２と、トランジスタ５
４と、非対称スナバ抵抗体３６を備えたスナバ回路５６
とを有する回路５０を示す。トランジスタ５４のコレク
タＣは、−Ｖ源に接続され、トランジスタ５４のエミッ
タＥは＋Ｖ源に結合されている。誘導負荷５２はをトラ
ンジスタ５４のエミッタＥに結合する。スナバ回路５６
は、トランジスタ５４と並列に、エミッタＥとコレクタ
Ｃに結合する。第一負荷５８と第一ダイオード６０と
を、直列に、エミッタＥと＋Ｖ源との間に結合し、ま
た、第二ダイオード６２を、トランジスタ５４と並列
に、エミッタＥ及びコレクタＣに結合し、第二負荷６３
を、スナバ回路５６とエミッタＥとの間に結合する。二
極トランジスタ５４は、特定の実施態様で示されている
が、電界効果形トランジスタ等の他の種類のスイッチも
使用できる。
４と、非対称スナバ抵抗体３６を備えたスナバ回路５６
とを有する回路５０を示す。トランジスタ５４のコレク
タＣは、−Ｖ源に接続され、トランジスタ５４のエミッ
タＥは＋Ｖ源に結合されている。誘導負荷５２はをトラ
ンジスタ５４のエミッタＥに結合する。スナバ回路５６
は、トランジスタ５４と並列に、エミッタＥとコレクタ
Ｃに結合する。第一負荷５８と第一ダイオード６０と
を、直列に、エミッタＥと＋Ｖ源との間に結合し、ま
た、第二ダイオード６２を、トランジスタ５４と並列
に、エミッタＥ及びコレクタＣに結合し、第二負荷６３
を、スナバ回路５６とエミッタＥとの間に結合する。二
極トランジスタ５４は、特定の実施態様で示されている
が、電界効果形トランジスタ等の他の種類のスイッチも
使用できる。
【００１２】スナバ回路５６は、スナバコンデンサ、即
ち、Ｃsnub６４、と非対称スナバ抵抗体３６とを含んで
なる。スナバコンデンサ６４は第一及び第二コンデンサ
端子６６及び６８を有しており、この第一コンデンサ端
子６６はトランジスタ５４のエミッタＥに結合し、第二
コンデンサ端子６８は非対称スナバ抵抗体３６の一方の
端子に結合する。非対称スナバ抵抗体３６の他端子は、
トランジスタ５４のコレクタＣに結合する。
ち、Ｃsnub６４、と非対称スナバ抵抗体３６とを含んで
なる。スナバコンデンサ６４は第一及び第二コンデンサ
端子６６及び６８を有しており、この第一コンデンサ端
子６６はトランジスタ５４のエミッタＥに結合し、第二
コンデンサ端子６８は非対称スナバ抵抗体３６の一方の
端子に結合する。非対称スナバ抵抗体３６の他端子は、
トランジスタ５４のコレクタＣに結合する。
【００１３】図３に、非対称スナバ抵抗体３６を示す。
非対称スナバ抵抗体３６は、カソード３８上に配置した
Ｎ＋領域４０を含む。Ｎ−領域４２を、Ｎ＋領域４０上
に配置する。上記複数のＰ＋領域４４をＮ−領域４２に
打ち込み、Ｎ領域４８を上記複数のＰ＋領域４４間に配
置する。アノード４６を、Ｐ＋領域４４及びＮ領域４８
の上に配置する。この特定の実施態様では、Ｎ＋領域４
０は厚さ約１０〜１４ミルであり、Ｎ−領域４２は厚さ
１〜５ミルである。典型的には、Ｎ＋領域４０は厚さ
０．５ミクロン〜６０ミルであり、Ｎ−領域４２は厚さ
約０．５〜６０ミルである。
非対称スナバ抵抗体３６は、カソード３８上に配置した
Ｎ＋領域４０を含む。Ｎ−領域４２を、Ｎ＋領域４０上
に配置する。上記複数のＰ＋領域４４をＮ−領域４２に
打ち込み、Ｎ領域４８を上記複数のＰ＋領域４４間に配
置する。アノード４６を、Ｐ＋領域４４及びＮ領域４８
の上に配置する。この特定の実施態様では、Ｎ＋領域４
０は厚さ約１０〜１４ミルであり、Ｎ−領域４２は厚さ
１〜５ミルである。典型的には、Ｎ＋領域４０は厚さ
０．５ミクロン〜６０ミルであり、Ｎ−領域４２は厚さ
約０．５〜６０ミルである。
【００１４】非対称スナバ抵抗体３６は、図１に示すよ
うな典型的なスナバ回路１０におけるスナバダイオード
３０とスナバ抵抗体２８の代わりに用いられる。非対称
スナバ抵抗体３６のスナバダイオード領域は、Ｎ−領域
４２を有するＰ＋領域４４により形成される。非対称ス
ナバ抵抗体３６が、多数の短絡、即ち、Ｎ−領域４２を
アノード４６に結合する複数のＰ＋領域４４間に配置さ
れたＮ領域４８を有するので、ダイオード領域のみが一
方向にダイオードのように動作する。したがって、逆方
向では、非対称スナバ抵抗体３６のダイオード領域は電
流を阻止しない。トランジスタ５４がオフのときには、
非対称スナバ抵抗体３６も、ダイオード領域と直列であ
り且つＮ＋領域４０により形成された小抵抗領域を含
む。トランジスタ５６がオンのときには、非対称スナバ
抵抗体３６のスナバ抵抗領域は、Ｎ領域４８とＮ−領域
４２により形成される。スナバ抵抗領域は、小抵抗領域
より大きな抵抗であり、スナバコンデンサ６４に貯蔵さ
れた電荷をディスチャージするように設計されている。
この特定の実施態様では、非対称抵抗体３６が順方向に
ある（トランジスタ５６がオフ）ときにはスナバ抵抗領
域の抵抗は０．１〜１００Ω・ｃｍ2 であり、非対称抵
抗体３６が逆方向にある（トランジスタ５６がオン）と
きには小抵抗領域の抵抗は０．０１〜１００ｍΩ・ｃｍ
2 である。
うな典型的なスナバ回路１０におけるスナバダイオード
３０とスナバ抵抗体２８の代わりに用いられる。非対称
スナバ抵抗体３６のスナバダイオード領域は、Ｎ−領域
４２を有するＰ＋領域４４により形成される。非対称ス
ナバ抵抗体３６が、多数の短絡、即ち、Ｎ−領域４２を
アノード４６に結合する複数のＰ＋領域４４間に配置さ
れたＮ領域４８を有するので、ダイオード領域のみが一
方向にダイオードのように動作する。したがって、逆方
向では、非対称スナバ抵抗体３６のダイオード領域は電
流を阻止しない。トランジスタ５４がオフのときには、
非対称スナバ抵抗体３６も、ダイオード領域と直列であ
り且つＮ＋領域４０により形成された小抵抗領域を含
む。トランジスタ５６がオンのときには、非対称スナバ
抵抗体３６のスナバ抵抗領域は、Ｎ領域４８とＮ−領域
４２により形成される。スナバ抵抗領域は、小抵抗領域
より大きな抵抗であり、スナバコンデンサ６４に貯蔵さ
れた電荷をディスチャージするように設計されている。
この特定の実施態様では、非対称抵抗体３６が順方向に
ある（トランジスタ５６がオフ）ときにはスナバ抵抗領
域の抵抗は０．１〜１００Ω・ｃｍ2 であり、非対称抵
抗体３６が逆方向にある（トランジスタ５６がオン）と
きには小抵抗領域の抵抗は０．０１〜１００ｍΩ・ｃｍ
2 である。
【００１５】図４（ａ）に、アノード４６を除去した状
態の非対称スナバ抵抗体３６の正面図を示す。この特定
の実施態様に示すように、Ｐ＋領域４４の各々は、半径
ｒoの実質的に円形をしている。Ｐ＋領域４４の各々の
中心は、Ｐ＋領域４４の各々の間の中心線から距離Ｒだ
け離れている。この特定の例において、Ｐ＋領域４４
は、各々半径ｒo が約１０μｍであり、距離Ｒが２０μ
ｍである。典型的には、半径ｒo は５〜１００μｍの範
囲であり、距離Ｒは７〜２００μｍの範囲である。Ｐ＋
領域４４の大きさと、Ｎ領域４８に関するＰ＋領域４４
の間隔は、非対称スナバ抵抗体３６に均一に電流を分布
して表面アークが確実に発生しないようにするのに重要
である。当業者は、Ｎ領域４８とＰ＋領域４４の表面濃
度を、アノード４６にどんな金属を使用しようともそれ
に対するオーム接触が得られるよう適当に大きく確保す
るであろう。
態の非対称スナバ抵抗体３６の正面図を示す。この特定
の実施態様に示すように、Ｐ＋領域４４の各々は、半径
ｒoの実質的に円形をしている。Ｐ＋領域４４の各々の
中心は、Ｐ＋領域４４の各々の間の中心線から距離Ｒだ
け離れている。この特定の例において、Ｐ＋領域４４
は、各々半径ｒo が約１０μｍであり、距離Ｒが２０μ
ｍである。典型的には、半径ｒo は５〜１００μｍの範
囲であり、距離Ｒは７〜２００μｍの範囲である。Ｐ＋
領域４４の大きさと、Ｎ領域４８に関するＰ＋領域４４
の間隔は、非対称スナバ抵抗体３６に均一に電流を分布
して表面アークが確実に発生しないようにするのに重要
である。当業者は、Ｎ領域４８とＰ＋領域４４の表面濃
度を、アノード４６にどんな金属を使用しようともそれ
に対するオーム接触が得られるよう適当に大きく確保す
るであろう。
【００１６】図４（ｂ）は、アノード４６を除去した状
態の非対称スナバ抵抗体３６の別の実施態様の正面図で
ある。この特定の実施態様に示すように、Ｐ＋領域４４
の各々は実質的に長方形を有しているが、所望ならばＰ
＋領域４４は他の形状であってもよい。この特定の実施
態様では、Ｐ＋領域４４は、約３０μｍの間隔をおいて
離れている。典型的には、Ｐ＋領域４４は、約７〜２０
０μｍの間隔をおいて離れている。
態の非対称スナバ抵抗体３６の別の実施態様の正面図で
ある。この特定の実施態様に示すように、Ｐ＋領域４４
の各々は実質的に長方形を有しているが、所望ならばＰ
＋領域４４は他の形状であってもよい。この特定の実施
態様では、Ｐ＋領域４４は、約３０μｍの間隔をおいて
離れている。典型的には、Ｐ＋領域４４は、約７〜２０
０μｍの間隔をおいて離れている。
【００１７】図２及び図３において、トランジスタ５４
がオフのときには、非対称スナバ抵抗体３６は、小さい
が可変な抵抗と直列に順方向バイアスダイオードのよう
に作用しなければならない。非対称スナバ抵抗体３６
は、適当に小さな電流レベルで、大きく遅延することな
くオンとなる。また、非対称スナバ抵抗体３６は、小さ
順降下で誘導負荷５２から全負荷電流Ｉloadを伝導す
る。
がオフのときには、非対称スナバ抵抗体３６は、小さい
が可変な抵抗と直列に順方向バイアスダイオードのよう
に作用しなければならない。非対称スナバ抵抗体３６
は、適当に小さな電流レベルで、大きく遅延することな
くオンとなる。また、非対称スナバ抵抗体３６は、小さ
順降下で誘導負荷５２から全負荷電流Ｉloadを伝導す
る。
【００１８】トランジスタ５４がオンのときには、非対
称スナバ抵抗体３６は、トランジスタ５６がオンの状態
を維持する期間内にスナバコンデンサ６４をディスチャ
ージする抵抗体のように作用する。また、非対称スナバ
抵抗体３６は、ディスチャージ段階の間、アーク発生や
破壊されることなく、全レール電圧Ｖ＋に耐える。１０
００ボルト及び５００アンペアの印加又はモジュール用
に設計された非対称スナバ抵抗体３６の一つの特定な例
を、以下に説明する。この非対称スナバ抵抗体３６に使
用されるのと同じ原理を、他の電圧及び電流パラメータ
用の非対称スナバ抵抗体３６を設計するのに使用でき
る。
称スナバ抵抗体３６は、トランジスタ５６がオンの状態
を維持する期間内にスナバコンデンサ６４をディスチャ
ージする抵抗体のように作用する。また、非対称スナバ
抵抗体３６は、ディスチャージ段階の間、アーク発生や
破壊されることなく、全レール電圧Ｖ＋に耐える。１０
００ボルト及び５００アンペアの印加又はモジュール用
に設計された非対称スナバ抵抗体３６の一つの特定な例
を、以下に説明する。この非対称スナバ抵抗体３６に使
用されるのと同じ原理を、他の電圧及び電流パラメータ
用の非対称スナバ抵抗体３６を設計するのに使用でき
る。
【００１９】トランジスタ５４がオフのときには、非対
称スナバ抵抗体３６のダイオード領域は、適当に小さな
電流レベルで、ほとんど遅延せず、且つ小さな順方向電
圧降下で、オンとなる。したがって、非対称スナバ抵抗
体３６のダイオード領域をオンとするに必要な最小電流
密度は、以下のように計算される：
称スナバ抵抗体３６のダイオード領域は、適当に小さな
電流レベルで、ほとんど遅延せず、且つ小さな順方向電
圧降下で、オンとなる。したがって、非対称スナバ抵抗
体３６のダイオード領域をオンとするに必要な最小電流
密度は、以下のように計算される：
【００２０】
【数１】
【００２１】（式中、Ｊ（Ｒs ，Ｒ，ｒo ）は電流密度
であり、Ｖebはダイオード領域についての最小順方向電
圧降下であり、Ｒs （ρ）はＮ−領域の面積抵抗であ
り、Ｒs（ρ）＝ρ／ｔ（式中、ρはＮ−領域の抵抗率
であり、ｔはＮ−領域の厚さであり、ＲはＰ＋領域の中
心から２つのＰ＋領域間の中心線までの半径又は距離で
あり、ｒo は各Ｐ＋領域の半径である）である。
であり、Ｖebはダイオード領域についての最小順方向電
圧降下であり、Ｒs （ρ）はＮ−領域の面積抵抗であ
り、Ｒs（ρ）＝ρ／ｔ（式中、ρはＮ−領域の抵抗率
であり、ｔはＮ−領域の厚さであり、ＲはＰ＋領域の中
心から２つのＰ＋領域間の中心線までの半径又は距離で
あり、ｒo は各Ｐ＋領域の半径である）である。
【００２２】最小順方向電圧降下がＶeb＝０．５ボル
ト、Ｎ−領域のドーピングが１．０ｅ 13〜１．０ｅ14ド
ナー／ｃｍ3 の範囲、関連抵抗率ρが約４０〜４００Ω
／ｃｍの範囲、Ｎ−領域の厚さｔが１７２μｍ、各Ｐ＋
領域の半径ｒo が１０μｍ、Ｐ＋領域の中心から２つの
Ｐ＋領域間の中心線までの半径又は距離Ｒが２０μｍ、
４０μｍ又は６０μｍとすると、Ｖeb＞０．５としてダ
イオード領域をオンとするに必要な最小電流密度は、図
５のグラフに示すとおりである。各曲線より上の電流密
度は、非対称スナバ抵抗体３６においてダイオードを順
方向にバイアスするのに必要とする最小値である。
ト、Ｎ−領域のドーピングが１．０ｅ 13〜１．０ｅ14ド
ナー／ｃｍ3 の範囲、関連抵抗率ρが約４０〜４００Ω
／ｃｍの範囲、Ｎ−領域の厚さｔが１７２μｍ、各Ｐ＋
領域の半径ｒo が１０μｍ、Ｐ＋領域の中心から２つの
Ｐ＋領域間の中心線までの半径又は距離Ｒが２０μｍ、
４０μｍ又は６０μｍとすると、Ｖeb＞０．５としてダ
イオード領域をオンとするに必要な最小電流密度は、図
５のグラフに示すとおりである。各曲線より上の電流密
度は、非対称スナバ抵抗体３６においてダイオードを順
方向にバイアスするのに必要とする最小値である。
【００２３】トランジスタ５４がオフのとき、非対称ス
ナバ抵抗体３６のスナバダイオード領域は、Ｎ＋領域４
０により形成される小抵抗領域と直列である。小抵抗領
域の抵抗は、Ｒs （ρ）＝ρ／ｔ（式中、ρはＮ＋領域
４０の抵抗率であり、ｔはＮ＋領域４０の厚さである）
から求めることができる。この特定の実施態様では、Ｎ
＋領域４０は抵抗率ρ０．０１Ωｃｍ、厚さｔ１０ミル
であり、したがって、抵抗０．２５ｍΩである。理想的
には、この抵抗は、第一負荷５８とスナバコンデンサ６
４との間の振動を減衰するのにちょうどよい大きさでな
ければならない。
ナバ抵抗体３６のスナバダイオード領域は、Ｎ＋領域４
０により形成される小抵抗領域と直列である。小抵抗領
域の抵抗は、Ｒs （ρ）＝ρ／ｔ（式中、ρはＮ＋領域
４０の抵抗率であり、ｔはＮ＋領域４０の厚さである）
から求めることができる。この特定の実施態様では、Ｎ
＋領域４０は抵抗率ρ０．０１Ωｃｍ、厚さｔ１０ミル
であり、したがって、抵抗０．２５ｍΩである。理想的
には、この抵抗は、第一負荷５８とスナバコンデンサ６
４との間の振動を減衰するのにちょうどよい大きさでな
ければならない。
【００２４】トランジスタ５４がオンのときには、非対
称スナバ抵抗体３６は、トランジスタ５４がオンのまま
維持する期間内にスナバコンデンサ６４をディスチャー
ジする抵抗体のように作用する。また、非対称スナバ抵
抗体３６は、スナバコンデンサ６４のディスチャージ段
階の間、アーク発生や破壊されることなく、全レール電
圧Ｖ＋に耐える。
称スナバ抵抗体３６は、トランジスタ５４がオンのまま
維持する期間内にスナバコンデンサ６４をディスチャー
ジする抵抗体のように作用する。また、非対称スナバ抵
抗体３６は、スナバコンデンサ６４のディスチャージ段
階の間、アーク発生や破壊されることなく、全レール電
圧Ｖ＋に耐える。
【００２５】スナバ抵抗領域の抵抗値は、下式から求め
ることができる：
ることができる：
【００２６】
【数２】
【００２７】〔式中、τ＝ｒ＊ｃ（但し、ｒはスナバ抵
抗領域の抵抗値であり、ｃはスナバコンデンサの値であ
り、ｔ(ion minimum) ＞３τ）である〕。この特定の実
施態様では、トランジスタ５４について時間ｔでの最小
値が２〜５マイクロ秒の範囲にあり、スナバコンデンサ
値が０．１μＦとすると、非対称スナバ抵抗体３６につ
いてのスナバ抵抗領域の抵抗に関するｒの値は、６〜１
５Ωの範囲内でなければならない。
抗領域の抵抗値であり、ｃはスナバコンデンサの値であ
り、ｔ(ion minimum) ＞３τ）である〕。この特定の実
施態様では、トランジスタ５４について時間ｔでの最小
値が２〜５マイクロ秒の範囲にあり、スナバコンデンサ
値が０．１μＦとすると、非対称スナバ抵抗体３６につ
いてのスナバ抵抗領域の抵抗に関するｒの値は、６〜１
５Ωの範囲内でなければならない。
【００２８】さらに、非対称スナバ抵抗体３６のスナバ
抵抗領域は、ピーク電流を処理するのに十分な抵抗を有
しなければならない。スナバ抵抗領域についての抵抗値
も、下式におけるｒdischarge について解くことにより
計算する必要がある。この式によれば、ＩPKが減少する
と、スナバコンデンサ６４がディスチャージするごとの
熱衝撃が小さくなる。
抵抗領域は、ピーク電流を処理するのに十分な抵抗を有
しなければならない。スナバ抵抗領域についての抵抗値
も、下式におけるｒdischarge について解くことにより
計算する必要がある。この式によれば、ＩPKが減少する
と、スナバコンデンサ６４がディスチャージするごとの
熱衝撃が小さくなる。
【００２９】
【数３】
【００３０】ＩPKが約１００Ａであり、レール電圧Ｖ＋
が約３００Ｖとすると、スナバ抵抗領域の抵抗ｒ
discharge は３Ωでなければならない。この特定の実施
態様では、スナバ抵抗領域の抵抗ｒdischarge は、１〜
３０Ωの範囲でなければならない。したがって、前記の
２つの式から得られたスナバ抵抗領域の抵抗に関する範
囲の重複部を、非対称スナバ抵抗体３６の設計に使用す
べきである。
が約３００Ｖとすると、スナバ抵抗領域の抵抗ｒ
discharge は３Ωでなければならない。この特定の実施
態様では、スナバ抵抗領域の抵抗ｒdischarge は、１〜
３０Ωの範囲でなければならない。したがって、前記の
２つの式から得られたスナバ抵抗領域の抵抗に関する範
囲の重複部を、非対称スナバ抵抗体３６の設計に使用す
べきである。
【００３１】図２及び図３を参照して非対称スナバ抵抗
体３６の動作を説明できる。トランジスタ５４がオープ
ンのとき、全負荷電流Ｉloadは、トランジスタ５４を通
って流れるのを阻止される。その代わりに、全負荷電流
Ｉloadは、スナバ回路５６に伝導され、スナバ回路５６
はスナバコンデンサ６４をチャージし、非対称スナバ抵
抗体３６におけるダイオード領域、Ｐ＋領域４４及びＮ
−領域４２、をオンにする。図５において、非対称スナ
バ抵抗体３６のダイオード領域は、比較的小さな電流レ
ベルでオンとなり、全負荷電流Ｉloadを伝導できる。
体３６の動作を説明できる。トランジスタ５４がオープ
ンのとき、全負荷電流Ｉloadは、トランジスタ５４を通
って流れるのを阻止される。その代わりに、全負荷電流
Ｉloadは、スナバ回路５６に伝導され、スナバ回路５６
はスナバコンデンサ６４をチャージし、非対称スナバ抵
抗体３６におけるダイオード領域、Ｐ＋領域４４及びＮ
−領域４２、をオンにする。図５において、非対称スナ
バ抵抗体３６のダイオード領域は、比較的小さな電流レ
ベルでオンとなり、全負荷電流Ｉloadを伝導できる。
【００３２】トランジスタ５４をクローズすると、全負
荷電流Ｉloadは、トランジスタ５４を通って流れる。一
方、スナバコンデンサ６４は、非対称スナバ抵抗体３６
におけるスナバ抵抗領域を通ってディスチャージする。
非対称スナバ抵抗体３６のダイオード領域、Ｐ＋領域４
４及びＮ−領域４２、は「損失しやすい」又は「漏れや
すい」ダイオード領域を形成するＮ領域４８が複数のＰ
＋領域４４の間に位置しているので、電流の流れを阻止
しない。非対称スナバ抵抗体３６のスナバ抵抗領域は、
トランジスタ５４が再びオフとなる前にスナバコンデン
サ６４をディスチャージでき、且つディスチャージ中の
ピーク電流ＩPKを処理することもできる。
荷電流Ｉloadは、トランジスタ５４を通って流れる。一
方、スナバコンデンサ６４は、非対称スナバ抵抗体３６
におけるスナバ抵抗領域を通ってディスチャージする。
非対称スナバ抵抗体３６のダイオード領域、Ｐ＋領域４
４及びＮ−領域４２、は「損失しやすい」又は「漏れや
すい」ダイオード領域を形成するＮ領域４８が複数のＰ
＋領域４４の間に位置しているので、電流の流れを阻止
しない。非対称スナバ抵抗体３６のスナバ抵抗領域は、
トランジスタ５４が再びオフとなる前にスナバコンデン
サ６４をディスチャージでき、且つディスチャージ中の
ピーク電流ＩPKを処理することもできる。
【００３３】非対称スナバ抵抗体は、カソードと、Ｎ＋
領域と、Ｎ−領域と、複数のＰ＋領域と、アノードとを
含んでいる。Ｎ＋領域をカソード上に配置し、Ｎ−領域
をＮ＋領域上に配置し、複数のＰ＋領域をＮ−領域上に
配置し、アノードを複数のＰ＋領域及びＮ−領域の露出
部上に配置する。また、非対称スナバは、Ｐ＋領域間に
Ｎ領域を含む。この非対称スナバ抵抗体は、スナバ回路
におけるスナバダイオードとスナバ抵抗体との代わりに
用いられる。
領域と、Ｎ−領域と、複数のＰ＋領域と、アノードとを
含んでいる。Ｎ＋領域をカソード上に配置し、Ｎ−領域
をＮ＋領域上に配置し、複数のＰ＋領域をＮ−領域上に
配置し、アノードを複数のＰ＋領域及びＮ−領域の露出
部上に配置する。また、非対称スナバは、Ｐ＋領域間に
Ｎ領域を含む。この非対称スナバ抵抗体は、スナバ回路
におけるスナバダイオードとスナバ抵抗体との代わりに
用いられる。
【００３４】
【発明の効果】以上の説明から明らかなように、本発明
により提供されるスナバ回路用非対称スナバ抵抗体によ
れば、従来のスナバ抵抗体では処理できなかったある一
般的に生じる高ピーク電流及び電力に耐えることができ
る。また、レイアウト密度が極めて高いこと、漂遊イン
ダクタンスが低いこと及び製造が容易であることのパッ
ケージの面での利点も得られる。
により提供されるスナバ回路用非対称スナバ抵抗体によ
れば、従来のスナバ抵抗体では処理できなかったある一
般的に生じる高ピーク電流及び電力に耐えることができ
る。また、レイアウト密度が極めて高いこと、漂遊イン
ダクタンスが低いこと及び製造が容易であることのパッ
ケージの面での利点も得られる。
【図１】トランジスタと誘導負荷を備えた回路における
従来のスナバ回路である。
従来のスナバ回路である。
【図２】トランジスタと、誘導負荷と、本発明による非
対称スナバ抵抗体を備えたスナバ回路とを備えた回路で
ある。
対称スナバ抵抗体を備えたスナバ回路とを備えた回路で
ある。
【図３】非対称スナバ抵抗体の一例を示す断面図であ
る。
る。
【図４】ａ）アノードを除去した状態の図３に示す非対
称スナバ抵抗体の正面図である。 ｂ）アノードを除去した状態の非対称スナバ抵抗体の他
の例を示す正面図である。
称スナバ抵抗体の正面図である。 ｂ）アノードを除去した状態の非対称スナバ抵抗体の他
の例を示す正面図である。
【図５】非対称スナバ抵抗体に関するＮ−領域及びＰ＋
領域の最小電流密度と緩衝面積抵抗との関係を示すグラ
フである。
領域の最小電流密度と緩衝面積抵抗との関係を示すグラ
フである。
１２ トランジスタ １４ 誘導負荷 １６ スナバ回路 １８ 第一負荷 ２０ 第一ダイオード ２２ 第二ダイオード ２４ 第二負荷 ２６ スナバコンデンサ ２８ スナバ抵抗体 ３０ スナバダイオード ３２ 第一コンデンサ端子 ３４ 第二コンデンサ端子 ３６ 非対称スナバ抵抗体 ３８ カソード ４０ Ｎ＋領域 ４２ Ｎ−領域 ４４ Ｐ＋領域 ４６ アノード ４８ Ｎ領域 ５２ 誘導負荷 ５４ トランジスタ ５６ スナバ回路 ５８ 第一負荷 ６０ 第一ダイオード ６２ 第二ダイオード ６３ 第二負荷 ６４ スナバコンデンサ ６６ コンデンサ端子 ６８ コンデンサ端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン ディー．アーサー アメリカ合衆国 ニューヨーク州 12302, スコウシア，エルティンジ プレイス 20 (72)発明者 サビー アル−マラヤティ アメリカ合衆国 ニューヨーク州 12309, スケネクタディ ウィットニー ドライヴ 872 (72)発明者 エリック エックス．ヤング アメリカ合衆国 ニューヨーク州 12065, クリフトン パーク，トレヴァー コート ７
Claims (9)
- 【請求項１】カソードと；前記カソード上に配置したＮ
＋領域と；前記Ｎ＋領域上に配置したＮ−領域と；前記
Ｎ−領域内に配置した複数のＰ＋領域と；複数のＰ＋領
域とＮ−領域の露出部上に配置したアノードと、を含ん
でなり、Ｐ＋領域の各々が半径５〜１００μｍの円形で
あることを特徴とする非対称スナバ抵抗体。 - 【請求項２】前記複数のＰ＋領域の各々が中心を有し、
前記中心同士が７〜２００μｍの間隔をおいて離れてお
り；前記複数のＰ＋領域の各々がストライプ状であり、
前記複数のＰ＋領域の各々が７〜２００μｍ離れてお
り；前記Ｎ−領域の厚さが約０．５〜６０ミルである請
求項１に記載の非対称スナバ抵抗体。 - 【請求項３】前記非対称スナバ抵抗体の抵抗が順方向で
０．０１〜１００ｍΩ・ｃｍ2 であり、逆方向で０．１
〜１００ｍΩ・ｃｍ2 であり、Ｐ＋領域間のＮ−領域の
露出領域がＮ領域である請求項１又は２に記載の非対称
スナバ抵抗体。 - 【請求項４】第一電圧源に結合した第一ターミナルと第
二電圧源に結合した第二ターミナルとを備えたトランジ
スタと、前記トランジスタの前記第一ターミナルに結合
した誘導負荷と、前記第一及び第二ターミナルに結合し
たスナバ回路と、を含んでなる回路であって、前記スナ
バ回路が、 第一及び第二コンデンサ端子を有するコンデンサであ
り、前記第一コンデンサターミナルが前記トランジスタ
の前記第一ターミナルに結合しているものと；前記第二
コンデンサ端子に結合したアノードと；前記トランジス
タの第二ターミナルに結合したカソードと；前記カソー
ド上に配置したＮ＋領域と；前記Ｎ＋領域上に配置した
Ｎ−領域と；前記Ｎ−領域に配置した複数のＰ＋領域
と、を含んでなり、アノードが前記Ｐ＋領域上と前記Ｎ
−領域の露出部上に配置されていることを特徴とする回
路。 - 【請求項５】前記トランジスタが二極トランジスタであ
り、前記トランジスタの第一端子がエミッタであり、前
記トランジスタの第二端子がコレクタである請求項４に
記載の回路。 - 【請求項６】前記トランジスタが電界効果形トランジス
タであり、前記トランジスタの第一端子がドレインであ
り、前記トランジスタの第二端子がソースである請求項
４記載の回路。 - 【請求項７】前記複数のＰ＋領域の各々が半径５〜１０
０μｍの円形であり、前記複数のＰ＋領域の各々が中心
を有し、前記中心同士が７〜２００μｍの間隔をおいて
離れている請求項４〜６のいずれか１項に記載の回路。 - 【請求項８】前記複数のＰ＋領域の各々がストライプ状
であり、前記複数のＰ＋領域の各々が７〜２００μｍの
間隔をおいて離れており、前記Ｎ−領域の厚さが約０．
５〜６０ミルである請求項７に記載の回路。 - 【請求項９】前記非対称スナバ抵抗体の抵抗が順方向で
０．０１〜１００ｍΩ・ｃｍ2 であり、逆方向で０．１
〜１００ｍΩ・ｃｍ2 であり、Ｐ＋領域間のＮ−領域の
露出部がＮ領域である請求項８に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/634371 | 1996-04-18 | ||
| US08/634,371 US5880513A (en) | 1996-04-18 | 1996-04-18 | Asymmetric snubber resistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070289A true JPH1070289A (ja) | 1998-03-10 |
Family
ID=24543507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9099114A Pending JPH1070289A (ja) | 1996-04-18 | 1997-04-16 | 非対称スナバ抵抗体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5880513A (ja) |
| JP (1) | JPH1070289A (ja) |
| DE (1) | DE19715911A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479882B2 (en) | 2000-06-15 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Current-limiting device |
| JP2010206106A (ja) * | 2009-03-05 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置、電力変換装置及び半導体装置の製造方法 |
| JP2010205758A (ja) * | 2009-02-27 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
Families Citing this family (4)
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|---|---|---|---|---|
| IT1311280B1 (it) * | 1999-12-24 | 2002-03-12 | St Microelectronics Srl | Struttura di resistore integrato verticale di ingombro ridotto peralta tensione e relativo processo di fabbricazione. |
| US6261874B1 (en) * | 2000-06-14 | 2001-07-17 | International Rectifier Corp. | Fast recovery diode and method for its manufacture |
| US7262467B2 (en) * | 2003-09-10 | 2007-08-28 | Ixys Corporation | Over charge protection device |
| US20150162429A1 (en) * | 2012-01-26 | 2015-06-11 | Hitachi, Ltd. | Semiconductor Device and Power Conversion Device Using the Same |
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|---|---|---|---|---|
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| JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
| US4366522A (en) * | 1979-12-10 | 1982-12-28 | Reliance Electric Company | Self-snubbing bipolar/field effect (biofet) switching circuits and method |
| US4414479A (en) * | 1981-07-14 | 1983-11-08 | General Electric Company | Low dissipation snubber for switching power transistors |
| JPS59132167A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | 半導体装置 |
| GB8713440D0 (en) * | 1987-06-09 | 1987-07-15 | Texas Instruments Ltd | Semiconductor device |
| JPH077837B2 (ja) * | 1990-11-29 | 1995-01-30 | 工業技術院長 | サージ防護デバイス |
| JP2570022B2 (ja) * | 1991-09-20 | 1997-01-08 | 株式会社日立製作所 | 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法 |
| JP2850694B2 (ja) * | 1993-03-10 | 1999-01-27 | 株式会社日立製作所 | 高耐圧プレーナ型半導体装置 |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| US5479031A (en) * | 1993-09-10 | 1995-12-26 | Teccor Electronics, Inc. | Four layer overvoltage protection device having buried regions aligned with shorting dots to increase the accuracy of overshoot voltage value |
| JP2666743B2 (ja) * | 1994-11-22 | 1997-10-22 | 日本電気株式会社 | 定電圧ダイオード |
-
1996
- 1996-04-18 US US08/634,371 patent/US5880513A/en not_active Expired - Lifetime
-
1997
- 1997-04-16 DE DE19715911A patent/DE19715911A1/de not_active Withdrawn
- 1997-04-16 JP JP9099114A patent/JPH1070289A/ja active Pending
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|---|---|---|---|---|
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| JP2010205758A (ja) * | 2009-02-27 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
| JP2010206106A (ja) * | 2009-03-05 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置、電力変換装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19715911A1 (de) | 1997-10-30 |
| US5880513A (en) | 1999-03-09 |
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