JPH0582143U - 電流バランスを改善したスイッチング素子の並列接続回路 - Google Patents

Abstract

(57)【要約】 【目的】 並列接続されたスイッチング素子において、
スイッチング素子のターン・オフ特性に差異があって
も、ターン・オフ過渡時の電流分担のアンバランスを極
力おさえること。 【構成】 スイッチング素子として、大電力トランジス
タ１，２を複数個接続した配線構成において、ベース駆
動回路３へ接続するそれぞれのトランジスタのエミッタ
端子１３，２３間、および、ベース端子１２，２２間を
最短距離で配線する。上記のように構成することによ
り、並列接続されたトランジスタをターン・オフする
際、先に逆回復した方のトランジスタに流れていたベー
ス逆バイアス電流が、上記配線経路を介して、まだ、逆
回復していない他方のトランジスタに素早く流れこむ。
このため、他方のトランジスタのベース逆バイアス電流
が増加し、ターン・オフ・タイムが短縮される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は電流バランスを改善したスイッチング素子の並列接続回路に関し、特 に、複数個のトランジスタもしくはゲート・ターン・オフ・サイリスタ（以下Ｇ ＴＯという）を並列接続する場合のターン・オフ時における電流バランスを改善 したスイッチング素子の並列接続回路に関するものである。

【０００２】

【従来の技術】

大電流が流れるスイッチング素子を複数個並列接続する場合には、複数個のス イッチング素子に流れる電流をバランスさせ、特定のスイッチング素子に大電流 が流れないようにする必要がある。 このため、従来、スイッチング素子として、例えばトランジスタを並列接続す る場合には、図３に示すような配線構成を用いていた。

【０００３】 図３において、１，２はそれぞれ並列に接続されるトランジスタであり、１１ ，２１はそれぞれトランジスタのコレクタ端子、１２，２２はベース端子、１３ ，２３はベース駆動回路へ接続するためのエミッタ端子、１４，２４は主回路配 線用のエミッタ端子、３はベース駆動回路、４１ないし４６は主回路配線用の通 電導体である。

【０００４】 従来は、トランジスタ１および２の主回路電流をバランスさせるため、同図に 示すように、通電導体４２と通電導体４３および通電導体４５と通電導体４６に 同一のものを用い、トランジスタ１と２の主回路の配線インピーダンスそろえて いた。 しかし、上記のような配線構成では、トランジスタ１とトランジスタ２のター ン・オフ特性の差異により、ターン・オフ過渡時に流れる電流分担がアンバラン スになることがあった。これは、特に、トランジスタ１およびトランジスタ２か らベース駆動回路３までの配線インピーダンスが大きい程、アンバランスが大き かった。

【０００５】 図４は、図３に示した従来の配線構成によるトランジスタの並列回路における 動作波形図であり、同図において、（ａ）はトランジスタ１のコレクタ電流波形 、（ｂ）はトランジスタ２のコレクタ電流波形、（ｃ）はトランジスタ１のベー ス電流波形、（ｄ）はトランジスタ２のベース電流波形である。 図４に示すように、トランジスタ１と２のターン・オフ特性の差異により、同 図（ア）点でトランジスタ１のベース−エミッタ間が先に逆回復してしまうと、 トランジスタ２のコレクタ電流は、図４の波形（ｂ）に示すように、（イ）点で トランジスタ２のベース−エミッタ間が逆回復するまでの間に急激に増加してし まう。

【０００６】 そして、（ア）点から（イ）点までの時間は、トランジスタ２からベース駆動 回路３までの配線インピーダンスに大きく依存しており、配線インピーダンスが 大きい程、この時間が長くなり、トランジスタ２のコレクタ電流の増加分が大き くなる。

【０００７】

【考案が解決しようとする課題】

上記のように、従来の並列接続回路では、遅くオフになる方のトランジスタの コレクタ電流の増加が大きくなる。 したがって、この電流増加分を考慮しつつ、ターン・オフ時に定格しゃ断電流 値以下で安全にトランジスタをオフさせるためには、定常時にコレクタ電流を多 く流せないことになる。

【０００８】 すなわち、トランジスタを並列接続して大電流化を図ったにもかかわらず、そ の目的を充分達成できない。 本考案は上記した従来技術の欠点に鑑みなされたものであって、スイッチング 素子のターン・オフ特性に差異があっても、ターン・オフ過渡時の電流分担のア ンバランスを極力おさえることができるスイッチング素子の並列接続回路を提供 することを目的とする。

【０００９】

【課題を解決するための手段】

本考案は、上記課題を解決するため、スイッチング用トランジスタもしくはゲ ート・ターン・オフ・サイリスタを複数個接続したスイッチング素子の並列接続 回路において、 それぞれのトランジスタのベース端子間およびベース駆動回路へ接続されるエ ミッタ端子間、もしくは、それぞれのゲート・ターン・オフ・サイリスタのゲー ト端子間およびゲート駆動回路へ接続されるカソード端子間を最短距離で配線す る配線手段を設け、並列に接続された複数個のスイッチング素子のターン・オフ 時の電流分担のアンバランスを改善するように構成したものである。

【００１０】

【作用】

並列接続された各スイッチング素子のそれぞれベース端子間およびエミッタ端 子間、もしくは、ゲート端子間およびカソード端子間を最短距離で配線すること により、並列接続されたスイッチング素子をターン・オフする際、先にベース− エミッタ間が逆回復した方のスイッチング素子に流れていた逆バイアス電流が、 上記配線経路を介して、まだ、逆回復していない方のスイッチング素子に素早く 流れこむ。

【００１１】 このため、逆回復していない方のスイッチング素子の逆バイアス電流が増加し 、ターン・オフ・タイムが短縮される。 したがって、ターン・オフ過渡時における主回路電流の増加を最小限に抑える ことができる。

【００１２】

【実施例】

図１は本発明の１実施例を示す図であり、同図は、スイッチング素子として、 トランジスタを用いた場合の実施例を示す図である。 同図において、図３の従来例と同一の構成要素には同一の符号が付されており 、図１の実施例が図３の従来例と異なる点は、トランジスタ１と２のエミッタ端 子１３と２３との間、および、ベース端子１２と２２の間を最短の距離で接続す るための通電導体５１および５２を追加接続したことである。

【００１３】 図２は上記実施例のトランジスタの並列回路における動作波形図であり、図４ と同様、同図（ａ）はトランジスタ１のコレクタ電流波形、（ｂ）はトランジス タ２のコレクタ電流波形、（ｃ）はトランジスタ１のベース電流波形、（ｄ）は トランジスタ２のベース電流波形である。 次に図２を用いて図１に示す本実施例の動作を説明する。

【００１４】 図２において、トランジスタ１および２がターン・オフする際、トランジスタ １がトランジスタ２より先にターン・オフすると、（ア）点において、トランジ スタ１のベース−エミッタ間が逆回復した後、トランジスタ１の逆バイアス電流 が、通電導体５１および５２を介して、トランジスタ２のエミッタからベース方 向に素早く流れ込む。

【００１５】 このため、図２の波形（ｄ）に示すように、トランジスタ２のベース逆バイア ス電流が急激に増加し、トランジスタ２のベース−エミッタ間も素早く逆回復す る。 したがって、図２の波形（ｂ）に示すようにトランジスタ２のコレクタ電流の 増加を最小限に抑えることができる。

【００１６】 なお、上記実施例においては、スイッチング素子としてトランジスタを用いた 実施例を示したが、本考案におけるスイッチング素子はトランジスタに限定され るものではなく、ＧＴＯなど逆バイアス電流を流してターン・オフするその他の スイッチング素子にも適用できることは言うまでもない。 また、上記実施例においては、２個のトランジスタの並列接続の例を示したが 本考案は上記実施例に限定されるものではなく、２以上の任意の個数のスイッチ ング素子の並列接続にも適用することができる。

【００１７】

【考案の効果】

以上説明したことから明らかなように、本考案においては、並列接続されたス イッチング素子において、各スイッチング素子のベース端子間およびエミッタ端 子間、もしくは、ゲート端子間およびカソード端子間を最短の距離で配線すると いう簡単な構成により、ターン・オフ過渡時における電流バランスを改善するこ とができ、スイッチング素子の並列接続による大電流化に極めて有効である。

【図面の簡単な説明】

【図１】本考案の実施例を示す図である。

【図２】本考案の実施例の動作波形図である。

【図３】従来の並列接続トランジスタの配線構成を示す
図である。

【図４】従来の並列接続トランジスタの配線構成におけ
る動作波形図である。

【符号の説明】

１，２ トランジスタ ３ ベース駆動回路 １１，２１ コレクタ端子 １２，２２ ベース端子 １３，２３ ベース駆動回路へ接続するため
のエミッタ端子 １４，２４ 主回路配線用のエミッタ端子 ４１，４２，４３，４４，４５，４６ 主回路配線用の
通電導体 ５１，５２ 通電導体

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 スイッチング用トランジスタもしくはゲ
   ート・ターン・オフ・サイリスタを複数個接続したスイ
   ッチング素子の並列接続回路において、 それぞれのトランジスタのベース端子間およびベース駆
   動回路へ接続されるエミッタ端子間、もしくは、それぞ
   れのゲート・ターン・オフ・サイリスタのゲート端子間
   およびゲート駆動回路へ接続されるカソード端子間を最
   短距離で配線する配線手段を設け、 並列に接続された複数個のスイッチング素子のターン・
   オフ時の電流分担のアンバランスを改善したことを特徴
   とする電流バランスを改善したスイッチング素子の並列
   接続回路。