JPH0733461Y2 - スイッチング回路 - Google Patents
スイッチング回路Info
- Publication number
- JPH0733461Y2 JPH0733461Y2 JP12836588U JP12836588U JPH0733461Y2 JP H0733461 Y2 JPH0733461 Y2 JP H0733461Y2 JP 12836588 U JP12836588 U JP 12836588U JP 12836588 U JP12836588 U JP 12836588U JP H0733461 Y2 JPH0733461 Y2 JP H0733461Y2
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- JP
- Japan
- Prior art keywords
- conductor
- terminal
- side conductor
- side plate
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】 ［考案の目的］ （産業上の利用分野） 本考案は、FET等の高速スイッチング素子を用いたスイ
ッチング回路に関する。
ッチング回路に関する。
（従来の技術） 近年、FET等の高速スイッチング素子を多数個（数十〜
数百個）並列接続し、高周波でスイッチング（オンオ
フ）動作させてパルス波を得る回路が加速器の電流制御
回路に使用されている。第４図ないし第６図はその一例
を示し、第４図の回路図において、１は直流電源、2A〜
2EはFET保護用ヒューズ、3A〜3EはFET、4A〜4Eは環流ダ
イオード、6A〜6EはFETオン時の振動を抑制するスナバ
ー抵抗、7A〜7EはFETオフ時の過電圧を抑制するスナバ
ーコンデンサ、８は一端に直流電源１と接続されるＤ端
子8aを有するＤ側板状導体（Ｄブス）、９は一端に負荷
側５と接続されるＳ端子9aを有するＳ側板状導体（Ｓブ
ス）、10は一端に直流電源１と接続されるＮ端子10aを
有するＮ側板状導体（Ｎブス）である。なお、11はコン
デンサで、FETオフ時のインダクタンスによる過電圧を
防止するものである。
数百個）並列接続し、高周波でスイッチング（オンオ
フ）動作させてパルス波を得る回路が加速器の電流制御
回路に使用されている。第４図ないし第６図はその一例
を示し、第４図の回路図において、１は直流電源、2A〜
2EはFET保護用ヒューズ、3A〜3EはFET、4A〜4Eは環流ダ
イオード、6A〜6EはFETオン時の振動を抑制するスナバ
ー抵抗、7A〜7EはFETオフ時の過電圧を抑制するスナバ
ーコンデンサ、８は一端に直流電源１と接続されるＤ端
子8aを有するＤ側板状導体（Ｄブス）、９は一端に負荷
側５と接続されるＳ端子9aを有するＳ側板状導体（Ｓブ
ス）、10は一端に直流電源１と接続されるＮ端子10aを
有するＮ側板状導体（Ｎブス）である。なお、11はコン
デンサで、FETオフ時のインダクタンスによる過電圧を
防止するものである。
上記FET3A〜3EはFET保護用ヒューズ2A〜2Eを介してドレ
イン側をＤ側板状導体８に接続され、ソース側をＳ側板
状導体９に接続されている。また、環流ダイオード4A〜
4Eはアノード側をＮ側板状導体10に接続され、カソード
側をＳ側板状導体９に接続されている。
イン側をＤ側板状導体８に接続され、ソース側をＳ側板
状導体９に接続されている。また、環流ダイオード4A〜
4Eはアノード側をＮ側板状導体10に接続され、カソード
側をＳ側板状導体９に接続されている。
このように構成されるスイッチング回路は第５図及び第
６図に示すような構造となっており、Ｓ側板状導体９に
は冷却水配管12が取付けられているとともに、水冷を必
要とするFET3A〜3E、環流ダイオード4A〜4E、スナバー
抵抗6A〜6Eが直接取付けられている。また、前記FET保
護用ヒューズ2A〜2Eはヒューズホルダ13A〜13Eに収納さ
れてＳ側板状導体９に絶縁物を介して取付けられてい
る。そして、前記Ｄ側板状導体８及びＳ側板状導体９は
各配線のインダクタンスを低減するために夫々絶縁物1
4,15を介してＮ側板状導体10の両側に配置されている。
なお、図中16A〜16EはＤ側板状導体８とFET保護用ヒュ
ーズ2A〜2Eとを接続する接続導体、17A〜17EはFET保護
用ヒューズ2A〜2EとFET3A〜3Eのドレイン端子とを接続
する接続導体、18A〜18Eは環流ダイオード4A〜4Eのアノ
ードとＮ側板状導体10とを接続する接続導体である。
６図に示すような構造となっており、Ｓ側板状導体９に
は冷却水配管12が取付けられているとともに、水冷を必
要とするFET3A〜3E、環流ダイオード4A〜4E、スナバー
抵抗6A〜6Eが直接取付けられている。また、前記FET保
護用ヒューズ2A〜2Eはヒューズホルダ13A〜13Eに収納さ
れてＳ側板状導体９に絶縁物を介して取付けられてい
る。そして、前記Ｄ側板状導体８及びＳ側板状導体９は
各配線のインダクタンスを低減するために夫々絶縁物1
4,15を介してＮ側板状導体10の両側に配置されている。
なお、図中16A〜16EはＤ側板状導体８とFET保護用ヒュ
ーズ2A〜2Eとを接続する接続導体、17A〜17EはFET保護
用ヒューズ2A〜2EとFET3A〜3Eのドレイン端子とを接続
する接続導体、18A〜18Eは環流ダイオード4A〜4Eのアノ
ードとＮ側板状導体10とを接続する接続導体である。
このように構成されるスイッチング回路は、FET3A〜3E
がオンするとＤ端子8aから各FET保護用ヒューズ2A〜2E
を通り、さらに各FET3A〜3Eを通ってＳ端子9aに電流が
流れ、またFET3A〜3EがオフするとＮ端子10aから各環流
ダイオード4A〜4Eを通ってＳ端子9aに電流が流れる。と
ころが、この場合の各FET3A〜3E及び各環流ダイオード4
A〜4Eに流れる電流の経路は入出力端子8a,9a,10aに近い
ものほど短く、遠ざかるに従って長くなっているため、
入出力端子8a,9a,10aから各FET3A〜3E間及び環流ダイオ
ード4A〜4E間のインダクタンスがアンバランスとなり、
各FET3A〜3E及び各環流ダイオード4A〜4Eに流れる電流
がアンバランスとなっていた。
がオンするとＤ端子8aから各FET保護用ヒューズ2A〜2E
を通り、さらに各FET3A〜3Eを通ってＳ端子9aに電流が
流れ、またFET3A〜3EがオフするとＮ端子10aから各環流
ダイオード4A〜4Eを通ってＳ端子9aに電流が流れる。と
ころが、この場合の各FET3A〜3E及び各環流ダイオード4
A〜4Eに流れる電流の経路は入出力端子8a,9a,10aに近い
ものほど短く、遠ざかるに従って長くなっているため、
入出力端子8a,9a,10aから各FET3A〜3E間及び環流ダイオ
ード4A〜4E間のインダクタンスがアンバランスとなり、
各FET3A〜3E及び各環流ダイオード4A〜4Eに流れる電流
がアンバランスとなっていた。
（考案が解決しようとする課題） 上述した従来技術では各FET3A〜3E及び各環流ダイオー
ド4A〜4Eに流れる電流の経路が入出力端子に近いほど短
く、遠ざかるに従って長くなっていたため、各FET3A〜3
E及び各環流ダイオード4A〜4Eに流れる電流にアンバラ
ンスが生じるという問題があった。そこで、本考案は上
記の問題点を解消するためになされたもので、各高速ス
イッチング素子及び各環流ダイオードに流れる電流経路
の長さを入出力端子間で等しくでき、各高速スイッチン
グ素子及び各環流ダイオードに均等な電流を流すことが
できるスイッチング回路を提供しようとするものであ
る。
ド4A〜4Eに流れる電流の経路が入出力端子に近いほど短
く、遠ざかるに従って長くなっていたため、各FET3A〜3
E及び各環流ダイオード4A〜4Eに流れる電流にアンバラ
ンスが生じるという問題があった。そこで、本考案は上
記の問題点を解消するためになされたもので、各高速ス
イッチング素子及び各環流ダイオードに流れる電流経路
の長さを入出力端子間で等しくでき、各高速スイッチン
グ素子及び各環流ダイオードに均等な電流を流すことが
できるスイッチング回路を提供しようとするものであ
る。
［考案の構成］ （課題を解決するための手段） 上記課題を解決するために本考案は、一端に直流電源と
接続されるＤ端子,N端子を有するＤ側導体およびＮ側導
体と、一端に負荷側と接続されるＳ端子を有するＳ側導
体と、上記Ｄ側導体とＳ側導体間に並列接続される複数
個の高速スイッチング素子と、上記Ｎ側導体とＳ側導体
間に並列接続される複数個の環流ダイオードとを具備し
たスイッチング回路において、前記Ｓ側導体と高速スイ
ッチング素子及び環流ダイオード間には中間導体を設
け、この中間導体の一端と前記Ｓ側導体の他端とを電気
的に接続したことを特徴とするものである。
接続されるＤ端子,N端子を有するＤ側導体およびＮ側導
体と、一端に負荷側と接続されるＳ端子を有するＳ側導
体と、上記Ｄ側導体とＳ側導体間に並列接続される複数
個の高速スイッチング素子と、上記Ｎ側導体とＳ側導体
間に並列接続される複数個の環流ダイオードとを具備し
たスイッチング回路において、前記Ｓ側導体と高速スイ
ッチング素子及び環流ダイオード間には中間導体を設
け、この中間導体の一端と前記Ｓ側導体の他端とを電気
的に接続したことを特徴とするものである。
（作用） 本考案においては、Ｓ側導体と高速スイッチング素子及
び環流ダイオード間に中間導体を設け、この中間導体の
一端と前記Ｓ側導体の他端とを電気的に接続することに
より、各高速スイッチング素子及び各環流ダイオードに
流れる電流経路の長さが入出力端子間（Ｄ端子とＳ端子
間及びＮ端子とＳ端子間）で等しくなるため、各高速ス
イッチング素子及び各環流ダイオードに均等な電流を流
すことができる。
び環流ダイオード間に中間導体を設け、この中間導体の
一端と前記Ｓ側導体の他端とを電気的に接続することに
より、各高速スイッチング素子及び各環流ダイオードに
流れる電流経路の長さが入出力端子間（Ｄ端子とＳ端子
間及びＮ端子とＳ端子間）で等しくなるため、各高速ス
イッチング素子及び各環流ダイオードに均等な電流を流
すことができる。
（実施例） 以下、本考案の一実施例を第１図〜第３図を参照して説
明する。なお、第４図〜第６図に示したものと同一部分
には同一符号を付し、それらの説明は省略する。
明する。なお、第４図〜第６図に示したものと同一部分
には同一符号を付し、それらの説明は省略する。
第１図〜第３図において、19はＤ側板状導体、20は中間
板状導体、21はＮ側板状導体であり、これらは夫々第４
図の8,9,10と同一機能を持つものである。また、22は一
端にＳ端子22aを有するＳ側板状導体で、このＳ側板状
導体22の他端は前記中間板状導体20の一端と電気的に接
続されている。なお、図中23,24,25は各導体19,22,21,2
0間に介挿される絶縁物である。
板状導体、21はＮ側板状導体であり、これらは夫々第４
図の8,9,10と同一機能を持つものである。また、22は一
端にＳ端子22aを有するＳ側板状導体で、このＳ側板状
導体22の他端は前記中間板状導体20の一端と電気的に接
続されている。なお、図中23,24,25は各導体19,22,21,2
0間に介挿される絶縁物である。
次にこのように構成される本実施例の作用を説明する。
上記の構成によると、FET3A〜3Eがオンの時にはＤ端子1
9aからFET保護用ヒューズ2A〜2Eを通って各FET3A〜3Eに
電流が流れ、さらに中間板状導体20及びＳ側板状導体22
を通ってＳ端子22aに電流が流れる。また、FET3A〜3Eが
オフの時にはＮ端子21aから各環流ダイオード4A〜4Eに
電流が流れ、さらに中間板状導体20及びＳ側板状導体22
を通ってＳ端子22aに電流が流れる。したがって、本実
施例においては各FET3A〜3E及び各環流ダイオード4A〜4
Eに流れる電流経路の長さが入出力端子間（Ｄ端子19aと
Ｓ端子22a間及びＮ端子21aとＳ端子22a間）で等しくな
るため、各FET3A〜3E及び各環流ダイオード4A〜4Eに均
等な電流を流すことができる。
上記の構成によると、FET3A〜3Eがオンの時にはＤ端子1
9aからFET保護用ヒューズ2A〜2Eを通って各FET3A〜3Eに
電流が流れ、さらに中間板状導体20及びＳ側板状導体22
を通ってＳ端子22aに電流が流れる。また、FET3A〜3Eが
オフの時にはＮ端子21aから各環流ダイオード4A〜4Eに
電流が流れ、さらに中間板状導体20及びＳ側板状導体22
を通ってＳ端子22aに電流が流れる。したがって、本実
施例においては各FET3A〜3E及び各環流ダイオード4A〜4
Eに流れる電流経路の長さが入出力端子間（Ｄ端子19aと
Ｓ端子22a間及びＮ端子21aとＳ端子22a間）で等しくな
るため、各FET3A〜3E及び各環流ダイオード4A〜4Eに均
等な電流を流すことができる。
［考案の効果］ 以上説明したように本考案は、一端に直流電源と接続さ
れるＤ端子,N端子を有するＤ側導体およびＮ側導体と、
一端に負荷側と接続されるＳ端子を有するＳ側導体と、
上記Ｄ側導体とＳ側導体間に並列接続される複数個の高
速スイッチング素子と、上記Ｎ側導体とＳ側導体間に並
列接続される複数個の環流ダイオードとを具備したスイ
ッチング回路において、前記Ｓ側導体と高速スイッチン
グ素子及び環流ダイオード間に中間導体を設け、この中
間導体の一端と前記Ｓ側導体の他端とを電気的に接続し
たものである。したがって、本考案によれば各高速スイ
ッチング素子及び各環流ダイオードに流れる電流経路の
長さを入出力端子間で等しくでき、各高速スイッチング
素子及び各環流ダイオードに均等な電流を流すことがで
きるスイッチング回路を提供できる。
れるＤ端子,N端子を有するＤ側導体およびＮ側導体と、
一端に負荷側と接続されるＳ端子を有するＳ側導体と、
上記Ｄ側導体とＳ側導体間に並列接続される複数個の高
速スイッチング素子と、上記Ｎ側導体とＳ側導体間に並
列接続される複数個の環流ダイオードとを具備したスイ
ッチング回路において、前記Ｓ側導体と高速スイッチン
グ素子及び環流ダイオード間に中間導体を設け、この中
間導体の一端と前記Ｓ側導体の他端とを電気的に接続し
たものである。したがって、本考案によれば各高速スイ
ッチング素子及び各環流ダイオードに流れる電流経路の
長さを入出力端子間で等しくでき、各高速スイッチング
素子及び各環流ダイオードに均等な電流を流すことがで
きるスイッチング回路を提供できる。
第１図ないし第３図は本考案の一実施例を示す図で、第
１図はスイッチング回路の回路図、第２図はその外観
図、第３図は第２図に示す矢印Ａ方向の矢視図、第４図
ないし第６図は従来技術を説明するための図で、第４図
は従来のスイッチング回路の回路図、第５図はその外観
図、第６図は第５図に示す矢印Ｂ方向の矢視図である。 １……直流電源、2A〜2E……FET保護用ヒューズ、3A〜3
E……FET、4A〜4E……環流ダイオード、6A〜6E……スナ
バー抵抗、7A〜7E……スナバーコンデンサ、19……Ｄ側
板状導体、20……中間板状導体、21……Ｎ側板状導体、
22……Ｓ側板状導体、19a……Ｄ端子、21a……Ｎ端子、
22a……Ｓ端子。
１図はスイッチング回路の回路図、第２図はその外観
図、第３図は第２図に示す矢印Ａ方向の矢視図、第４図
ないし第６図は従来技術を説明するための図で、第４図
は従来のスイッチング回路の回路図、第５図はその外観
図、第６図は第５図に示す矢印Ｂ方向の矢視図である。 １……直流電源、2A〜2E……FET保護用ヒューズ、3A〜3
E……FET、4A〜4E……環流ダイオード、6A〜6E……スナ
バー抵抗、7A〜7E……スナバーコンデンサ、19……Ｄ側
板状導体、20……中間板状導体、21……Ｎ側板状導体、
22……Ｓ側板状導体、19a……Ｄ端子、21a……Ｎ端子、
22a……Ｓ端子。
Claims (1)
- 【請求項１】一端にＤ端子を有するＤ側導体と、一端に
Ｎ端子を有するＮ側導体と、一端にＳ端子を有するＳ側
導体と、前記Ｓ側導体のＳ端子及び前記Ｎ側導体のＮ端
子間に接続される負荷と、前記Ｄ側導体のＤ端子及び前
記Ｎ側導体のＮ端子間に接続される直流電源と、中間導
体と、前記Ｄ側導体と前記中間導体間に並列接続される
複数個の高速スイッチング素子と、前記Ｎ側導体と前記
中間導体間に並列接続される複数個の還流ダイオードと
を備え、 前記Ｄ側導体、前記Ｎ側導体、前記Ｓ側導体、前記中間
導体をそれぞれ空間的に平行に配置し、前記中間導体の
一端と前記Ｓ側導体の他端とを電気的に接続したことを
特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12836588U JPH0733461Y2 (ja) | 1988-09-30 | 1988-09-30 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12836588U JPH0733461Y2 (ja) | 1988-09-30 | 1988-09-30 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0249227U JPH0249227U (ja) | 1990-04-05 |
| JPH0733461Y2 true JPH0733461Y2 (ja) | 1995-07-31 |
Family
ID=31381639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12836588U Expired - Lifetime JPH0733461Y2 (ja) | 1988-09-30 | 1988-09-30 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0733461Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180033879A (ko) * | 2016-09-26 | 2018-04-04 | 기초과학연구원 | 복수개의 직렬 연결 방식 트랜지스터 스위치의 과전압 방지 회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6556406B1 (en) * | 1998-02-12 | 2003-04-29 | Omron Corporation | Solid-state relay |
-
1988
- 1988-09-30 JP JP12836588U patent/JPH0733461Y2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180033879A (ko) * | 2016-09-26 | 2018-04-04 | 기초과학연구원 | 복수개의 직렬 연결 방식 트랜지스터 스위치의 과전압 방지 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249227U (ja) | 1990-04-05 |
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