JPH11112807A - 連続色調印刷のグレイ・レベルを作り出すための遅延線を校正するための方法及び装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 一連のアナログ遅延素子を使用し、単にスラ
イス・クロックを利用するよりも高解像度のプリンタを
提供する。 【解決手段】 遅延素子は、「校正モード」によって、
各ページの印刷開始時に自動的に校正される。校正モー
ド中には、遅延線チェーンにクロック・パルスが供給さ
れ、一度に１つの追加遅延素子を増やすことで、遅延線
チェーンを繰り返し試験し、スライス・クロックの１周
期に等しいか、またはこれより大きな時間遅延を生じさ
せるのに要する遅延素子数が判定される。この値の決定
後、校正された遅延素子を使用して、次のページ全体が
レーザ・プリンタで印刷出力される。連続階調印刷に各
種のグレイ・レベルを要求するときには、特定の画素ま
たは画素群の完全なスライス及び部分的なスライスの数
が、要求のグレイ・レベルから決定される。部分スライ
スを印刷するときには、フリップフロップを制御するの
に使用する適当な数の遅延素子を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、印刷装
置のグレイ・レベル数を増大することに関し、特に、よ
り高速なクロックとして実質的に機能する遅延素子を使
用する種類のプリンタに関する。特に本発明は、別な方
法で利用可能なものよりも多くのグレイ・レベルを生成
するために、スライス・クロック・パルスを細分するこ
とができる一群の直列遅延段を提供する改良型のレーザ
・プリンタとして、そして各遅延段で導入された時間遅
延を校正する方法として開示される。

【０００２】

【従来の技術】電子写真術に基づくプリンタでは印刷解
像度が増すにつれて、知覚される印刷品質に対する印刷
スムージング方法の効果は小さくなる。印刷スタンダー
ドが、カメラ・レディなコピーに向かうにつれて、ＥＰ
プリンタは一般に、画像の鮮明度となめらかさの間のト
レードオフを強いられる。よりシャープで鮮明な画像を
得るためには、各ハーフトーン・セルが、印刷画素の小
格子に対応する小さな絶対面積だけを占有しなければな
らない。実物そっくりの自然なトーンに必要なグレイ・
レベルのなめらかで漸進的な遷移を得るためには、各ハ
ーフトーン・セルは、多くの選択可能なグレイ・レベル
を含まなければならない。さらに、１ビットの情報が黒
または白の画素を表す２値印刷では、ユーザは、画像の
鮮明度か、またはなめらかさかを選択しなければならな
い。

【０００３】複数ビット印刷となる連続階調印刷では、
印刷画素あたりの制御レベルを多重化することによって
鮮明度となめらかさの間の困難なトレードオフを回避す
ることができる。画像生成ソフトウェアが複数の中間レ
ベルを選択できるようにすることによって、所与の領域
に印刷できるグレイ・レベル数は大幅に増加する。例え
ば、４×４画素のアレイからなるハーフトーン・セルで
は、白及び黒を含めて１７段階のグレイ・レベル｛（４
×４）＋１＝１７｝が可能である。このハーフトーン・
セルの各画素をさらに４分割することができる場合に
は、６５段階のグレイ・レベル｛（４×４×４）＋１＝
６５｝が可能となり、画素あたりの分割数をさらに多く
すれば、プリンタの有効解像度はさらに向上する。

【０００４】印刷の知覚解像度を向上させる努力におい
て、プリンタ・ハードウェアの設計は、各印刷画素を、
スライスと呼ばれるより小さな部分に分割する方法にそ
の焦点を合わせてきた。画素分割数の増加は一般に、ス
ライス・クロックの周波数を高めることによって実施さ
れ、これによって画素あたりにより多くのスライスが提
供される。この方法は、処理速度が低中速のプリンタ
（例えば１６ページ／分（ＰＰＭ）以下）での３００ｄ
ｐｉ及び６００ｄｐｉ印刷向けの標準的なＡＳＩＣシリ
コン処理では実施可能である。しかし、より高速な６０
０ｄｐｉプリンタ及び１２００ｄｐｉ以上のプリンタで
は、各画素を多くのスライスに分割するのに必要なクロ
ック周波数は極めて高くなる。例えば、１２ＰＰＭの速
度で１２００ｄｐｉ画素を８つのスライスに分割するの
に必要なスライス・クロックの周波数は、約３２０ＭＨ
ｚとなり、これは、現在の市販のＡＳＩＣシリコンによ
る処理で実施可能な実用上の上限を超えている。

【０００５】クロックに基づいた従来の同期的方法で
は、必要な性能レベルを得ることができないので、ハー
ドウェアの設計を、非同期技術を使用できるようなもの
にしなければならない。このような技術の１つに、アナ
ログ遅延線の使用がある。しかし、所与の遅延素子が生
成する遅延が変動しやすいために、この実施態様は実際
の適用では困難である。標準的な市販のＡＳＩＣでは、
所望の設定で得られる時間遅延の変動は、シリコン・プ
ロセッシング、周囲温度及び電源電圧における全変動の
３〜４倍にもなることがある。従来の回路における遅延
線の使用を、印刷解像度の向上に実際的なものにするた
めには、この可変性を大幅に低減しなければならない。

【０００６】別の特注の遅延線モジュールを使用して、
スライスの細分に使用できる再現可能な遅延時間を得る
ことも考えられる。また、Analog Devices社製のパルス
幅変調チップ、製品番号ＡＤ９５６０や、Dallas Semic
onductor社製のプログラマブル・パルス発生器、製品番
号ＤＳ１０４０などの別個のアナログ・パルス幅発生装
置を使用することによるアナログ・パルス幅技術の使用
もＥＰプリンタ・システムに有効であろう。

【０００７】画像処理システムまたはプリンタに遅延素
子を使用する他の方法が、セト（Seto）の米国特許第
５，３７９，１２６号などの特許に開示されている。こ
の特許は、高トーン品質の画像処理システムを開示した
ものである。これによれば、マスター・クロック信号で
８ビットの画像入力信号の同期がとられる。ラッチ及び
遅延回路を使用して、画像信号の密度レベル値を修正す
ることができる。これは、あるビットを、１つまたは複
数の遅延クロックの遅延時間、ならびに入力画像信号あ
たりのトーン数で重み付けすることによって実施され
る。一実施例では、それぞれがマスター・クロックとは
異なる位相を有する遅延させた４つの異なるクロック信
号を使用して、４本の異なる並列線を介してラッチ回路
から出力された画像信号を入力として受け取る「切換
え」回路を駆動する。これらの並列画像信号は、クロッ
ク信号と結合されて、それぞれの画像データ・バイトに
重み付けしたトーン信号を与える。４つの異なる「サブ
画素」クロック信号の位相角は、一組の所定時間遅延素
子によって固定される。

【０００８】カトー（Kato）の米国特許第５，３５１，
１３７号には、模擬ハーフトーン処理をした画像、及び
文字または線図を混合状態で含む画像の画素密度のため
の画素密度変換システムが開示されている。この特許に
開示されたさまざまな方法によって、画素密度を高めた
りまたは、低くしたりすることができる。いくつかの場
合には、画像信号は、ライン・バッファ、次いで画像ク
ロックによって刻時された遅延フリップフロップ要素を
通して送られる。図示の実施例では、「Ｄ」フリップフ
ロップは、４行ごと及び４列ごとにグループ分けされ、
参照可能な１６画素の精度が得られる。

【０００９】オジマ（Ojima）の米国特許第５，４８
８，４８７号には、レーザ・プリンタとともに使用する
画像生成システムが開示されている。この画像生成シス
テムには、主クロック信号の周期より短い時間周期でパ
ルス幅変調される信号が入力される。この入力信号は、
クロック信号より持続時間の短い複数の異なる信号に変
換され、これによって所定の重み付けに基づいたパルス
幅変調が実行される。クロック信号の周波数を高くする
ことなく、高階調の信号を得ることができる。第１の実
施例では、単一の９０度位相遅れ回路が提供され、これ
によって直角位相クロックが生成される。第２の実施例
では、パルス幅変調の重み付けを等分するのではなく、
その代わりに、不均等なインクリメントで時間遅延を調
節する。オジマによれば、「切換え回路素子の安定動作
が保証される限り、本発明は、遅延クロック信号の数及
びこれらの位相差に関して制限されない」。この「安定
動作」という表現は、時間遅延回路自体の動作特性が条
件によって変化しないことを指していることは明らかで
ある。

【００１０】カンター（Kantor）の米国特許第４，６８
１，４２４号には、印刷する特定の画素の全体のグレイ
露光を決定する「環境制御信号」（ＥＣＳ）を使用する
ＥＰプリンタが開示されている。環境条件の変化を補償
するために、画素の前縁及び後縁を事前に移動させるこ
とができる。遅延線回路は、一連の選択回路に接続され
た別個の５つの出力を有する。一組の比較器の出力状態
が、現在の環境制御信号の電圧レベルによって制御され
る。これらの比較器の出力が、黒の画素の後縁に与える
遅延量を制御し、その全幅を増大させる。同様に、これ
らの比較器の出力はさらに、この同じ画素の前縁の遷移
のタイミングを決定する。遅延線は、本来のクロック信
号に関して連続的に遅延させた一組のパルスを生成す
る。環境条件の補償によって、環境制御信号のアナログ
電圧に基づいてどの遅延線出力を使用するかが、自動的
に選択される。

【００１１】バセッティ（Bassetti）の米国特許第４，
６２５，２２２号には、プリントヘッドの駆動信号を修
正するＥＰプリンタ用の印刷強化回路が開示されてい
る。修正には、階段状の斜線の縁のスムージング、なら
びに単一の画素の幅線の、走査方向に垂直な方向及び走
査方向に平行な方向への拡張が含まれる。開示の回路
は、シフト・レジスタ、及び可変時間遅延素子を遅延線
として使用して、画素に使用するグレイ信号の密度を変
化させる。前縁及び後縁グレイ信号は、走査方向に平行
な方向に関して黒データの次に供給され、拡張された黒
信号は、単一の画素データに対して走査方向に垂直な方
向に提供される。動作モードに応じて、黒及びグレイの
両方の信号を通過させてもよいし、または、単一の画素
領域が、２つのグレイ信号を含む場合には、先頭のグレ
イ信号のみを通過させ、または単一の画素領域が、２つ
の追加の黒信号及び１つのグレイ信号を含む場合には、
グレイ信号のみを通過させることができる（いくつかの
変形形態が開示されている）。

【００１２】バセッティ（Bassetti）の米国特許第４，
５４４，２６４号には、バセッティの米国特許第４，６
２５，２２２号と類似の回路が開示されている。この特
許は、単一の画素の幅を拡張する前縁または後縁の黒信
号情報を生成する遅延回路を開示している。一般にグレ
イ画素は、黒の線の一縁に常に追加されるが、この開示
では、グレイ画素を、黒の線の後縁に隣接して追加する
こととしている。バセッティの米国特許第４，５４４，
２６４号では、黒の画素が追加された同じ場所にグレイ
画素を置くことを禁じている。

【００１３】

【発明が解決しようとする課題】したがって、本発明の
主な目的は、連続階調印刷のグレイ・レベルの数を増加
させる一連のアナログ遅延素子を使用することによっ
て、単にスライス・クロックを利用することによって得
られる解像度よりも高い解像度を示すプリンタを提供す
ることにある。

【００１４】本発明の他の目的は、スライス・クロック
をさらに分割して、連続階調印刷においてより多くのグ
レイ・レベルを生成し、遅延素子が動作する条件が変化
しても、再現可能な視覚解像度を印刷出力に与えるため
に、これらの遅延素子のタイミングを校正する一連のア
ナログ遅延線を含むプリンタを提供することにある。

【００１５】本発明の他の目的は、連続階調印刷におい
てより多くのグレイ・レベルを生成するために、スライ
ス・クロックをさらに分割し、非同期設計に関連した通
常パルス幅の可変性の全ての影響を実質的に排除する一
連のアナログ遅延素子を含むプリンタを提供することに
ある。

【００１６】本発明の他の目的は、スライス・クロック
を効果的にさらに分割して、連続階調印刷においてより
多くのグレイ・レベルを生成させるのに使用する一連の
遅延素子のその時点の時間遅延をリアル・タイムで校正
することができるプリンタを提供することにある。この
校正では、スライス・クロックの１周期に含まれる遅延
素子の数が自動的に判定される。

【００１７】本発明の追加の目的、利点及びその他の新
規な特徴は、その一部が以下の説明に記載されるが、他
の部分は、当業者が以下の説明を吟味することによっ
て、または本発明の実施によって明白となろう。

【００１８】

【課題を解決するための手段】前記及びその他の目的を
達成するために、本発明の一態様に基づいて、初期印刷
解像度を生み出す従来の画素クロック及び従来のスライ
ス（サブ画素）クロックを含む改良型のプリンタが提供
される。本発明のプリンタはさらに、非常に高速に動作
し、したがってスライスをさらに細分して、連続階調印
刷に使用可能な非常に多様なグレイ・レベルを生み出す
拡張モードで使用できる一連のアナログ遅延素子を提供
する。この連続階調印刷の拡張モードを使用することに
よって、一連の遅延素子の制御の下で、完全な「オン」
スライスの直前または直後に部分的なスライスを置くこ
とができる。開示の一実施例では、レーザ・プリントヘ
ッドに供給されるパルス出力が、遅延線チェーン（例え
ば直列遅延段群）にも供給される。遅延線チェーンは、
複数入力マルチプレクサに接続された個別の出力を有す
る。この複数入力マルチプレクサは、レーザ・プリント
ヘッドにリアル・タイムで出力されている１つのスライ
スを細分するのに使用する適当な数の遅延素子を選択す
るのに使用される。開示の他の実施例では、レーザ・プ
リントヘッドへのパルス出力が、遅延線素子及び２入力
マルチプレクサをそれぞれが含む個別の遅延段のチェー
ンに供給される。それぞれの２入力マルチプレクサは、
少なくとも１つの遅延線素子を通って伝わった遅延パル
スを入力するか、またはレーザ・プリントヘッドに送ら
れている「ビデオ出力」信号に起因するバッファされた
パルスを入力するように制御される。

【００１９】開示のどちらの実施例でも、遅延線チェー
ンは、印刷エンジンのＡＳＩＣ（特定用途向け集積回
路）内の電子部品から構成され、遅延素子は、各ページ
の印刷開始時に自動的に校正される。これは、遅延線チ
ェーン回路を「校正モード」に置くことによって実行さ
れる。校正モード中には、遅延線チェーンにクロック・
パルスが供給され、一度に１つの追加遅延素子を増やす
ことで、遅延線チェーンを繰り返し試験し、スライス・
クロックの１周期に等しいか、またはこれより大きな時
間遅延を生じさせるのに要する遅延素子数が判定され
る。この値の決定後、校正された遅延素子を使用して、
次のページ全体が印刷され、レーザ・プリントヘッドか
ら出力される。

【００２０】プリンタが、連続階調印刷にさまざまなグ
レイ・レベルを要求するときには、特定の画素または画
素群の完全なスライス及び部分的なスライスの数が、要
求のグレイ・レベルから決定される。部分スライスを印
刷するときには、レーザ・プリントヘッドに「ビデオ出
力」信号を出力するフリップフロップを制御するのに使
用する適当な数の遅延素子をプリンタが選択する。これ
は、このフリップフロップが、非同期「リセット」入力
を有し、この入力に制御信号が印加されると、フリップ
フロップの出力の状態が直ちに変化して、その時点でレ
ーザ・プリントヘッドに出力されていた「オンタイム」
のスライスが打ち切られることによって実行される。こ
のフリップフロップの非同期リセットを使用することに
よって、画素クロックやスライス・クロックの周波数ま
たは位相角とは無関係に、遅延線チェーンの完全な制御
の下でスライスを、より小さな時間間隔に細分すること
ができる、

【００２１】当業者は、発明実施の最良の形態の１つと
して本発明の好ましい実施例が記述、図示された以下の
説明及び図面から本発明の他の目的を明確に理解するで
あろう。本発明の他の異なる実施例も可能であり、ま
た、そのいくつかの詳細を、本発明から逸脱することな
く、さまざまな明白な態様において修正することができ
ることが理解されよう。したがって、これらの図面及び
説明はその性質上例示的なものであり、本発明を限定す
るものではない。

【００２２】

【発明の実施の形態】本明細書に組み込まれ、本明細書
の一部を構成する添付図面は、本発明のいくつかの態様
を示すものであり、以下の説明及び請求の範囲ととも
に、本発明の原理を説明するものである。

【００２３】次に、本発明の現時点での好ましい実施例
を詳細に参照する。その一例を添付図面に示す。全図面
を通して同じ参照番号は同じ要素を示す。

【００２４】図面について説明する。図１は、通常は参
照番号１０で示すレーザ・プリンタのハードウェア・ブ
ロック図である。レーザ・プリンタ１０は好ましくは比
較的標準的な構成要素を含み、複数の異なる電圧レベル
を出力することができる直流電源１２と、アドレス線、
データ線、並びに、制御及び／或は割込み線を有するマ
イクロプロセッサ１４と、リード・オンリー・メモリ
（ＲＯＭ）１６と、ソフトウェア動作によって幾つかの
異なる機能を実施する幾つかの部分に分割されたランダ
ム・アクセス・メモリ（ＲＡＭ）とが図示されている。

【００２５】レーザ・プリンタ１０はさらに、少なくと
も１つのシリアルまたはパラレル入力ポートを含む。た
だし多くの場合、両方の種類の入力ポートを含む。シリ
アル・ポートを参照番号１８、パラレル・ポートを参照
番号２０で示す。これらのポート１８及び２０はそれぞ
れ、一般に参照番号２２で図１に示す対応する入力バッ
ファに接続される。シリアル・ポート１８は一般に、ワ
ード・プロセッサ、グラフィックス・パッケージ、また
はコンピュータ支援描画パッケージなどのソフトウェア
・プログラムを含むパーソナル・コンピュータまたはワ
ークステーションのシリアル出力ポートに接続される。
同様にパラレル・ポート２０を、同じ種類のプログラム
を含む同じ種類のパーソナル・コンピュータまたはワー
クステーションのパラレル出力ポートに接続することが
できる。このような入力装置を、それぞれ図１の参照番
号２４及び２６で示す。

【００２６】入力バッファ２２が、テキストまたはグラ
フィック・データを受け取ると、これらは一般に、参照
番号２８で示す１つまたは複数のインタープリタに転送
される。一般的なインタープリタにはＰｏｓｔＳｃｒｉ
ｐｔＴＭがあり、これは、ほとんどのレーザ・プリンタ
が使用する業界標準となっている。解釈後、この入力デ
ータは一般に、一般的なグラフィックス・エンジンに送
られてラスタ化される。これは一般に、図１の参照番号
３０で示すＲＡＭの一部分で実施される。ほとんどのレ
ーザ・プリンタではラスタ化処理の速度を上げるため
に、フォント・プール及びおそらくはフォント・キャッ
シュが、ＲＯＭ及びＲＡＭにそれぞれ記憶される。これ
らのフォント・メモリを図１の参照番号３２に示す。こ
のようなフォント・プール及びキャッシュは、一般的な
文字数字用のビットマップ・パターンを供給し、これに
よって一般的なグラフィックス・エンジン３０は、最小
限の経過時間でこのような文字のそれぞれをビットマッ
プに変換することができる。

【００２７】ラスタ化されたデータは、参照番号３４で
示すＲＡＭの一部である待ち行列管理プログラムまたは
ページ・バッファに送られる。一般的なレーザ・プリン
タでは、ラスタ化データのページ全体は、そのページの
ハード・コピーを物理的に印刷する時間中、待ち行列管
理プログラムに記憶される。待ち行列管理プログラム３
４内のデータは、参照番号３６で示す印刷エンジンにリ
アル・タイムで転送される。印刷エンジン３６はプリン
トヘッド４８内にレーザ光源を含む。プリントヘッドの
出力５０は用紙上への物理的インキングであり、これが
レーザ・プリンタ１０からの最終的な印刷出力となる。

【００２８】アドレス線、データ線及び制御線は一般
に、レーザ・プリンタ１０内のさまざまな電子部品間で
並列に（時に多重化されて）物理的に連絡される導電性
経路であるバスにまとめられることを理解されたい。例
えば、アドレス・バス及びデータ・バスは一般に、全て
のＲＯＭ及びＲＡＭ集積回路に送られ、制御線または割
込み線は一般に、バッファとして働く全ての入力または
出力集積回路に接続される。

【００２９】印刷エンジン３６は、印刷エンジン内の各
種ハードウェア構成要素のコントローラ及びデータ操作
デバイスとして働くＡＳＩＣ（特定用途向け集積回路）
４０を含む。ＡＳＩＣ４０は、待ち行列管理プログラム
３４から届いたビットマップ印刷データを受け取り、適
当な時期にこれをレーザ・プリントヘッド４８に送る。

【００３０】ラスタ化されたビットマップ情報が、デー
タ経路３８を介して印刷エンジン３６に提示されると、
この情報は最終的に直列化され、レーザ・プリントヘッ
ド４８に転送されて、印刷出力５０を生み出すのに必要
なドットが生成される。画像処理回路４１は、データ経
路３８からの着信データを検査し、スライス・ベースの
直列信号「ＰＩ」をデータ経路４２で、サブスライス
「印刷打切り選択」信号「ＰＴ」をデータ経路９４で生
成する。データ経路４２上の直列化された信号ＰＩを、
本明細書では「パルス入力（Pulse Input）」信号とも
呼ぶ。遅延線チェーン線６０によって操作された参照番
号４６で示すパルス出力信号（「ＰＯ」信号）は、レー
ザ・プリントヘッド４８を駆動する「ビデオ出力」直列
化信号を表す。

【００３１】遅延線チェーン６０の２つの別個の実施例
を本明細書に開示する。これらの実施例はともに、図１
に示した一般的な信号を使用する。別個のマイクロプロ
セッサ７０が、印刷エンジン・ハードウェア内に提供さ
れ、遅延線チェーン６０を適正に動作させるための重要
な判断のいくつかを制御する。例えばマイクロプロセッ
サ７０は、個別の遅延段に生じる時間遅延を校正するモ
ードに遅延線チェーン６０を置く「校正モード」信号
（「ＣＭ」信号）を信号経路９０に出力する。このモー
ドについては後に詳細に論じる。

【００３２】マイクロプロセッサ７０が制御するもう１
つの重要な信号が、信号経路９２上の「校正打切り選
択」信号（「ＣＴ」）である。信号ＣＴは、適当な状況
で使用されて、遅延線チェーン６０で使用される遅延段
の数を選択する。

【００３３】マイクロプロセッサ７０はさらに、遅延線
チェーン６０から信号経路５２に出力され、マイクロプ
ロセッサ７０及び「校正結果レジスタ」（「ＣＲＲ」）
５４に伝送される「校正完了」信号（「ＣＣ」）を含む
信号をＡＳＩＣ４０から受け取る。このＣＲＲレジスタ
５４は、遅延線チェーン６０が実行した最も最近の校正
手順の結果を記憶するのに使用される。この結果は、ス
ライス・クロックの１周期全体におよぶ十分な時間遅延
を生成するのに要した遅延段数を表す。この結果は一般
に、好ましい実施例では１５を最大値とする２進数の整
数として与えられる。これはすなわち、最大で１５の遅
延段が遅延線チェーン６０に提供されることを表す。こ
の２進数の変数名を「ＣＲ」とする。ＣＲ信号は、ＣＲ
Ｒレジスタ５４から信号経路５６を介してマイクロプロ
セッサ７０に送られる。

【００３４】図２に、遅延線チェーン６０の第１の実施
例を示す。一連の遅延素子６１，６２，６３，６４（そ
の他の遅延素子は図示せず）は、複数入力マルチプレク
サ８０に入力する出力を有する。画素の大きさが１／６
００インチ（すなわち６００ｄｐｉ）、スライスの大き
さが１／８画素のレーザ・プリンタを仮定すると、１７
０ＭＨｚで動作するスライス・クロックの使用が適当と
なる。このようなプリンタは、２４ページ／分（ＰＰ
Ｍ）の生成能力を有し、１つのスライスに要する時間は
５．８ナノ秒となる。市販ＡＳＩＣシリコンでは、処理
可能な最大クロック・スピードは約２００ＭＨｚである
ので、クロック方式でスライスをさらに細分してグレイ
・レベル数を増やし、解像度を高めることは不可能であ
る。

【００３５】その代わりにアナログ遅延線（図２の遅延
素子６１，６２，６３，６４）を使用して、信号Ｌ０，
Ｌ１，Ｌ２，Ｌ３，Ｌ１５で示す遅延線の出力の１つ
を、複数入力マルチプレクサ８０（本明細書では「マス
ターＭＵＸ」とも呼ぶ）に入力する。これらの出力Ｌ０
〜Ｌ１５の１つが、マルチプレクサ８０の出力に切り換
えられ、この出力信号は、信号経路１０８を介してフリ
ップフロップ１００の非同期リセット入力に入力され
る。マスターＭＵＸ８０の出力が論理状態１に駆動され
ると、フリップフロップ１００の非同期リセットは、Ｑ
出力を直ちに論理０に駆動する。これにより、フリップ
フロップ１００が現在、論理パルス１を出力している場
合（レーザ・プリントヘッドがスライスを印刷すること
を表す）、非同期リセットによって、そのスライスは打
ち切られて、そのスライスの一部分のみがレーザ・プリ
ントヘッドによって実際に印刷される。

【００３６】直列ビットマップ・データは、信号経路４
２のＰＩ（Pulse In）入力から図２に達する。スライス
・クロックの周期の始めに、信号経路４４のＳＣクロッ
ク信号が論理１に遷移し、フリップフロップ１００はこ
れを受け取ると、フリップフロップのＱ出力を論理状態
１に駆動し、それがＤ入力に現れる。スライス・クロッ
クのＳＣクロック信号の遷移とほぼ同時に起こるＰＩ信
号の遷移は、ＳＣクロックの次の周期まで、Ｑ出力の遷
移を生じさせない。これは、ＳＣクロック・パルスによ
ってフリップフロップ１００がそのＤ入力を検査し、そ
のＱ出力状態を変化させるまで、ＰＩ入力による遷移が
効力を発しない本来の伝搬遅延のためである。このよう
に、信号経路４６のＰＯ（Pulse Out）信号はＰＩ信号
に直ちには追随せず、ＳＣクロック１周期分、遅延す
る。

【００３７】レーザ・プリントヘッド４８が１つのスラ
イス全体を印刷すると仮定すると、「マスターＭＵＸ」
８０は、信号経路１０８の出力を論理０にするように指
令し、これによってフリップフロップ１００の出力をリ
セットしないようにする。これは、ＰＯ出力パルスを切
り捨てないようにする効果を有し、そのため、そのＳＣ
クロック周期の間（すなわちそのスライス全体）、ＰＯ
出力パルスは論理１のままとなる。

【００３８】市販シリコンＡＳＩＣで使用可能な遅延線
は、公称遅延時間の３〜４倍程度の時間遅延の可変性を
有するので、これらの装置を、再現性を有する信頼でき
る機構として動作させて、スライス・クロックの１周期
よりも高い解像度を得ることは実際的ではなかった。こ
れをそのままにしておけば、この制御のない可変性は、
全体プリンタの性能に悪影響を与えるであろう。例えば
エンド・ユーザが、ある画像のコピーを１００部印刷す
るとした場合、最後のプリントアウトは、最初の印刷ペ
ージよりかなり暗いものとなる。これは、プリンタが暖
まるにつれて遅延線が遅くなり、これによって、遅延素
子を通って印刷される各画素にレーザがより長く照射さ
れるためである。冷えたシリコン中では電子がより高速
に移動するので、プリンタの温度が低いほど、所定の数
の遅延素子の効果は小さくなる。しかしこの例で、最後
のページを印刷するまでに、ＡＳＩＣのシリコンはかな
り暖まり、これによって遅延線はかなり遅くなる。最後
のページを印刷するときには、低速となった遅延線によ
って、レーザへのパルスの持続時間は延長され、そのた
めに、最後のページは最初のページよりも著しく暗く印
刷される。

【００３９】本発明は、遅延線を定期的にリアル・タイ
ムで校正することによって、非同期回路の設計に一般に
関連するパルス幅の可変性の全てを実質的に排除し、前
述の問題を回避する。結果システムでは、画像制御ソフ
トウェアによって、一般的なオフィス温度環境下でレー
ザ・スポットの大きさを約１．２ナノ秒のインクリメン
トで成長させることができる。それぞれの遅延素子の大
きさを小さくし、チェーンの総素子数を増やすことによ
って、さらに高い精度を得ることもできる。

【００４０】リアル・タイム校正を実施する能力は、
「校正動作モード」及び「印刷動作モード」を提供する
ことによって、図２の第１の実施例で実現される。印刷
動作モードは、信号経路９０のＣＭ信号が論理０に設定
されたときに、有効となる。この論理状態でＣＭ信号
は、一連の２入力マルチプレクサ７２，７４，７６，７
８の「選択」入力を論理０にセットし、これによって、
これらのそれぞれの「０」入力を「選択」する。この動
作状態では、「ＰＴＯ」、「ＰＴ１」、「ＰＴ２」、並
びに「ＰＴ３」で示された信号が、これらのそれぞれの
マルチプレクサの「Ｙ」出力に送られる。これによっ
て、変数ＰＴ０−ＰＴ３の論理状態は、信号経路８２，
８４，８６，８８を介してマスターＭＵＸ８０の４つの
「選択」入力Ｓ０，Ｓ１，Ｓ２，Ｓ３に伝達される。こ
れらの４つのデジタル信号を使用して、マスターＭＵＸ
８０の切換えに関して合計で１６の異なる論理状態を選
択することができる。これによってマスターＭＵＸ８０
は、合計１６のその入力における可能性から選択を行う
ことができることになる。例えば特定のスライスを、２
遅延段に等しい時間遅延周期の後に切り捨てる場合、マ
スターＭＵＸ８０は、信号経路Ｌ２からの入力を出力１
０８に接続し、これによってパルスが、ＰＯデータ経路
４６から、遅延段６１、遅延段６２、信号経路Ｌ２の入
力、マスターＭＵＸ８０の出力を介して、最後に信号経
路１０８に伝達され、フリップフロップ１００の非同期
リセットを作動させる。これが起こると、フリップフロ
ップ１００のＱ出力は論理１から論理０に直ちに遷移す
る。

【００４１】１つないし複数の遅延段を選択したとき
に、どれだけの時間遅延が導入されるかを正確に知るこ
とが当然ながら重要となる。したがってこれによって、
それぞれの遅延段６１から６４中をパルスが伝わるのに
要する時間を校正することが重要である。図２から分か
るとおり、遅延段６３と遅延段６４の間には図中の３つ
の点で示したようにさらにいくつかの遅延段が配置され
る。図２に示した実施例では１５の遅延段が提供されて
いる。しかしこれに関しては、本発明の原理から逸脱す
ることなく、遅延段の数をどんな長さにでも増やすこと
ができる。

【００４２】遅延段６１〜６４を校正するためには、マ
イクロプロセッサ７０がＣＭ信号を論理１とする。これ
が実施されると、２入力マルチプレクサ７２，７４，７
６，７８はそれぞれ、信号経路「ＣＴ０」、「ＣＴ
１」、「ＣＴ２」、並びに「ＣＴ３」にそれぞれ接続さ
れたそれぞれの「１」入力にそれぞれのＹ出力を接続す
る。同時に、ＡＮＤゲート１０６の入力の１つに論理１
信号が入力される。

【００４３】変数ＣＴ０−ＣＴ３を全て論理０に設定し
て、マスターＭＵＸ８０の選択入力（すなわち入力Ｓ０
〜Ｓ３）を全て論理０に設定することによって、遅延段
が選択されていない状態から校正手順が開始される。こ
の条件では、マスターＭＵＸ８０はＬ０入力を選択し、
これをその出力に接続する。論理１パルスが信号経路４
２のＰＩに導入され、これによって、フリップフロップ
１００が、スライス・クロックＳＣ４４の次の正遷移後
にそのＱ出力を論理１に駆動させる。これが実施される
とＱ出力は論理１に遷移し、これによって、マスターＭ
ＵＸ８０のＬ０入力で正の遷移が生じる。これによって
最後に信号経路１０８が論理１に遷移し、このため、フ
リップフロップ１００の非同期リセットが切り換わっ
て、そのＱ出力が再び論理０に駆動される。一般的に言
って、スライス・クロックＳＣ信号の周期が完全に終了
するまで、信号経路１０８の正遷移を生じさせないよう
な深刻な時間遅延が回路のどこかに生じない限り、この
手順は、図６に示したタイミング図によく似たものとな
る（ただし遷移３５８と３６０の間のパルス幅ははるか
に短い）。深刻な時間遅延が生じる場合には、これらの
条件でスライス・クロックをさらに細分することは不可
能であり、状況が修正されるまで、遅延線チェーンは使
用されないことが、この回路に直ちに明らかとなる。

【００４４】図６について説明する。スライス・クロッ
クＳＣ信号は、参照番号３５０に示す波形を有する。出
力パルス信号ＰＯは、参照番号３５２に示す波形を有す
る。時間軸上の番号３５６でＳＣクロックが正遷移して
からある時間が経過するまで、３５８での前縁の正遷移
が起こらないことが分かる。これは、フリップフロップ
１００内の伝搬遅延による。図６で、ＰＯ信号は、２遅
延段の時間間隔の間、論理１状態を保ち、その後、参照
番号３６０で論理０に戻る。図６に示すように、この負
の遷移は、参照番号３６２の次のスライス・クロック周
期の始まりよりもずっと以前に起こる。このため、ＰＯ
信号は、時間軸の番号３６２の時点で起こる参照番号３
６４で示したクリティカルな瞬間には論理０となってい
る。そのため、ＣＣ（「校正完了」）信号は、参照番号
３５４で示した波形に見られるように論理０を維持す
る。

【００４５】校正モード中は、遅延時間が十分に累積し
て、スライス・クロック信号の周期を超えるまで、短い
時間の間に１遅延段ずつ増やして、各遅延段を連続して
検査することが好ましい。これに関して、この段階的選
択は、２進値００００２から始まり、２進値１１１１２
まで増分される信号ＣＴ０−ＣＴ３の制御下にある。図
７に、校正手順で９つの遅延段を検査する状況を示す。
この状況では、波形３７２のＰＯ信号は、時間軸上の時
間標識３７６からわずかな伝搬遅延時間を経た３７８で
正遷移する。ＳＣクロック波形は３７０である。９遅延
間隔後、ＰＯ信号は参照番号３８０で負遷移する。これ
は、ＳＣクロック信号の次の正遷移の始まりである時間
標識３８２より前に起こる。したがって参照番号３８４
で示したクリティカルな時刻には、ＰＯ信号は論理０で
あり、ＣＣ信号は、波形３７４に示すように論理０のま
まである。

【００４６】図８では最終的に、校正モードで選択した
遅延段の数が、累積時間遅延がＳＣクロックの１周期よ
り大きくなるのに十分な数となる。ＳＣの波形を参照番
号４００に、ＰＯの波形を番号４０２に示す。ＳＣ波形
は、時間標識４０６で正遷移し、その後４０８でＰＯの
波形が正遷移する。１０段の遅延段が含まれると、波形
が番号４１０に達するまでＰＯ信号は負遷移しない。Ｓ
Ｃクロックの第２の周期は時間標識４１２から始まるの
で、参照番号４１４で示したクリティカルな瞬間に達し
たときには、ＰＯ信号の論理状態は１のままである。こ
のことが起こるとＯＲゲート１０４へのＰＯ入力は、こ
の特定の校正手順中はじめて、論理１にセットされる。
ＯＲゲート１０４の出力は、ＡＮＤゲート１０６の第２
の入力をハイレベルに駆動し、次いでＡＮＤゲート１０
６はその出力を論理状態１に駆動する。時間標識４１２
でのＳＣクロック信号の第２の遷移（図８）の後、フリ
ップフロップ１０２はそのＱ出力を論理状態１に駆動し
（ＳＣの遷移の開始時４１４でのＤ入力が論理１である
ため）、この参照番号５２の出力信号は、この特定の手
順での校正モードが完了したことを信号ＣＣを介してマ
イクロプロセッサ７０に知らせる。ＣＣ信号は、ＯＲゲ
ート１０４にも戻されるため、ＣＣ信号は、それ自体を
ハイレベルにラッチし、図８に示すその波形４０４は、
ＰＯ信号が論理０になった後も論理状態１に維持され
る。

【００４７】全ての遅延段が１つの校正手順に含めて
も、校正完了信号ＣＣが論理１にならなかった場合に
は、マイクロプロセッサ７０は、エラーが発生したこ
と、及び、この状況での印刷に遅延線チェーンを使用し
ようとしてはならないことを知る。エラーが発生しなか
ったと仮定すると、スライス・クロックＳＣ信号の１周
期全体にわたる時間遅延を生み出すのに必要な遅延段数
に関係した数値がＣＲＲレジスタ５４に置かれる。

【００４８】校正手順は、レーザ・プリンタ１０が印刷
すべき各ページの始めに実施され、実際には印刷が実施
されない短い時間を有効に利用することが好ましい（少
しの間、用紙がレーザ・プリントヘッドに提示されない
ため）。校正手順は、極めて短時間に完了され、印刷エ
ンジン３６の制御に係る他の多くのタスクを実施するマ
イクロプロセッサ７０を不必要に拘束することがない。
校正手順は、かなり単純なソフトウェア・ルーチンを使
用して制御することができる。その一例を以下に示す。

【００４９】校正モード入力をハイレベルにセットする 校正打切り選択を０に初期化する Ｄｏ｛ ＰＩに試験パルスを送る 校正打切り選択の値を増分する ｉｆ（校正打切り選択値＞最大有効選択数） ｔｈｅｎ 校正エラーを宣言する ｝ｗｈｉｌｅ（ＣＣが低） 校正値＝校正打切り選択値−１

【００５０】前記例では、ＳＣクロックの１周期をカバ
ーするのに１０段の遅延段が必要であった。この仮定を
使用して図５の波形を、画素クロックが１／６００イン
チで、画素クロックの波形が参照番号３００で示される
以下の例で論じる。対応するスライス・クロックを波形
３０２に示す。画素あたりのスライス数は８である。標
準的なスライス・ベースの解像度を有する従来のプリン
タでは、ビデオ出力を表す波形３０４（図２の変数ＰＯ
に等しい）において、グレイ・レベルは、５０％トーン
密度にあたる４／８画素である。これはビデオ出力を、
３０６（画素クロック周期の始め）で正遷移させ、４ス
ライス後の３０８で負遷移させることによって実施され
る。

【００５１】従来のプリンタの標準的な解像度を使用し
た次の可能なグレイ・レベルを、参照番号３１０で示し
た波形に示す。ビデオ出力は、５画素スライスの期間、
論理１となる。このビデオ出力の正遷移は３１２、負遷
移は３１４で起こり、グレイ・レベルは５／８画素、す
なわち約６２．５％トーン密度となる。

【００５２】改良された本発明の解像度を使用したビデ
オ出力を波形３２０に示す。このビデオ出力は、画素の
約５８％のトーン密度を生成する。ビデオ出力は３２２
で正遷移、３２４で負遷移する。この負遷移は、スライ
ス・クロックの遷移に基づいて起こるのではなく、スラ
イスの中間で起こる。このスライス全体を印刷するので
あれば、この時間標識がブラケット３２６の終わりに達
するまで、負遷移は起こらないであろう。代わりに遅延
線チェーンを使用することによって、この１つのスライ
ス３２６に多くのシャットオフ時間が可能になることを
波形３２８に示す。遅延段１０段が、スライス・クロッ
クの１周期に等しい場合、参照番号３３０〜３４０で示
したどの時間間隔でビデオ出力を負遷移させるようにも
命令することができる。

【００５３】波形３２０の例では、画素の約５８％のグ
レイ・レベルを生成させることが望ましい。これは、最
初の４つのスライス全体を論理１の値のときに印刷し、
次いで、スライス１つ分に当たる画素全体の１２．５％
を印刷するのではなく、画素の８％分だけをさらに印刷
するように、５番目のスライス（参照番号３２６）を切
り捨てることで実施できる。これは、スライス３２６
を、６番目と７番目の遅延段の間のどこかで切り捨てな
ければならないことを意味し、この値を、切り上げるか
または切り捨てるかに応じて、スライスは、波形３２８
の参照番号３３６または３３７で切り捨てられる。

【００５４】切り上げるか、または切り捨てるかの判断
は、補間、または本発明の原理に反しない他の方法によ
って実施することができることを理解されたい。さらに
精度をよくするには、スライス・クロック周期あたりの
遅延線の数を増やせばよい。これは、スライス・クロッ
クの周波数を低くするか、または遅延線チェーン６０の
各遅延段が供給する遅延時間を短くすることによって実
施できる。

【００５５】図３に、遅延線チェーンの第２の実施例を
示す。本発明ではこれを一般に、参照番号２００で示
す。第２の実施例では各遅延段が、遅延線素子及び２入
力マルチプレクサを含む。これらのマルチプレクサの入
力の１つには、従来のプリンタでは通常、レーザ・プリ
ントヘッド４８に直接に供給される直列パルス入力信号
が実質的に直接入力される。これらのマルチプレクサの
それぞれは、マイクロプロセッサ７０からの一連の段階
選択信号によって個々に選択することもできる。これ
は、入力パルス（信号「ＰＯ」）が、遅延線チェーンの
第１の段６１のみに供給され、各遅延段の出力が、１６
入力マルチプレクサ（マスターＭＵＸ８０）に供給され
る図２に示した第１の実施例とは全く異なる。さらに第
１の実施例では、マスターＭＵＸ８０が、ＭＵＸ「選
択」信号として働く４ビットの並列２進信号をさらに受
け取り、これによって、１６入力のうちのどの入力を
も、マスターＭＵＸの出力に切り換えることができた。

【００５６】図３を再び参照する。ＰＩ入力４２は、イ
ンバータ２０２に供給され、続いてＡＮＤゲート２０４
に供給される。ＡＮＤゲート２０４のもう一方の入力
は、パルス出力（ＰＯ）信号である。ＰＯ信号は、ある
条件下ではＰＩ信号のミラーであるが、スライス・クロ
ック１周期分だけ遅れている。ＡＮＤゲート２０４の出
力はライン・バッファ２０６に供給される。このライン
・バッファは、回路２００の遅延線チェーンに使用され
る異なる１６個の２入力マルチプレクサ・チップのそれ
ぞれに出力を送る能力を有している。バッファ２０６
は、図３の一番上の遅延素子２１２にも出力を送る。こ
れは次いで、マルチプレクサ２１４の「０」入力に供給
される。

【００５７】図３には４つの遅延段のみが示されている
が、この実施例は、３〜１４の番号が付された遅延段
が、遅延段２及び１５（それぞれ、参照番号２２０及び
２３０に対応する）に示したと同じように接続された合
計１６個の遅延段を表すものであることを理解された
い。

【００５８】遅延素子２１２及びマルチプレクサ２１４
は、参照番号２１０で示した「遅延段１６」の一次素子
を構成する。この遅延段１６を「遅延段１」と呼ばない
理由は後に明らかとなる。マルチプレクサ２１４は、バ
ッファ２０６の出力に直接に接続された「１」入力、及
びマイクロプロセッサ７０を起源とする信号を出力「Ｄ
１６」から伝達する遅延段選択線２１６に接続された
「選択」入力を有する。選択入力２１６の状態に基づい
て、マルチプレクサ２１４の出力「Ｙ」は、０入力また
は１入力のいずれかに接続され、出力パルスが、出力
「Ｙ」から信号経路２１８を介して、遅延段２２０
（「遅延段１５」とも呼ぶ）の一部である次の遅延素子
２２２に伝達される。遅延素子２１２，２２２，２３
２，２４２（及び図３に示さなかった他の遅延素子）の
各公称時間遅延が、１．２ナノ秒である場合、バッファ
２０６から出力されたパルスは、マルチプレクサ２１４
の１入力には直ちに達するが、マルチプレクサ２１４の
０入力に達するパルスは、遅延素子２１２があるために
これに比べて１．２ナノ秒だけ遅れることを理解された
い。

【００５９】遅延チェーン２００のその他の遅延段も同
様に機能する。すなわち、マルチプレクサの０入力に到
達するパルスは、対応する遅延素子によって遅延されて
おり、マルチプレクサの１入力に到達するパルスは、実
質的にバッファ２０６から出力された直後に到達する。
各マルチプレクサの選択入力（「Ｓ−入力」）は、当然
ながら、２つの入力のどちらをＹ出力に接続するかを決
定する。遅延段２２０では、マルチプレクサ２２４の選
択入力は、選択線２２６を介して出力Ｄ１５から送られ
る。マルチプレクサ２２４の出力は、信号経路２２８を
介して次の遅延段１４（図示せず）に送られる。この遅
延段１４のマルチプレクサは、信号Ｄ１４によって制御
される。この形態の回路構成が、遅延段２３０に達する
まで続く。遅延段２３０では、遅延段３（図示せず）の
出力が遅延素子２３２の入力に接続される。遅延段３の
マルチプレクサは出力Ｄ３によって制御される。

【００６０】遅延段２３０（すなわち「遅延段２」）の
マルチプレクサ２３４は、信号経路２３６を介して出力
Ｄ２に接続された選択入力を有する。マルチプレクサ２
３４の出力は、信号経路２３８を介して次の遅延素子２
４２に伝達される。「最後」の遅延段２４０（すなわち
「遅延段１」）は、遅延素子２４２及びマルチプレクサ
２４４を含む。マルチプレクサ２４４は、信号経路２４
６を介して出力Ｄ１に接続された選択入力を有し、その
出力は、信号経路２４８を介してフリップフロップ２５
０に伝達される。

【００６１】フリップフロップ２５０は、図２のフリッ
プフロップ１００と同様の働きをする。フリップフロッ
プ２５０のＤ入力はＰＩ信号線に直接に接続され、Ｑ出
力は、レーザであるプリントヘッド４８に信号経路４６
を介して供給されるビデオ出力であるＰＯ信号経路に直
接に接続される。フリップフロップ２５０はさらに、ク
ロック線４４を介してＳＣクロックに接続された入力、
及びマルチプレクサの出力に接続された非同期リセット
入力を有する。ただしこの場合は、（信号経路１０８を
介して１６入力マスターＭＵＸ８０の出力に接続される
のではなく）２入力マルチプレクサ２４４の出力に接続
される。

【００６２】遅延線チェーン２００の校正を実行するた
めには、マイクロプロセッサ７０からのＣＭ出力が信号
経路９０を介してＡＮＤゲート２５４に伝達される。同
時に、マルチプレクサ選択線Ｄ１〜Ｄ１６のうちの１本
の論理状態が１に、それ以外の論理状態が０になる（こ
れらは全て、マイクロプロセッサ７０によって制御され
る）。例えば、選択線Ｄ１が論理１にされた場合には、
マルチプレクサ２４４がその１入力をその出力Ｙに切り
換え、バッファ２０６のパルス出力が、マルチプレクサ
２４４のＹ出力に直接に送られる。これが実施されると
パルスは、マルチプレクサ２４４の伝搬遅延によって遅
延させられるだけで、ほとんど瞬時に信号経路２４８上
に置かれる。

【００６３】図３に示した２入力マルチプレクサは、非
常に高速なものであること、すなわち入力と出力の間の
伝搬遅延が非常に小さいことが好ましい。ただし、マル
チプレクサ素子内の遅延は、校正結果に算入されるの
で、マルチプレクサの遅延はこの技術の精度に影響しな
いことを理解されたい。ただし、マルチプレクサによっ
て生じる遅延の量は、選択する遅延素子の大きさにかな
り影響する。この例では、最初にバッファ２０６からパ
ルスを放出させる入力パルスＰＩは、フリップフロップ
２５０のＤ入力にも送られる。信号経路２４８を介して
その非同期リセット入力に論理１パルスが供給されてい
るか否かに基づいて、フリップフロップ２５０のＱ出力
は、スライス・クロックＳＣの次の正遷移後に論理０に
とどまるか、または論理状態が１に遷移する。この第１
の例では、遅延線チェーン２００によって導入される時
間遅延は実質的にゼロなので、フリップフロップ２５０
のリセット入力は、ほとんど瞬時に論理状態が１にセッ
トされ、２５０のＱ出力は、ＳＣクロックの次の正遷移
よりかなり前に論理０にリセットされる（図６参照。た
だし、遷移３５８と３６０の間の遅延時間はこの図より
もかなり短くなる）。

【００６４】次に校正手順は、「次」の遅延線レベルに
増分され、出力Ｄ２の論理状態が１にされ、出力Ｄ１の
論理状態が０に戻される。これによってバッファ２０６
の出力が、マルチプレクサ２３４内でＹ出力に切り換え
られ、ほとんど瞬時にパルスが信号経路２３８上に現れ
る。このパルスは次いで、遅延素子２４２によって遅延
され、マルチプレクサ２４４がこの信号をその０入力を
介してＹ出力に転送する。さらにこの信号は、信号経路
２４８を介してフリップフロップ２５０の非同期リセッ
トに送られる。この校正手順で出力Ｄ２を選択すること
によって、遅延段１で１段分の時間遅延が導入されたこ
とが分かる。

【００６５】校正手順は、直列遅延段によって提供され
た累積遅延周期が、ＳＣクロック・パルスの１周期を十
分に超える時間間隔となるまで、選択線をＤ１からＤ１
６まで増分し続ける。これが実施されると、ＳＣクロッ
ク４４の第２の正遷移後もフリップフロップ２５０の非
同期リセット入力は論理１を維持する。この状況で、フ
リップフロップ２５０の出力Ｑは急に論理１に遷移す
る。これが実施されると、ＯＲゲート２５２の出力が、
論理１をＡＮＤゲート２５４に送り、ＡＮＤゲートの出
力が論理１に遷移して、フリップフロップ２５６のＤ入
力が論理１に駆動される。ＳＣクロックの正遷移の後、
フリップフロップ２５６のＱ出力が、信号経路５２で論
理状態１に遷移する。このＱ出力は、校正手順が完了し
たことをマイクロプロセッサ７０に知らせる変数ＣＣを
表すものである。このＣＣ信号は、ＯＲゲート２５２の
入力にもフィードバックされ、校正モードが終了するま
でフリップフロップ２５６のＱ出力を論理値１にラッチ
する。校正手順の結果はまた、マイクロプロセッサ７０
の将来の参照に備えて、ＣＲＲレジスタ（図１の５４参
照）に記憶される。

【００６６】印刷動作の間、選択線Ｄ１〜Ｄ１６のうち
の適当な１本の選択線が論理状態１にセットされ、その
他の選択線は全て、論理状態０にセットされる。例え
ば、スライスの特定の部分を印刷するのに１段の遅延段
のみが必要である場合のように、非常に短い遅延が必要
な場合は、Ｄ２線が論理１にセットされる。その結果形
成されるパルス経路を図４に示す。パルスは、バッファ
２０６を出て、マルチプレクサ２３４の１入力を通って
そのＹ出力に伝わり、次いで信号経路２３８を介して遅
延素子２４２に達する。このパルスは、適当な遅延時間
の後、マルチプレクサ２４４の０入力に達し、次いで非
常に短い時間間隔の後、その出力Ｙに達し、データ経路
２４８を介してフリップフロップ２５０を非同期的にリ
セットする。

【００６７】信号Ｄ３〜Ｄ１６の論理状態は、図４に示
した例に何ら差異を与えないことを理解されたい。マル
チプレクサ２３４のＹ出力は、０−入力ではなく１−入
力に切り換えられているため、マルチプレクサ・チップ
２１４及び２２４と、遅延線チェーン２００とに含まれ
る図４に示されていないその他のマルチプレクサの切換
え状態の如何に関わらず、マルチプレクサ２３４の状態
はこれらの影響を受けない。したがって、遅延素子２３
２の出力の状態に関わらず、信号経路２４８上の出力
は、単一の遅延素子（すなわち遅延素子２４２）によっ
て遅延される。

【００６８】図３の選択線Ｄ１〜Ｄ１６は、マスターＭ
ＵＸ８０の切換え動作を指示する図１の「ＣＴ」信号及
び「ＰＴ」信号と実質的に同じ機能を実行することを理
解されたい。

【００６９】図３に示した第２の実施例が、図２の第１
の実施例より優れている主な点は、比較的「高速」な２
入力マルチプレクサを使用することによって、非常に短
い遅延間隔を得ることができることである。図２に示し
たマスターＭＵＸ８０では、マルチプレクサ集積回路内
をパルスが伝わるのにはるかに多くの回路を通過し、特
に１６の異なる入力を切り換える性能を有するために、
その応答は比較的遅い。１６を超える数の遅延素子を、
図２にしたがって接続されたマルチプレクサが切り換え
る場合には、状況はさらに悪化するであろう。

【００７０】図３の回路では、図４に示したように信号
を切り換えるだけで、遅延時間の非常に短いパルスを生
成することができるため、使用する遅延段の数の多少で
差異は生じない。より長い時間遅延のパルスを得るため
には（すなわち１つのスライスをより大きな割合で印刷
するためには）、マイクロプロセッサ７０が、他の遅延
段選択線のうちの１本を選択し、最後のマルチプレクサ
２４４がパルスを放出するまでに、より多くの遅延素子
を直列に連結すればよい。

【００７１】アナログ遅延線をスライス・クロック・パ
ルスをさらに細分するのに使用して、所望の時間遅延を
達成し、これを校正するのに、本発明の原理から逸脱せ
ずにその他の回路構成を容易に実施することができるこ
とを理解されたい。例えば、２、３の信号の場所を変え
ることによって、スライスの追加部分を、完全なスライ
スの直後ではなくそのスライスの直前に追加するように
してもよい。一例では、図２において、フリップフロッ
プ１００が、マスターＭＵＸ８０の出力パルスを、（図
２に示すように）「リセット」入力で受け取る代わり
に、フリップフロップの「セット」入力で受け取るよう
にすることもできる。本発明の原理を達成するために
は、この入力が、非同期セット入力である必要がある。
さらに、遅延線チェーンへのＬ０入力信号が、４６のＰ
Ｏ信号ではなく、４２のＰＩ信号である必要がある。こ
のシナリオでは、遅延段数を選択する論理も逆転する。
同じ種類の回路変更を、図３に示した第２の実施例に容
易に適用することができる。

【００７２】本発明の好ましい実施例の以上の記述は、
例示及び説明の目的で示したものであって、本発明を網
羅すること、または開示の精密な形態に本発明を限定す
ることを意図したものではない。以上の教示を考慮して
明らかな修正または変形が可能である。本実施例は、本
発明の原理及びその実際の適用を最もよく例示し、これ
によって当業者が、企図された特定の使用に適したさま
ざまな実施例及びさまざまな修正に本発明を利用できる
ように、選択され、記述されたものである。本発明の範
囲は、本明細書に添付の請求の範囲によって画定される
ものである。

【図面の簡単な説明】

【図１】図１は、本発明の原理に基づいて構築されたレ
ーザ・プリンタに使用される主要な構成要素のハードウ
ェア・ブロック図である。

【図２】図２は、スライス・クロックの遷移とは一致し
ない瞬間に図１のプリンタのレーザ・プリントヘッドに
供給された出力パルスを、さらに分割するのに使用する
遅延線チェーンと複数入力マルチプレクサの組合わせの
第１の実施例に使用される電子回路の部分概略ブロック
図である。

【図３】図３は、スライス・クロックの遷移とは一致し
ない瞬間に図１のプリンタのレーザ・プリントヘッドに
供給された出力パルスをさらに分割するのに使用する遅
延線チェーン及び一連の２入力マルチプレクサの第２の
実施例に使用される電子回路の部分概略ブロック図であ
る。

【図４】図４は、早い時期に打ち切られたスライスの具
体的な例におけるパルスの正確な伝達経路を示す図３に
開示した電子回路の部分概略ブロック図である。

【図５】図５は、画素クロック、スライス・クロック、
並びに、標準的な解像度のプリンタ及び図１に示した高
解像度のプリンタのビデオ出力波形を示すタイミング図
である。

【図６】図６は、図１のプリンタの校正モードに使用さ
れる適当な信号であって、遅延線チェーンが２素子分の
遅延のみを供給する信号のタイミング図である。

【図７】図７は、図１のプリンタの校正モードに使用さ
れる適当な信号であって、遅延線チェーンが、全体のス
ライス・クロック周期よりもわずかに短い時間遅延を供
給する９素子分の遅延のみを供給する信号のタイミング
図である。

【図８】図８は、図１のプリンタの校正モードに使用さ
れる適当な信号であって、遅延線チェーンが、最終的
に、スライス・クロックの１周期全体を十分に横断する
時間遅延を供給する１０素子分の遅延を供給する信号の
タイミング図である。

【符号の説明】

１０ レーザ・プリンタ ４０ ＡＳＩＣ（特定用途向け集積回路） ４１ 画像処理回路 ４８ レーザ・プリントヘッド ５４ 校正結果レジスタ（ＣＲＲ） ６０，２００ 遅延線チェーン ６１，６２，６３，６４ 遅延素子（遅延段） ７２，７４，７６，７８，２１４，２２４，２３４，２
４４ ２入力マルチプレクサ ８０ 複数入力マルチプレクサ（マスターＭＵＸ） １００，１０２，２５０，２５６ フリップフロップ ２０６ バッファ ２１０，２２０，２３０，２４０ 遅延段 ２１２，２２２，２３２，２４２ 遅延素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・キャンベル・ウェイド アメリカ合衆国 40504 ケンタッキー、 レキシントン、コロニアル・ドライブ 1261

Claims (25)

【特許請求の範囲】
1. 【請求項１】 画像データを記憶する記憶回路、画像出
   力装置への画像データの伝達を同期させるシステム・ク
   ロック、並びに、システム・クロックに基づく間隔以外
   の間隔で論理状態遷移を起こさせる遅延線回路を有する
   コンピュータ・システムにおいて、（ａ）選出回路に接
   続された出力をそれぞれが有する複数の直列遅延線素子
   の少なくとも１つに電気信号を送る最初の段階と、
   （ｂ）前記選出回路にシステム・クロック信号を供給す
   る段階と、（ｃ）前記システム・クロック信号の１周期
   の終わりに達したときに、前記複数の直列遅延線素子の
   うちいくつの素子が１回の論理遷移に含まれたかを判定
   し、｛１システム・クロック・サイクルあたりの遅延線
   素子数｝に等しい数値を有する「連続階調変数」を生成
   する段階と、（ｄ）前記連続階調変数を使用して、前記
   システム・クロックの遷移とは異なるタイミングで論理
   状態遷移する少なくとも１つの「密度信号」を生成する
   段階と、を含むことからなる遅延線回路の校正方法。
2. 【請求項２】 前記選出回路が、前記遅延線素子のそれ
   ぞれから前記出力を受け取る複数入力マルチプレクサに
   伝達される少なくとも１つの打切り選択信号を生成し、
   前記複数入力マルチプレクサの出力が、前記画像出力装
   置に伝達される直列化された信号を出力する非同期にリ
   セット可能なフリップフロップに伝達される、請求項１
   に記載の方法。
3. 【請求項３】 前記直列遅延線素子のうちいくつの素子
   が１回の論理遷移に含まれたかを判定する段階が、校正
   モードを含み、前記打切り選択信号が、校正手順中に、
   前記複数入力マルチプレクサのどの１つの入力を、前記
   複数入力マルチプレクサの出力に接続するかを選択する
   校正打切り選択信号を含み、前記校正打切り選択信号
   が、最初に、前記入力のうちの第１の入力を選択し、次
   いで、この特定の校正手順の前記連続階調変数が決定す
   るまで前記入力の全てについて増分する、請求項２に記
   載の方法。
4. 【請求項４】 前記校正モードに続く通常の出力モード
   をさらに含み、前記打切り選択信号が、前記出力モード
   中に、前記複数入力マルチプレクサのどの１つの入力を
   前記複数入力マルチプレクサの出力に接続するかを選択
   する出力打切り選択信号を含み、前記密度信号が、前記
   複数入力マルチプレクサの選択された１つの入力に対応
   する、請求項３に記載の方法。
5. 【請求項５】 前記選出回路が、複数の遅延段に伝達さ
   れる少なくとも１つの段選択信号を生成し、それぞれの
   遅延段が、前記遅延線素子の１つ及び２入力マルチプレ
   クサを含み、次のそれぞれの遅延段の遅延線素子が、前
   段の２入力マルチプレクサの出力に連絡した入力を有
   し、前記２入力マルチプレクサのそれぞれが、前記少な
   くとも１つの段選択信号と連絡した選択入力を有するこ
   とと、前記複数の遅延段の最終段の２入力マルチプレク
   サが、前記画像出力装置に伝達される直列化された信号
   を出力する非同期にリセット可能なフリップフロップに
   出力を送る、請求項１に記載の方法。
6. 【請求項６】 直列遅延線素子のうちいくつの素子が１
   回の論理遷移に含まれたかを判定する段階が校正モード
   を含み、前記段選択信号が、前記２入力マルチプレクサ
   のうちのどのマルチプレクサが、遅延入力または非遅延
   入力をその出力に切り換えるかを決定する複数のコマン
   ド信号経路を有し、校正手順中に、前記段選択信号が最
   初に、最初の前記遅延入力及び非遅延入力を選択し、次
   いで、この特定の校正手順の前記連続階調が決定される
   まで、前記遅延入力及び非遅延入力の全てについて増分
   する、請求項５に記載の方法。
7. 【請求項７】 前記校正モードに続く通常の出力モード
   をさらに含み、前記段選択信号が、前記出力モード中
   に、前記２入力マルチプレクサのうちのどのマルチプレ
   クサが、遅延入力または非遅延入力をその出力に切り換
   えるかを決定し、前記密度信号が、前記遅延入力及び非
   遅延入力のうち選択された入力に対応する、請求項６に
   記載の方法。
8. 【請求項８】 画像データを記憶する記憶回路、印刷エ
   ンジンへの画像データの伝達を同期させるシステム・ク
   ロック、並びに、システム・クロックに基づく間隔以外
   の間隔で論理状態遷移を起こさせる遅延線回線を有する
   コンピュータ・システムにおいて、印刷エンジンによっ
   て画像データの連続階調を生成する方法であって、
   （ａ）（ｉ）選出回路に接続された出力をそれぞれが有
   する複数の直列遅延線素子の少なくとも１つに電気信号
   を送る最初の段階と、 （ｉｉ）前記選出回路にシステム・クロック信号を供給
   する段階と、 （ｉｉｉ）前記システム・クロック信号の１周期の終わ
   りに達したときに、前記複数の直列遅延線素子のうちい
   くつの素子が１回の論理遷移に含まれたかを判定し、
   ｛１システム・クロック・サイクルあたりの遅延線素子
   数｝に等しい数値を有する「連続階調変数」を生成する
   段階と、 （ｉｖ）前記連続階調変数を使用して、前記システム・
   クロックの遷移とは異なるタイミングで論理状態遷移す
   る少なくとも１つの「密度信号」を生成する段階と、 を含む、定期的に遅延線路回線を校正する段階と、
   （ｂ）少なくとも１画素の画像データを前記記憶回路か
   ら取り出し、その望ましい連続階調値を決定する段階
   と、（ｃ）前記画素の望ましい連続階調値を前記連続階
   調変数の現在の値と比較し、前記画素の望ましい連続階
   調値にほぼ等しい適当な「密度信号」を選択する段階
   と、（ｄ）前記画素の望ましい連続階調値にほぼ等しい
   物理ドットを出力するために、前記適当な密度信号を前
   記印刷エンジンに伝達する段階と、を含むことから成る
   方法。
9. 【請求項９】 前記選出回路が、前記遅延線素子のそれ
   ぞれから前記出力を受け取る複数入力マルチプレクサに
   伝達される少なくとも１つの打切り選択信号を生成し、
   前記複数入力マルチプレクサの出力が、前記印刷エンジ
   ンに伝達される直列化された信号を出力する非同期的に
   リセット可能なフリップフロップに伝達される、請求項
   ８に記載の方法。
10. 【請求項１０】 前記直列遅延線素子のうちいくつの素
    子が１回の論理遷移に含まれたかを判定する段階が校正
    モードを含み、前記打切り選択信号が、校正手順中に、
    前記複数入力マルチプレクサのどの１つの入力を、前記
    複数入力マルチプレクサの出力に接続するかを選択する
    校正打切り選択信号を含み、前記校正打切り選択信号
    が、最初に、前記入力のうちの第１の入力を選択し、次
    いで、この特定の校正手順の前記連続階調変数が決定す
    るまで前記入力の全てについて増分する、請求項９に記
    載の方法。
11. 【請求項１１】 前記校正モードに続く通常の印刷モー
    ドをさらに含み、前記打切り選択信号が、前記印刷モー
    ド中に、前記複数入力マルチプレクサのどの１つの入力
    を前記複数入力マルチプレクサの出力に接続するかを選
    択する印刷打切り選択信号を含み、前記密度信号が、前
    記複数入力マルチプレクサの選択された１つの入力に対
    応する、請求項１０に記載の方法。
12. 【請求項１２】 前記選出回路が、複数の遅延段に伝達
    される少なくとも１つの段選択信号を生成し、それぞれ
    の遅延段が、前記遅延線素子の１つ及び２入力マルチプ
    レクサを含み、次のそれぞれの遅延段の遅延線素子が、
    前の段の２入力マルチプレクサの出力に連絡した入力を
    有し、前記２入力マルチプレクサのそれぞれが、前記少
    なくとも１つの段選択信号と連絡した選択入力を有し、
    前記複数の遅延段の最終段が、その２入力マルチプレク
    サから、前記印刷エンジンに伝達される直列化された信
    号を出力する非同期にリセット可能なフリップフロップ
    に出力を送る、請求項８に記載の方法。
13. 【請求項１３】 前記直列遅延線素子のうちいくつの素
    子が１回の論理遷移に含まれたかを判定する段階が校正
    モードを含み、前記段選択信号が、前記２入力マルチプ
    レクサのうちのどのマルチプレクサが、遅延入力または
    非遅延入力を出力に切り換えるかを決定する複数のコマ
    ンド信号経路を有し、校正手順中に、前記段選択信号が
    最初に、最初の前記遅延入力及び非遅延入力を選択し、
    次いで、この特定の校正手順の前記連続階調が決定され
    るまで、前記遅延入力及び非遅延入力の全てについて増
    分する、請求項１２に記載の方法。
14. 【請求項１４】 前記校正モードに続く通常の印刷モー
    ドをさらに含み、前記段選択信号が、前記印刷モード中
    に、前記２入力マルチプレクサのうちのどのマルチプレ
    クサが、遅延入力または非遅延入力をその出力に切り換
    えるかを決定し、前記密度信号が、前記遅延入力及び非
    遅延入力のうち選択された入力に対応する、請求項１３
    に記載の方法。
15. 【請求項１５】 前記システム・クロックが、画素クロ
    ックを細分するスライス・クロックであって、前記密度
    信号の論理状態遷移が、前記スライス・クロックの論理
    状態遷移間に起こる、請求項８に記載の方法。
16. 【請求項１６】 処理回路、画像データを記憶する記憶
    回路、並びに、印刷エンジンを有するレーザ・プリンタ
    において、（ａ）選出回路にそれぞれが連絡した複数の
    直列遅延線素子を含む印刷エンジンと、（ｂ）前記選出
    回路に連絡し、前記印刷エンジンへの画像データの伝達
    を同期させるのに使用するシステム・クロックと、
    （ｃ）前記システム・クロック信号の１周期の終わりに
    達したときに、前記複数の直列遅延線素子のうちいくつ
    の素子が１回の論理遷移に含まれたかを判定し、｛１シ
    ステム・クロック・サイクルあたりの遅延線素子数｝に
    等しい数値を有する「連続階調変数」を生成することに
    よって、前記遅延線素子を校正するように構成された処
    理回路とを含み、（ｄ）前記処理回路がさらに、前記連
    続階調変数を使用して、前記システム・クロックの遷移
    とは異なるタイミングで論理状態遷移する少なくとも１
    つの「密度信号」を生成するように構成されていること
    と、を備えるレーザ・プリンタ。
17. 【請求項１７】 前記処理回路がさらに、少なくとも１
    画素の画像データを前記記憶回路から取り出し、その望
    ましい連続階調値を決定し、前記画素の望ましい連続階
    調値を前記連続階調変数の現在の値と比較し、前記画素
    の望ましい連続階調値にほぼ等しい適当な「密度信号」
    を選択し、前記画素の望ましい連続階調値に近い物理ド
    ットを出力するために、前記適当な密度信号を前記印刷
    エンジンに伝達するように構成されている、請求項１６
    に記載のレーザ・プリンタ。
18. 【請求項１８】 前記選出回路が、前記遅延線素子のそ
    れぞれから前記出力を受け取る複数入力マルチプレクサ
    に伝達される少なくとも１つの打切り選択信号を生成
    し、前記複数入力マルチプレクサの出力が、前記印刷エ
    ンジンに伝達される直列化された信号を出力する非同期
    にリセット可能なフリップフロップに伝達される、請求
    項１６に記載のレーザ・プリンタ。
19. 【請求項１９】 遅延線素子の前記校正が、校正モード
    を含み、前記打切り選択信号が、校正手順中に、前記複
    数入力マルチプレクサのどの１つの入力を、前記複数入
    力マルチプレクサの出力に接続するかを選択する校正打
    切り選択信号を含み、前記校正打切り選択信号が、最初
    に、前記入力のうちの第１の入力を選択し、次いで、こ
    の特定の校正手順の前記連続階調変数が決定するまで前
    記入力の全てについて増分する、請求項１８に記載のレ
    ーザ・プリンタ。
20. 【請求項２０】 前記校正モードに続く通常の出力モー
    ドをさらに含み、前記打切り選択信号が、前記印刷モー
    ド中に、前記複数入力マルチプレクサのどの１つの入力
    を前記複数入力マルチプレクサの出力に接続するかを選
    択する印刷打切り選択信号を含み、前記密度信号が、前
    記複数入力マルチプレクサの選択された１つの入力に対
    応する、請求項１９に記載のレーザ・プリンタ。
21. 【請求項２１】 前記選出回路が、複数の遅延段に伝達
    される少なくとも１つの段選択信号を生成し、それぞれ
    の遅延段が、前記遅延線素子の１つ及び２入力マルチプ
    レクサを含み、次のそれぞれの遅延段の遅延線素子が、
    前の段の２入力マルチプレクサの出力に連絡した入力を
    有し、前記２入力マルチプレクサのそれぞれが、前記少
    なくとも１つの段選択信号と連絡した選択入力を有する
    ことと、前記複数の遅延段の最終段の２入力マルチプレ
    クサが、前記印刷エンジンに伝達される直列化された信
    号を出力する非同期にリセット可能なフリップフロップ
    に出力を送る、請求項１６に記載のレーザ・プリンタ。
22. 【請求項２２】 遅延線素子の前記校正が、校正モード
    を含み、前記段選択信号が、前記２入力マルチプレクサ
    のうちのどのマルチプレクサが、遅延入力または非遅延
    入力をその出力に切り換えるかを決定する複数のコマン
    ド信号経路を有し、校正手順中に、前記段選択信号が最
    初に、最初の前記遅延入力及び非遅延入力を選択し、次
    いで、この特定の校正手順の前記連続階調が決定される
    まで、前記遅延入力及び非遅延入力の全てについて増分
    する、請求項２１に記載のレーザ・プリンタ。
23. 【請求項２３】 前記校正モードに続く通常の印刷モー
    ドをさらに含み、前記段選択信号が、前記印刷モード中
    に、前記２入力マルチプレクサのうちのどのマルチプレ
    クサが、遅延入力または非遅延入力をその出力に切り換
    えるかを決定し、前記密度信号が、前記遅延入力及び非
    遅延入力のうち選択された入力に対応する、請求項２１
    に記載のレーザ・プリンタ。
24. 【請求項２４】 前記システム・クロックが、画素クロ
    ックを細分するスライス・クロックであって、前記密度
    信号の論理状態遷移が、前記スライス・クロックの論理
    状態遷移間に起こる、請求項１６に記載のレーザ・プリ
    ンタ。
25. 【請求項２５】 前記遅延線素子が全て、前記印刷エン
    ジンの一部としてＡＳＩＣに含まれる、請求項１６に記
    載のレーザ・プリンタ。