JPH10214862A - 電子集積回路パッケージ - Google Patents
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- JPH10214862A JPH10214862A JP10005820A JP582098A JPH10214862A JP H10214862 A JPH10214862 A JP H10214862A JP 10005820 A JP10005820 A JP 10005820A JP 582098 A JP582098 A JP 582098A JP H10214862 A JPH10214862 A JP H10214862A
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
(57)【要約】
【課題】 増大した機械的強固性と電気的信頼性とを有
する集積回路パッケージを提供する。 【解決手段】 集積回路チップ１３を、チップ・スタッ
ク１２に接合し、チップ・スタックを、他の集積回路チ
ップ１１に接合する。このとき、集積回路チップ１３間
では、チップ１３の主面の対向面に、およびチップ１３
のエッジを横切って延びるメタライゼーション構造１４
の間に接着剤１５が設けられる。また、集積回路チップ
１１上のボンディング・パッドと、チップ１３のメタラ
イゼーション構造１４との間には、メタライゼーション
構造１１Ａが設けられる。
する集積回路パッケージを提供する。 【解決手段】 集積回路チップ１３を、チップ・スタッ
ク１２に接合し、チップ・スタックを、他の集積回路チ
ップ１１に接合する。このとき、集積回路チップ１３間
では、チップ１３の主面の対向面に、およびチップ１３
のエッジを横切って延びるメタライゼーション構造１４
の間に接着剤１５が設けられる。また、集積回路チップ
１１上のボンディング・パッドと、チップ１３のメタラ
イゼーション構造１４との間には、メタライゼーション
構造１１Ａが設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、電子回路
のパッケージングに関し、特に、高密度に且つチップの
相互接続長さを減少させて、集積回路のスタッキングに
関する。
のパッケージングに関し、特に、高密度に且つチップの
相互接続長さを減少させて、集積回路のスタッキングに
関する。
【０００２】
【従来の技術】電子回路の高集積密度によって、大きな
性能ゲインと製造の経済性とを達成することができるこ
とが知られている。短い信号路は、信号伝搬時間を減ら
し、ノイズの影響を受けにくく、減少した抵抗と、パス
中の個々のアクティブ回路によって励起されるキャパシ
タンスとを与える。製造の経済性は、必要な回路を形成
するために、高価で特殊な装置を必要とする長時間かつ
複雑なプロセスを受けなければならないチップまたはウ
エハの数を減少することによって得られる。
性能ゲインと製造の経済性とを達成することができるこ
とが知られている。短い信号路は、信号伝搬時間を減ら
し、ノイズの影響を受けにくく、減少した抵抗と、パス
中の個々のアクティブ回路によって励起されるキャパシ
タンスとを与える。製造の経済性は、必要な回路を形成
するために、高価で特殊な装置を必要とする長時間かつ
複雑なプロセスを受けなければならないチップまたはウ
エハの数を減少することによって得られる。
【０００３】従って、わずか数分の一ミクロンの最小構
造寸法を与える設計基準を用いて、集積回路の良好な製
造歩留まりを与える技術が開発され、一つのチップ上に
多数の回路素子を形成してきた。側壁イメージ・トラン
スファー（ＳＴＩ）のような幾つかの技術は、リソグラ
フィ解像度の限界よりも小さい構造の形成を可能にし、
集積回路密度のさらなる増大は予測可能である。しかし
ながら、一つのチップ上の回路素子の数が増大するにつ
れて、製造歩留まりが悪くなり、集積密度（相応の性能
ゲインおよび１チップあたりの経済性を有する）と、製
造の全体的な経済性との間のトレード・オフとを避ける
ことはできない。
造寸法を与える設計基準を用いて、集積回路の良好な製
造歩留まりを与える技術が開発され、一つのチップ上に
多数の回路素子を形成してきた。側壁イメージ・トラン
スファー（ＳＴＩ）のような幾つかの技術は、リソグラ
フィ解像度の限界よりも小さい構造の形成を可能にし、
集積回路密度のさらなる増大は予測可能である。しかし
ながら、一つのチップ上の回路素子の数が増大するにつ
れて、製造歩留まりが悪くなり、集積密度（相応の性能
ゲインおよび１チップあたりの経済性を有する）と、製
造の全体的な経済性との間のトレード・オフとを避ける
ことはできない。
【０００４】一つのチップ上に含まれる回路の量には、
幾つかの実際的な制限がある。第１に、チップは、一般
に、通常使用においては加速と熱サイクルとの両方によ
る機械的応力を受けるので、チップ・サイズには実際的
な制限があるということである。半導体基板は、多少デ
リケートであるので、チップ寸法の増大が、機械的損傷
の可能性の増大につながる。第２に、集積回路内の各々
のアクティブ・デバイスは、放散しなければならない一
定量の熱を生じるということである。というのは、上昇
する温度は、チップ上の回路素子の電気的特性の変動を
生じるからである。熱の量は、一般に、サイクル時間が
減少するにつれて、また、スイッチング周波数が増大す
るにつれて増大する。従って、設計の所要スイッチング
周波数で許容範囲にチップ温度を維持する熱伝達構造に
収容することができる以上に、集積回路内にアクティブ
・デバイスを含むことはできない。従って、高性能が最
大に重要である多くの回路にとっては、電子回路自体の
寸法，重量，コストの多数倍となる冷却構造を有してい
る。
幾つかの実際的な制限がある。第１に、チップは、一般
に、通常使用においては加速と熱サイクルとの両方によ
る機械的応力を受けるので、チップ・サイズには実際的
な制限があるということである。半導体基板は、多少デ
リケートであるので、チップ寸法の増大が、機械的損傷
の可能性の増大につながる。第２に、集積回路内の各々
のアクティブ・デバイスは、放散しなければならない一
定量の熱を生じるということである。というのは、上昇
する温度は、チップ上の回路素子の電気的特性の変動を
生じるからである。熱の量は、一般に、サイクル時間が
減少するにつれて、また、スイッチング周波数が増大す
るにつれて増大する。従って、設計の所要スイッチング
周波数で許容範囲にチップ温度を維持する熱伝達構造に
収容することができる以上に、集積回路内にアクティブ
・デバイスを含むことはできない。従って、高性能が最
大に重要である多くの回路にとっては、電子回路自体の
寸法，重量，コストの多数倍となる冷却構造を有してい
る。
【０００５】他方、ダイナミック・メモリおよびクロス
バ・スイッチのような多くの種類のデバイスにおいて、
スイッチング周波数またはスイッチング速度は、非常に
高く維持できるが、比較的少ないアクティブ・デバイス
が、所定時刻にスイッチングする。いわゆる論理マクロ
のような多の種類のデバイスにおいて、マルチ・ビット
（例えば６４ビット以上）加算器のような特定の論理動
作に固有の大きなゲート・アレイは、平均して比較的短
いデュティサイクルを有し、スイッチング速度またはス
イッチング周波数、および現在スイッチしているアクテ
ィブ・デバイスの数が高くても、温度上昇を制限する十
分な熱容量を有する。
バ・スイッチのような多くの種類のデバイスにおいて、
スイッチング周波数またはスイッチング速度は、非常に
高く維持できるが、比較的少ないアクティブ・デバイス
が、所定時刻にスイッチングする。いわゆる論理マクロ
のような多の種類のデバイスにおいて、マルチ・ビット
（例えば６４ビット以上）加算器のような特定の論理動
作に固有の大きなゲート・アレイは、平均して比較的短
いデュティサイクルを有し、スイッチング速度またはス
イッチング周波数、および現在スイッチしているアクテ
ィブ・デバイスの数が高くても、温度上昇を制限する十
分な熱容量を有する。
【０００６】多くのデバイスにおいて他の実際的な問題
は、様々な半導体回路技術の間のプロセスの非互換性で
ある。多くのいわゆるハイブリッド技術が知られている
が（例えば、同一チップ上に両導電形のバイポーラ・ト
ランジスタと電界効果トランジスタとを与えるＢｉＣＭ
ＯＳ）、同一チップ上に経済的に形成することができな
いデバイスに対しては要件がある。この理由および上述
した理由のため、最も複雑で、高性能な電子デバイス
は、完全なデバイスを形成するのに複数のチップを必要
とする。
は、様々な半導体回路技術の間のプロセスの非互換性で
ある。多くのいわゆるハイブリッド技術が知られている
が（例えば、同一チップ上に両導電形のバイポーラ・ト
ランジスタと電界効果トランジスタとを与えるＢｉＣＭ
ＯＳ）、同一チップ上に経済的に形成することができな
いデバイスに対しては要件がある。この理由および上述
した理由のため、最も複雑で、高性能な電子デバイス
は、完全なデバイスを形成するのに複数のチップを必要
とする。
【０００７】複数のチップが用いられると、同一種類の
性能ゲインを、接続長，信号伝搬時間，ノイズ削除など
を最小にするために用いられるパッケージングによっ
て、接続長を制限できる程度に、実現することができ
る。例えば、いわゆる多層モジュールが、ポリマーまた
はセラミックのシートの積層によって形成され、数百の
個々のチップ間の複雑な接続よりなるコンパクトな構造
を与えてきた。しかし、このようなモジュラー・パッケ
ージングを用いて、チップは、ほぼ同一平面に実装さ
れ、最悪の場合は、配線長が、幾つかの信号路で最大数
インチ（１インチ＝２．５４ｃｍ）となり、これは短い
ように見えるが、一つのチップ上の配線よりも数倍長く
なる。さらに、大きく且つ複雑なモジュラ・デバイスに
おける信号伝搬時間は、かなり大きく、通常、マスター
・スレーブ構造では、パッケージを通じて適切な同期を
維持するためには、複数のクロック回路を、パッケージ
内に設けることを必要とする。しかし、複数のクロック
が設けられる場合には、正確な同期は保証されず、スイ
ッチング周波数およびサイクル時間の減少につれて、同
期の重要性が増大する。
性能ゲインを、接続長，信号伝搬時間，ノイズ削除など
を最小にするために用いられるパッケージングによっ
て、接続長を制限できる程度に、実現することができ
る。例えば、いわゆる多層モジュールが、ポリマーまた
はセラミックのシートの積層によって形成され、数百の
個々のチップ間の複雑な接続よりなるコンパクトな構造
を与えてきた。しかし、このようなモジュラー・パッケ
ージングを用いて、チップは、ほぼ同一平面に実装さ
れ、最悪の場合は、配線長が、幾つかの信号路で最大数
インチ（１インチ＝２．５４ｃｍ）となり、これは短い
ように見えるが、一つのチップ上の配線よりも数倍長く
なる。さらに、大きく且つ複雑なモジュラ・デバイスに
おける信号伝搬時間は、かなり大きく、通常、マスター
・スレーブ構造では、パッケージを通じて適切な同期を
維持するためには、複数のクロック回路を、パッケージ
内に設けることを必要とする。しかし、複数のクロック
が設けられる場合には、正確な同期は保証されず、スイ
ッチング周波数およびサイクル時間の減少につれて、同
期の重要性が増大する。
【０００８】配線長および信号伝搬時間の問題を処理す
るために、スタッキングによってチップを実装し、チッ
プのエッジで、チップ間の接続を形成することが提案さ
れている。チップを、他のチップまたは基板（以降、総
称的に単に“基板”と呼ぶことがある）上にエッジで実
装することができる。この場合、接続は、基板上に形成
された回路により行われる。しかし、このような構造
は、チップの一つのエッジまたは多くとも二つのエッジ
への接続を一般的に制限し、従って最適に短い信号路ま
たは十分な接続を与えることができない。
るために、スタッキングによってチップを実装し、チッ
プのエッジで、チップ間の接続を形成することが提案さ
れている。チップを、他のチップまたは基板（以降、総
称的に単に“基板”と呼ぶことがある）上にエッジで実
装することができる。この場合、接続は、基板上に形成
された回路により行われる。しかし、このような構造
は、チップの一つのエッジまたは多くとも二つのエッジ
への接続を一般的に制限し、従って最適に短い信号路ま
たは十分な接続を与えることができない。
【０００９】スタックされたチップ（スレーブ・チップ
と呼ぶことがある）は、基板またはチップ（マスター・
チップと呼ぶことがある）にほぼ平行な方向に実装する
こともできる。この構造は、マイクロプロセッサ・マス
ター・チップ上にメモリ・チップを実装するのに特に適
している。この場合、チップへの接続は、ほとんど並列
である。
と呼ぶことがある）は、基板またはチップ（マスター・
チップと呼ぶことがある）にほぼ平行な方向に実装する
こともできる。この構造は、マイクロプロセッサ・マス
ター・チップ上にメモリ・チップを実装するのに特に適
している。この場合、チップへの接続は、ほとんど並列
である。
【００１０】しかし、このような並列接続は、通常、各
“スレーブ・チップ”のエッジから延びる片側支持接続
のボンディングによって、あるいはチップ面上の接続パ
ッドから、チップのエッジを横切るワイヤ・ボンディン
グによって形成される。このような接続は、形成が難し
く、労働集約的であっても、機械的に強固ではない。こ
のようなスタッキング構造は、また、接続または配線を
収容するのに、追加のスペーサまたは類似の機械的構造
を一般に必要とし、接続は、電気的ノイズおよび機械的
損傷の両方を受け、信号接続長の最小化を実現しない。
さらに、機械的スペーサなどは、チップ上に力を集中さ
せるのに役立ち、加速（例えば、電子パッケージを含む
デバイスが受ける振動または衝撃）の際に、機械的損傷
の原因となり得る。
“スレーブ・チップ”のエッジから延びる片側支持接続
のボンディングによって、あるいはチップ面上の接続パ
ッドから、チップのエッジを横切るワイヤ・ボンディン
グによって形成される。このような接続は、形成が難し
く、労働集約的であっても、機械的に強固ではない。こ
のようなスタッキング構造は、また、接続または配線を
収容するのに、追加のスペーサまたは類似の機械的構造
を一般に必要とし、接続は、電気的ノイズおよび機械的
損傷の両方を受け、信号接続長の最小化を実現しない。
さらに、機械的スペーサなどは、チップ上に力を集中さ
せるのに役立ち、加速（例えば、電子パッケージを含む
デバイスが受ける振動または衝撃）の際に、機械的損傷
の原因となり得る。
【００１１】チップ間の熱膨張差は、また、チップのス
タック内に収容されなければならない。この設計上の問
題は、一般に、スタックのチップ間に良好な熱伝達を与
えることによって処理される。この場合、スタック全体
をほぼ同一の温度に維持し、他方、ある程度、各チップ
の熱容量を信頼し、および各チップによって発生された
熱の量が、小さく、チップ間に放散されることを信頼す
る。しかしさらに、個々のチップの熱放散は、チップ・
スタックの表面積、およびチップ間の熱抵抗によって制
限される。この理由により、チップ・スタック内にかな
りの力が依然として発生し、接続およびチップ内に応力
を生じさせる。繰り返される熱サイクルは、また、接続
に金属疲労を生じさせる。
タック内に収容されなければならない。この設計上の問
題は、一般に、スタックのチップ間に良好な熱伝達を与
えることによって処理される。この場合、スタック全体
をほぼ同一の温度に維持し、他方、ある程度、各チップ
の熱容量を信頼し、および各チップによって発生された
熱の量が、小さく、チップ間に放散されることを信頼す
る。しかしさらに、個々のチップの熱放散は、チップ・
スタックの表面積、およびチップ間の熱抵抗によって制
限される。この理由により、チップ・スタック内にかな
りの力が依然として発生し、接続およびチップ内に応力
を生じさせる。繰り返される熱サイクルは、また、接続
に金属疲労を生じさせる。
【００１２】また、基板の一つの主面上に主として形成
される回路を収容することが必要である。従って、スタ
ッキングは、隣接チップのフロント対フロントおよびバ
ック対バックの方向を、しばしば必要とする。このよう
な方向は、チップ・エッジに沿った並列接続を複雑にす
る（例えば、回路が対称でなく、または鏡像に形成でき
なければ、チップからチップへの接続の順序を逆にす
る）。これは、チップのエッジ上、またはエッジを通し
て、はんだ接続を、チップのエッジ上にまたはエッジを
経て形成できない場合である。
される回路を収容することが必要である。従って、スタ
ッキングは、隣接チップのフロント対フロントおよびバ
ック対バックの方向を、しばしば必要とする。このよう
な方向は、チップ・エッジに沿った並列接続を複雑にす
る（例えば、回路が対称でなく、または鏡像に形成でき
なければ、チップからチップへの接続の順序を逆にす
る）。これは、チップのエッジ上、またはエッジを通し
て、はんだ接続を、チップのエッジ上にまたはエッジを
経て形成できない場合である。
【００１３】また、チップのエッジ上またはエッジを通
じて、はんだ接続を形成することは自明なことではな
く、特に、空間および構造寸法は、十分な数のコンタク
トを与えるには、小さくなければならないことを理解す
べきである。（例えば、マクロまたは大きなクロスバ・
スイッチを含むチップは、一般に、スタックすることが
できない。というのは、データ信号接続および／または
制御接続が、非常に大きいからである。）例えば、チッ
プのエッジ実装に関するＣａｐｐｓの米国特許第５，２
６６，８３３号明細書は、半導体材料内に細い電気的配
線を矩形格子アレイに配置し、一方では、半導体結晶を
成長することを提案している。次に、結晶はウエハにカ
ットされ、格子アレイに一致する一でウエハからチップ
をダイシングされる。このような方法は、たとえ良好な
歩留まりを得ることができても、明らかに極めて複雑で
あり、正確なアライメント公差を有し、および極めて高
価である。
じて、はんだ接続を形成することは自明なことではな
く、特に、空間および構造寸法は、十分な数のコンタク
トを与えるには、小さくなければならないことを理解す
べきである。（例えば、マクロまたは大きなクロスバ・
スイッチを含むチップは、一般に、スタックすることが
できない。というのは、データ信号接続および／または
制御接続が、非常に大きいからである。）例えば、チッ
プのエッジ実装に関するＣａｐｐｓの米国特許第５，２
６６，８３３号明細書は、半導体材料内に細い電気的配
線を矩形格子アレイに配置し、一方では、半導体結晶を
成長することを提案している。次に、結晶はウエハにカ
ットされ、格子アレイに一致する一でウエハからチップ
をダイシングされる。このような方法は、たとえ良好な
歩留まりを得ることができても、明らかに極めて複雑で
あり、正確なアライメント公差を有し、および極めて高
価である。
【００１４】従って、チップのスタッキングは知られて
いるが、このような構造が有する問題は、適切には解決
されておらず、信頼性，性能，経済的方法と合致した良
好な製造歩留まりを与えることができず、あるいはチッ
プ・スタッキング構造を、マクロのような種類に拡げる
ことができないことが分かる。
いるが、このような構造が有する問題は、適切には解決
されておらず、信頼性，性能，経済的方法と合致した良
好な製造歩留まりを与えることができず、あるいはチッ
プ・スタッキング構造を、マクロのような種類に拡げる
ことができないことが分かる。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、信号接続長を最小にするために、チップのスタッキ
ングを含み、およびチップのエッジを横切り、チップの
主面に延びる接続パッドを含む電子回路パッケージ構造
を提供することにある。
は、信号接続長を最小にするために、チップのスタッキ
ングを含み、およびチップのエッジを横切り、チップの
主面に延びる接続パッドを含む電子回路パッケージ構造
を提供することにある。
【００１６】本発明のさらに他の目的は、スタックのチ
ップ間の熱膨張差の改善された調整を有する、緻密さの
増大した機械的な電子回路パッケージを提供することに
ある。
ップ間の熱膨張差の改善された調整を有する、緻密さの
増大した機械的な電子回路パッケージを提供することに
ある。
【００１７】本発明のさらに他の目的は、チップのエッ
ジを横切り、チップの主面に延びる接続パッドを形成す
る、経済的かつ高歩留まりの方法を提供することにあ
る。
ジを横切り、チップの主面に延びる接続パッドを形成す
る、経済的かつ高歩留まりの方法を提供することにあ
る。
【００１８】本発明のさらに他の目的は、チップ・スタ
ック内のチップの熱シンクを与える電子回路パッケージ
を提供することにある。
ック内のチップの熱シンクを与える電子回路パッケージ
を提供することにある。
【００１９】本発明のさらに他の目的は、熱シンクと、
マスター・チップ上へのスレーブ・チップのスタッキン
グとの構造であって、特に高性能を保持し、電気的に信
頼でき且つ機械的に強固な構造を提供することにある。
マスター・チップ上へのスレーブ・チップのスタッキン
グとの構造であって、特に高性能を保持し、電気的に信
頼でき且つ機械的に強固な構造を提供することにある。
【００２０】
【課題を解決するための手段】本発明のこれらの目的お
よび他の目的を達成するために、ボンディング・パッド
を有する基板と、メタライゼーション構造を有する集積
回路チップとを備える電子集積回路パッケージを提供す
る。メタライゼーション構造は、集積回路チップの主面
上の対向する領域上に、および対向する領域間の集積回
路チップのエッジを横切って付着されたメタライゼーシ
ョンを含み、基板にほぼ平行で基板から離間された方向
に、ボンディング・パッドとメタライゼーション構造と
の間の接合により接着剤で基板に接合されている。
よび他の目的を達成するために、ボンディング・パッド
を有する基板と、メタライゼーション構造を有する集積
回路チップとを備える電子集積回路パッケージを提供す
る。メタライゼーション構造は、集積回路チップの主面
上の対向する領域上に、および対向する領域間の集積回
路チップのエッジを横切って付着されたメタライゼーシ
ョンを含み、基板にほぼ平行で基板から離間された方向
に、ボンディング・パッドとメタライゼーション構造と
の間の接合により接着剤で基板に接合されている。
【００２１】
【発明の実施の形態】次に、図面を参照すると、特に、
図１には、本発明の好適な形態の電子回路パッケージ１
０の断面を示す。好ましくは、パッケージ１０は、マス
ター・チップ１１を有している。このマスター・チップ
は、例えば、マイクロプロセッサとすることができる。
マスター・チップ１１は、その主面上にメタライゼーシ
ョン構造１１Ａ，１１Ｂを有している。好ましくはマス
ター・チップ１１のエッジの近くにあるメタライゼーシ
ョン構造１１Ｂを設けて、技術上よく知られているが本
発明の原理の実施には重要ではない方法で、支持基板１
８（設けられるならば）にワイヤ（例えば１６）ボンデ
ィングを可能にする。メタライゼーション構造１１Ｂが
用いられるならば、このような支持基板は、支持基板へ
のマスター・チップの機械的実装１７と、ピン２４のよ
うな他の接続構造の支持とを与える。
図１には、本発明の好適な形態の電子回路パッケージ１
０の断面を示す。好ましくは、パッケージ１０は、マス
ター・チップ１１を有している。このマスター・チップ
は、例えば、マイクロプロセッサとすることができる。
マスター・チップ１１は、その主面上にメタライゼーシ
ョン構造１１Ａ，１１Ｂを有している。好ましくはマス
ター・チップ１１のエッジの近くにあるメタライゼーシ
ョン構造１１Ｂを設けて、技術上よく知られているが本
発明の原理の実施には重要ではない方法で、支持基板１
８（設けられるならば）にワイヤ（例えば１６）ボンデ
ィングを可能にする。メタライゼーション構造１１Ｂが
用いられるならば、このような支持基板は、支持基板へ
のマスター・チップの機械的実装１７と、ピン２４のよ
うな他の接続構造の支持とを与える。
【００２２】機械的実装１７の種類は、本発明の基本原
理の実施には重要でないが、相対運動の制動または衝撃
吸収を一般に与え、およびマスター・チップ１１の熱シ
ンクに対し良好な熱伝導率を与える。このような支持基
板が用いられる場合、ワイヤ・ボンディング接続１６の
カプセル封止部２３が、また好適に設けられる。勿論、
いわゆる表面実装技術（ＳＭＴ）、いわゆるフリップ・
フロップ構造、または本発明の原理の応用は、支持基板
１８へのマスター・チップ１１の電気的または機械的接
続を形成するのに適切である。
理の実施には重要でないが、相対運動の制動または衝撃
吸収を一般に与え、およびマスター・チップ１１の熱シ
ンクに対し良好な熱伝導率を与える。このような支持基
板が用いられる場合、ワイヤ・ボンディング接続１６の
カプセル封止部２３が、また好適に設けられる。勿論、
いわゆる表面実装技術（ＳＭＴ）、いわゆるフリップ・
フロップ構造、または本発明の原理の応用は、支持基板
１８へのマスター・チップ１１の電気的または機械的接
続を形成するのに適切である。
【００２３】本発明の原理によれば、マスター・チップ
１１上のメタライゼーション構造１１Ａを、マスター・
チップの熱収支内で、既知の面メタライゼーション方法
によって形成する。メタライゼーション構造１１Ａを、
次のようにして、マスター・チップの回路に接続する。
すなわち、集積回路内に形成されたアクティブ・デバイ
スまたは接続のコンタクト構造に対するパシベーション
層の開口のような既知の方法により、および開口内に導
電材料（例えば、金属またはドープト半導体）を既知の
方法により付着する。従って、メタライゼーション構造
１１Ａは、スレーブ・チップのスタックの周辺にほぼ一
致し、できるだけ集積回路への対応する接続に位置合わ
せして好適に配置される。あるいはまた、マスター・チ
ップ１１の配置を、有利に調整して、必要ならばこのよ
うな位置合わせ、またはマスター・スレーブ上の他の便
利な位置に対して形成される接続を可能にする。
１１上のメタライゼーション構造１１Ａを、マスター・
チップの熱収支内で、既知の面メタライゼーション方法
によって形成する。メタライゼーション構造１１Ａを、
次のようにして、マスター・チップの回路に接続する。
すなわち、集積回路内に形成されたアクティブ・デバイ
スまたは接続のコンタクト構造に対するパシベーション
層の開口のような既知の方法により、および開口内に導
電材料（例えば、金属またはドープト半導体）を既知の
方法により付着する。従って、メタライゼーション構造
１１Ａは、スレーブ・チップのスタックの周辺にほぼ一
致し、できるだけ集積回路への対応する接続に位置合わ
せして好適に配置される。あるいはまた、マスター・チ
ップ１１の配置を、有利に調整して、必要ならばこのよ
うな位置合わせ、またはマスター・スレーブ上の他の便
利な位置に対して形成される接続を可能にする。
【００２４】チップ・スタック１２のスレーブ・チップ
１３の各々は、好ましくは、メタライゼーション構造１
４を備えている。これらメタライゼーション構造は、エ
ッジを横切って、チップの主面（例えば正面および裏
面）上に制限された距離にわたって延びる、断面がＵ形
状である。勿論、チップまたは基板へのこのような構造
の適用は、チップの機能，分類，または名称とは完全に
無関係である。なお、チップには、図１４〜１６に基づ
いてかなり詳細に説明するように、メタライゼーション
構造１４を、有利に設けることができる。例えば、メタ
ライゼーション構造１４を、デバイス設計の指示によ
り、マスター・チップ１１またはそのスタック、および
基板１８またはそのスタックに相当する大きなチップに
適用することもできる。
１３の各々は、好ましくは、メタライゼーション構造１
４を備えている。これらメタライゼーション構造は、エ
ッジを横切って、チップの主面（例えば正面および裏
面）上に制限された距離にわたって延びる、断面がＵ形
状である。勿論、チップまたは基板へのこのような構造
の適用は、チップの機能，分類，または名称とは完全に
無関係である。なお、チップには、図１４〜１６に基づ
いてかなり詳細に説明するように、メタライゼーション
構造１４を、有利に設けることができる。例えば、メタ
ライゼーション構造１４を、デバイス設計の指示によ
り、マスター・チップ１１またはそのスタック、および
基板１８またはそのスタックに相当する大きなチップに
適用することもできる。
【００２５】一般に、各チップ１３のエッジ上に複数の
このようなメタライゼーション構造１４を形成するこ
と、および各チップのすべての面上にこのような構造を
設けて、チップ１３の全周のできるだけ大半を利用でき
るようにすることが便利である。しかし、このようなメ
タライゼーション構造を各チップの一つまたは二つの面
上にのみ形成することは、また、以下に詳細に説明する
ような特定の好適な応用に、特定の利点を与える。次
に、一つのチップ上のメタライゼーション構造を、他の
チップの上のメタライゼーション構造に位置合わせし
て、はんだまたは導電性接着剤（ＥＣＡ）のような接着
剤１５で接合することによって、チップ・スタック１２
を形成する。
このようなメタライゼーション構造１４を形成するこ
と、および各チップのすべての面上にこのような構造を
設けて、チップ１３の全周のできるだけ大半を利用でき
るようにすることが便利である。しかし、このようなメ
タライゼーション構造を各チップの一つまたは二つの面
上にのみ形成することは、また、以下に詳細に説明する
ような特定の好適な応用に、特定の利点を与える。次
に、一つのチップ上のメタライゼーション構造を、他の
チップの上のメタライゼーション構造に位置合わせし
て、はんだまたは導電性接着剤（ＥＣＡ）のような接着
剤１５で接合することによって、チップ・スタック１２
を形成する。
【００２６】Ｕ型のメタライゼーション構造１４は、十
分な厚さ（限定されてはいない）であり、接着剤１５の
厚さと共に、チップ間の分離を与えることを理解すべき
である。このため、メタライゼーション構造の合計厚さ
（約１００Å以上の厚さを必要としない接着層を含む）
は、少なくとも数万Åであり、約８０，０００Åが、好
適な目標厚さであり、二つのメタライゼーション構造
と、これらの間の接合との合計厚さは、数ミル（１ミル
は２５．４μｍ）であり、約１０１．６μｍ（約４ミ
ル）は、熱伝導材料および／または熱シンクがチップの
間に設けられるときに、チップ面間の好適な最小間隔ま
たはギャップであるようにする。空気または他の冷却液
の流れが、チップ間に循環される場合には、接着剤１５
とメタライゼーション構造１４の合計厚さは、チップ厚
さに等しいかまたはそれより大きいのが好ましい。チッ
プ面積が増大するにつれて、より大きい間隔が好まし
い。この場合、公称チップ厚さおよび対応する最小間隔
は、約５０８〜６３５μｍ（約２０〜２５ミル）であ
る。
分な厚さ（限定されてはいない）であり、接着剤１５の
厚さと共に、チップ間の分離を与えることを理解すべき
である。このため、メタライゼーション構造の合計厚さ
（約１００Å以上の厚さを必要としない接着層を含む）
は、少なくとも数万Åであり、約８０，０００Åが、好
適な目標厚さであり、二つのメタライゼーション構造
と、これらの間の接合との合計厚さは、数ミル（１ミル
は２５．４μｍ）であり、約１０１．６μｍ（約４ミ
ル）は、熱伝導材料および／または熱シンクがチップの
間に設けられるときに、チップ面間の好適な最小間隔ま
たはギャップであるようにする。空気または他の冷却液
の流れが、チップ間に循環される場合には、接着剤１５
とメタライゼーション構造１４の合計厚さは、チップ厚
さに等しいかまたはそれより大きいのが好ましい。チッ
プ面積が増大するにつれて、より大きい間隔が好まし
い。この場合、公称チップ厚さおよび対応する最小間隔
は、約５０８〜６３５μｍ（約２０〜２５ミル）であ
る。
【００２７】接着剤１５の厚さは、容易に変更できる
が、メタライゼーション構造１４および接着剤１５の相
対的な貢献は、接合の機械的および電気的強固性が弱め
られないように、調和されなければならない。例えば、
接着剤１５は、接着剤、および接合またはメタライゼー
ション構造１４の面積とによって、数ミルを越えてはな
らない。同様に、メタライゼーション構造の厚さは、チ
ップの表面トポロジの平坦性からのほぼ最大変化よりも
小さくなければならない。なお、これらチップに対して
は、接合の寸法が、不適切に形成され、あるいは経時的
に変化する場合に、チップ間の面接触を防止するため
に、メタライゼーション構造が設けられている。本発明
の実施例に好適な厚さは、技術上現に実施されている面
メタライゼーション構造に対する許容公称値よりもかな
り大きく、一般に、厚さは２５．４μｍ（１ミル）より
も小さい。
が、メタライゼーション構造１４および接着剤１５の相
対的な貢献は、接合の機械的および電気的強固性が弱め
られないように、調和されなければならない。例えば、
接着剤１５は、接着剤、および接合またはメタライゼー
ション構造１４の面積とによって、数ミルを越えてはな
らない。同様に、メタライゼーション構造の厚さは、チ
ップの表面トポロジの平坦性からのほぼ最大変化よりも
小さくなければならない。なお、これらチップに対して
は、接合の寸法が、不適切に形成され、あるいは経時的
に変化する場合に、チップ間の面接触を防止するため
に、メタライゼーション構造が設けられている。本発明
の実施例に好適な厚さは、技術上現に実施されている面
メタライゼーション構造に対する許容公称値よりもかな
り大きく、一般に、厚さは２５．４μｍ（１ミル）より
も小さい。
【００２８】このようにして得られたチップ間の空間
を、チップ間の改善された熱伝導のための熱グリースの
ような熱伝導材料で充てんすることができる。これは、
その粘性および／または密度によって、機械的支持がさ
らに与える。この場合、チップの潜在的な不規則面に隣
接するかなり堅いスペーサを用いる場合における力の集
中の危険性を生じない。さらに、薄い金属層（例えば、
数ミル厚さの箔）を、チップ間の空間に介在させて、チ
ップ・スタックを越えて延ばして、以下に詳細に説明す
るように、熱シンクを与えることができる。あるいはま
た、チップ間の空間を、前述したように、冷却液を流す
ために利用することができる。
を、チップ間の改善された熱伝導のための熱グリースの
ような熱伝導材料で充てんすることができる。これは、
その粘性および／または密度によって、機械的支持がさ
らに与える。この場合、チップの潜在的な不規則面に隣
接するかなり堅いスペーサを用いる場合における力の集
中の危険性を生じない。さらに、薄い金属層（例えば、
数ミル厚さの箔）を、チップ間の空間に介在させて、チ
ップ・スタックを越えて延ばして、以下に詳細に説明す
るように、熱シンクを与えることができる。あるいはま
た、チップ間の空間を、前述したように、冷却液を流す
ために利用することができる。
【００２９】この点に関し、Ｕ型構造のメタライゼーシ
ョン構造１４は、また、チップの両面に位置合わせされ
た電気的接続を与えることを理解すべきである。従っ
て、他のチップ上の接続に相当するチップのエッジに信
号を引き出すことのできる程度に、各チップを隣接する
チップに対して、任意に配向することができる。さら
に、チップのエッジを横切って延びるメタライゼーショ
ン構造の部分は、プローブまたは放射源で接続へ熱を供
給するための領域と、必要ならばワイヤボンディング接
続を形成する面とを与える。設計により必要とされるな
らば、非導電性接着剤１５′をいくつかの位置に設け、
設計の電気回路が必要とされると、電気的接続を形成す
ることなく、機械的接合を形成することができる。
ョン構造１４は、また、チップの両面に位置合わせされ
た電気的接続を与えることを理解すべきである。従っ
て、他のチップ上の接続に相当するチップのエッジに信
号を引き出すことのできる程度に、各チップを隣接する
チップに対して、任意に配向することができる。さら
に、チップのエッジを横切って延びるメタライゼーショ
ン構造の部分は、プローブまたは放射源で接続へ熱を供
給するための領域と、必要ならばワイヤボンディング接
続を形成する面とを与える。設計により必要とされるな
らば、非導電性接着剤１５′をいくつかの位置に設け、
設計の電気回路が必要とされると、電気的接続を形成す
ることなく、機械的接合を形成することができる。
【００３０】図２には、本発明の他の形態を示す。本発
明のこの他の実施例のチップ・スタックの構造および構
成は、図１のそれと同じであり、さらなる説明は不必要
である。この実施例は、図１の実施例とは、次の点で異
なっている。すなわち、チップ・スタックは、参照番号
１８（１１）で示される基板１８またはマスター・チッ
プ１１に接合されている。
明のこの他の実施例のチップ・スタックの構造および構
成は、図１のそれと同じであり、さらなる説明は不必要
である。この実施例は、図１の実施例とは、次の点で異
なっている。すなわち、チップ・スタックは、参照番号
１８（１１）で示される基板１８またはマスター・チッ
プ１１に接合されている。
【００３１】特に、この実施例では、チップ・スタック
は、いわゆる“フリップ・チップ（ｆｌｉｐ−ｃｈｉ
ｐ）”によって、下側の基板に接合される。フリップ・
チップでは、周知の“Ｃ４”成形はんだ２１が、チップ
・スタックまたは基板上の金属接続パッドに設けられ
る。アセンブルされたパッケージおよびアセンブリは、
Ｃ４形成はんだがくずれて、チップ・スタックおよび基
板上の位置合わせされた接続パッドに接合する温度に加
熱される。しかし、本発明の実施では、チップ・スタッ
クの重量は、Ｃ４成形はんだを過剰にくずれさせて、従
って、高温スペーサ２０を設けて、チップ１９と基板１
８（１１）との間に最小の所望の分離を保持し、成形は
んだの過剰な拡がりを防止するのが好ましい。最後に、
もし必要ならば、接合構造のカプセル封止部２２を設け
ることができ、構造的強固性を増大させ、高温でもはん
だリフローを防止する。
は、いわゆる“フリップ・チップ（ｆｌｉｐ−ｃｈｉ
ｐ）”によって、下側の基板に接合される。フリップ・
チップでは、周知の“Ｃ４”成形はんだ２１が、チップ
・スタックまたは基板上の金属接続パッドに設けられ
る。アセンブルされたパッケージおよびアセンブリは、
Ｃ４形成はんだがくずれて、チップ・スタックおよび基
板上の位置合わせされた接続パッドに接合する温度に加
熱される。しかし、本発明の実施では、チップ・スタッ
クの重量は、Ｃ４成形はんだを過剰にくずれさせて、従
って、高温スペーサ２０を設けて、チップ１９と基板１
８（１１）との間に最小の所望の分離を保持し、成形は
んだの過剰な拡がりを防止するのが好ましい。最後に、
もし必要ならば、接合構造のカプセル封止部２２を設け
ることができ、構造的強固性を増大させ、高温でもはん
だリフローを防止する。
【００３２】図１または図２の実施例において、チップ
・スタックは、連続的に、または一回の操作で形成する
ことができる。同様に、チップ・スタック１２は、支持
基板１８またはマスター・チップ１１から立ち上がり、
全スタックを、図２に特に示すように、一つのフリップ
・チップのように、支持基板１８またはマスター・チッ
プ１１（参照番号１８（１１）によって示される）に接
合できる。アセンブリのいかなるシーケンスが選ばれよ
うとも、はんだ合金を選んで、アセンブリの各連続する
工程で、溶融点の低下を与えるようにすべきである。共
晶合金の溶融点より上で、一つの金属が他の金属に溶解
する液相拡散方法を用いて、このプロセスでの温度余裕
を低減させることができる。
・スタックは、連続的に、または一回の操作で形成する
ことができる。同様に、チップ・スタック１２は、支持
基板１８またはマスター・チップ１１から立ち上がり、
全スタックを、図２に特に示すように、一つのフリップ
・チップのように、支持基板１８またはマスター・チッ
プ１１（参照番号１８（１１）によって示される）に接
合できる。アセンブリのいかなるシーケンスが選ばれよ
うとも、はんだ合金を選んで、アセンブリの各連続する
工程で、溶融点の低下を与えるようにすべきである。共
晶合金の溶融点より上で、一つの金属が他の金属に溶解
する液相拡散方法を用いて、このプロセスでの温度余裕
を低減させることができる。
【００３３】しかし上述したように、特に、小さい構造
寸法のため、および小さい構造寸法でのＵ形状で、ある
いは極めて近接してメタライゼーション構造１４を形成
することは、重要であり、上述した構造を製造するため
の適切な構造を備えることが、本発明の重要な態様であ
る。本発明は、面メタライゼーション構造のみを用いて
実施することができるが、チップをダイシングするため
のレジストレーション（位置合わせ）およびアライメン
トの幾つかの困難性、または、ウェハがダイシングされ
るときのチップへの金属の接着が、チップの主面上のメ
タライゼーション構造が十分に開発された方法であった
としても、製造歩留りを悪くする。本発明によるＵ型メ
タライゼーション構造を形成する方法は、本願発明者に
より出願された米国特許出願０８／７８５１９５号と共
通している。この米国出願の内容は、本願明細書の内容
として引用する。
寸法のため、および小さい構造寸法でのＵ形状で、ある
いは極めて近接してメタライゼーション構造１４を形成
することは、重要であり、上述した構造を製造するため
の適切な構造を備えることが、本発明の重要な態様であ
る。本発明は、面メタライゼーション構造のみを用いて
実施することができるが、チップをダイシングするため
のレジストレーション（位置合わせ）およびアライメン
トの幾つかの困難性、または、ウェハがダイシングされ
るときのチップへの金属の接着が、チップの主面上のメ
タライゼーション構造が十分に開発された方法であった
としても、製造歩留りを悪くする。本発明によるＵ型メ
タライゼーション構造を形成する方法は、本願発明者に
より出願された米国特許出願０８／７８５１９５号と共
通している。この米国出願の内容は、本願明細書の内容
として引用する。
【００３４】エッジ・メタライゼーションの困難な理由
は、大半、チップの取り扱いの難しさと、個々のチップ
の極めて狭い面上での個別の領域の画成（例えば、マス
キングまたは露光）の難しさによる。これとは対照的
に、主面上のメタライゼーションは、一般に、ウエハを
チップにダイシングする前にウエハ上で行われる（これ
により、メタライゼーションを必要とするエッジが形成
される）。さらに、処理のためのチップの取り扱いおよ
び配置の一般的な方法は、チップ・エッジへのアクセス
を制限するチップの基板面の接触、および基板面を介し
ての接触を含み、また、チップが保持され操作されるチ
ップの面の処理を防止する。従って、エッジ・メタライ
ゼーションに適しているとしても、一般のメタライゼー
ション処理を用いることは、メタライゼーションをチッ
プの両主面上に延ばすために、少なくとも、別個の金属
付着工程を必要とし、付着工程の際のチップの細心のア
ライメントとを必要とする。要するに、チップ・エッジ
を処理する困難性の範囲は、おそらく、以下のことを考
察することによって最も良く理解することができる。す
なわち、半導体製造に含まれる最もリソグラフィックな
処理および他の処理が、ほぼ平坦な領域を含むが、チッ
プ・エッジ上へのメタライゼーション構造の展開と、チ
ップの両主面上への進展とは、２つのほば対向する方向
と、これらの２つの方向にほば直交する第３の方向とか
らの同時処理を含む３次元の物体の処理を必要とする。
は、大半、チップの取り扱いの難しさと、個々のチップ
の極めて狭い面上での個別の領域の画成（例えば、マス
キングまたは露光）の難しさによる。これとは対照的
に、主面上のメタライゼーションは、一般に、ウエハを
チップにダイシングする前にウエハ上で行われる（これ
により、メタライゼーションを必要とするエッジが形成
される）。さらに、処理のためのチップの取り扱いおよ
び配置の一般的な方法は、チップ・エッジへのアクセス
を制限するチップの基板面の接触、および基板面を介し
ての接触を含み、また、チップが保持され操作されるチ
ップの面の処理を防止する。従って、エッジ・メタライ
ゼーションに適しているとしても、一般のメタライゼー
ション処理を用いることは、メタライゼーションをチッ
プの両主面上に延ばすために、少なくとも、別個の金属
付着工程を必要とし、付着工程の際のチップの細心のア
ライメントとを必要とする。要するに、チップ・エッジ
を処理する困難性の範囲は、おそらく、以下のことを考
察することによって最も良く理解することができる。す
なわち、半導体製造に含まれる最もリソグラフィックな
処理および他の処理が、ほぼ平坦な領域を含むが、チッ
プ・エッジ上へのメタライゼーション構造の展開と、チ
ップの両主面上への進展とは、２つのほば対向する方向
と、これらの２つの方向にほば直交する第３の方向とか
らの同時処理を含む３次元の物体の処理を必要とする。
【００３５】この問題を一般のメタライゼーション処理
によって解決するには、本発明によれば、チップの主面
上にのみマスクを形成することとは対照的に、個々のチ
ップをマスク内に取り囲む。このようなマスクの好適な
形状を図３に示すが、内側の寸法が処理されるチップの
周囲に密接するような形状および寸法のチューブ３０の
形態である。除去可能なパネル３５は、好適には、スリ
ット３４を形成して、チップの洗浄および挿入を容易に
し、また、挿入されたチップを堅固に係合させることに
よって与えられる。このようなチューブ構造を用いる
と、複数のチップの処理を同時に行って、メタライゼー
ション構造１４を形成することを可能とする。マスク
を、一つの面に形成でき、複数の面上のメタライゼーシ
ョン構造のために回転されるチップを、二つの面上への
同時金属付着のために、チップの対向する面に設けるこ
とができる（この場合、取りはずし可能なパネル３５
は、チップの他の面上になければならない）。
によって解決するには、本発明によれば、チップの主面
上にのみマスクを形成することとは対照的に、個々のチ
ップをマスク内に取り囲む。このようなマスクの好適な
形状を図３に示すが、内側の寸法が処理されるチップの
周囲に密接するような形状および寸法のチューブ３０の
形態である。除去可能なパネル３５は、好適には、スリ
ット３４を形成して、チップの洗浄および挿入を容易に
し、また、挿入されたチップを堅固に係合させることに
よって与えられる。このようなチューブ構造を用いる
と、複数のチップの処理を同時に行って、メタライゼー
ション構造１４を形成することを可能とする。マスク
を、一つの面に形成でき、複数の面上のメタライゼーシ
ョン構造のために回転されるチップを、二つの面上への
同時金属付着のために、チップの対向する面に設けるこ
とができる（この場合、取りはずし可能なパネル３５
は、チップの他の面上になければならない）。
【００３６】同時に、エッジ実装のためのメタライゼー
ションは、チップの全面より少ない面上でのみ適切であ
り得るので（例えば、一般には、多くとも対向する
面）、同時に処理できるチップの数を増やし、チップの
取り扱い要件を容易にするためには、このプロセスに対
して一方向にのみウエハをチップのストリップ６２にダ
イシングするのが都合がよい。しかし、各々のストリッ
プの異なる位置におけるチップ間の均一性は保証されな
いが、設計の処理公差内にある。例えば、７６．２μｍ
（３ミル）の幅のメタライズド領域のアレイは、規則的
な間隔で９１．６ｃｍ（４インチ）の範囲にわたって、
１２７．０μｍ（５ミル）の間隔でガラス上にうまく形
成され（寸法および間隔の変化は２５．４μｍ（１ミ
ル）より十分小さい）。前記規則的な間隔は、現在の高
密度集積回路設計に応用するのに十分なように設定され
ている。
ションは、チップの全面より少ない面上でのみ適切であ
り得るので（例えば、一般には、多くとも対向する
面）、同時に処理できるチップの数を増やし、チップの
取り扱い要件を容易にするためには、このプロセスに対
して一方向にのみウエハをチップのストリップ６２にダ
イシングするのが都合がよい。しかし、各々のストリッ
プの異なる位置におけるチップ間の均一性は保証されな
いが、設計の処理公差内にある。例えば、７６．２μｍ
（３ミル）の幅のメタライズド領域のアレイは、規則的
な間隔で９１．６ｃｍ（４インチ）の範囲にわたって、
１２７．０μｍ（５ミル）の間隔でガラス上にうまく形
成され（寸法および間隔の変化は２５．４μｍ（１ミ
ル）より十分小さい）。前記規則的な間隔は、現在の高
密度集積回路設計に応用するのに十分なように設定され
ている。
【００３７】チューブ・マスク３０は、好適には、パッ
ケージ設計によって望まれるかまたは必要とされるよう
に、一つ以上の面に加工された溝３１を有する金属また
はガラスからなる。好適には、シリコンチップには、モ
リブデン・マスクが用いられる。というのは、モリブデ
ン・マスクは、シリコンと同様の熱膨張係数（ＣＴＥ）
を有するからである。近接した間隔の極めて細い溝は、
好適には、技術上周知の放電加工（ＥＤＭ）によって、
チューブ３１のほぼ全長にわたって設けられる。従っ
て、溝は、チューブの材料を、ほぼ櫛状のパターンまた
は形状に分割する。しかし、チューブの厚さおよび材料
によっては、溝を、チューブの両端から離れて終了させ
て、残っている材料が片端で支持されず、チューブの両
端部で支持されて、残っている材料のストリップ間の正
確な間隔を維持するようにすることが好ましい。また、
図７〜９に示すように、リソグラフィ（例えば、エッチ
ング）およびレーザ・アブレーションのような他の技術
を用いて、チューブまたはシートに同様の溝を形成する
ことができる。
ケージ設計によって望まれるかまたは必要とされるよう
に、一つ以上の面に加工された溝３１を有する金属また
はガラスからなる。好適には、シリコンチップには、モ
リブデン・マスクが用いられる。というのは、モリブデ
ン・マスクは、シリコンと同様の熱膨張係数（ＣＴＥ）
を有するからである。近接した間隔の極めて細い溝は、
好適には、技術上周知の放電加工（ＥＤＭ）によって、
チューブ３１のほぼ全長にわたって設けられる。従っ
て、溝は、チューブの材料を、ほぼ櫛状のパターンまた
は形状に分割する。しかし、チューブの厚さおよび材料
によっては、溝を、チューブの両端から離れて終了させ
て、残っている材料が片端で支持されず、チューブの両
端部で支持されて、残っている材料のストリップ間の正
確な間隔を維持するようにすることが好ましい。また、
図７〜９に示すように、リソグラフィ（例えば、エッチ
ング）およびレーザ・アブレーションのような他の技術
を用いて、チューブまたはシートに同様の溝を形成する
ことができる。
【００３８】あるいはまた、図７〜９に示すのと殆ど同
じようにして、平行な細いワイヤよりなるアレイをマス
クとして設け（これは、一般的なものとして意図され
る）、チップのスタックに隣接する張力によって適切に
保持することができる。（微細な構造に対しては、ワイ
ヤが、チップ・エッジに対して保持することができる平
坦面を有するべきである）。しかし、このような場合、
チップの保持構造と、チップ面の残りのエンクロージャ
とは、別個に設けなければならない。さらに、マスクの
空きスペースの間にある材料は、図６に示すように長方
形または台形の断面であることが好ましいと考えられ
る。
じようにして、平行な細いワイヤよりなるアレイをマス
クとして設け（これは、一般的なものとして意図され
る）、チップのスタックに隣接する張力によって適切に
保持することができる。（微細な構造に対しては、ワイ
ヤが、チップ・エッジに対して保持することができる平
坦面を有するべきである）。しかし、このような場合、
チップの保持構造と、チップ面の残りのエンクロージャ
とは、別個に設けなければならない。さらに、マスクの
空きスペースの間にある材料は、図６に示すように長方
形または台形の断面であることが好ましいと考えられ
る。
【００３９】一つ以上のチップ１１は、マスクに挿入さ
れるか隣接して配置され、個々のチップは、スペーサ３
２によって取り囲まれる。これらのスペーサは、図４の
３３で示すように、チップ・エッジに連続するチップの
主面の一部を露出させるように、櫛状のマスク３０の溝
３１の位置で斜角を付けることは好ましい。というの
は、斜角は容易に形成でき、チューブ・マスク３０に接
触する他の突出した構造のないスぺ−サの正確な配置
と、チップの周囲の規則的な露出部分との両方を与える
からである。同様のスペーサを、スタック内に全てのチ
ップを取り囲むためには、一つ以上のチップを有するス
タックの端部に配置することが好ましい。
れるか隣接して配置され、個々のチップは、スペーサ３
２によって取り囲まれる。これらのスペーサは、図４の
３３で示すように、チップ・エッジに連続するチップの
主面の一部を露出させるように、櫛状のマスク３０の溝
３１の位置で斜角を付けることは好ましい。というの
は、斜角は容易に形成でき、チューブ・マスク３０に接
触する他の突出した構造のないスぺ−サの正確な配置
と、チップの周囲の規則的な露出部分との両方を与える
からである。同様のスペーサを、スタック内に全てのチ
ップを取り囲むためには、一つ以上のチップを有するス
タックの端部に配置することが好ましい。
【００４０】あるいはまた、図７〜９に示すように、ス
ペーサの斜角部分を省略することができ、ブロッキング
・マスク６１をチップ・エッジに連続するメタライゼー
ションの必要な範囲を定めるように配置し、図７に最も
良く示すクランピング構造によって適切に保持すること
ができる。クランピング構造は、チップまたはチップ・
ストリップ６２とスぺ−サ／ブロッキング・マスクとの
スタックに圧縮力を、チップ１１またはチップ・ストリ
ップ６２のエッジに対して溝付きマスクの圧縮カを与え
る。
ペーサの斜角部分を省略することができ、ブロッキング
・マスク６１をチップ・エッジに連続するメタライゼー
ションの必要な範囲を定めるように配置し、図７に最も
良く示すクランピング構造によって適切に保持すること
ができる。クランピング構造は、チップまたはチップ・
ストリップ６２とスぺ−サ／ブロッキング・マスクとの
スタックに圧縮力を、チップ１１またはチップ・ストリ
ップ６２のエッジに対して溝付きマスクの圧縮カを与え
る。
【００４１】チップが、櫛状マスク・チューブ３０、ま
たは図７〜９に示すマスク構造３０’の中に適切に取り
囲まれると、金属付着チャンバ内にマスク構造３０また
は３０’を挿入し、既知の方法によってスパッタリング
または蒸着で処理することによってメタライゼーション
を直接行うことができる。有利なことには、チップを有
するマスク構造は、図３の矢印３６，３７に示す二つの
方向に振動するように回転される。方向３６は、マスク
によって与えられる有効な平行性の故に、メタライゼー
ション構造において、個々のチップの各エッジの長さ方
向にわたってほば均一な付着を実現する。方向３７は、
スタックにおける多数のチップにわたって、および各々
のチップの主面に対して２つのコーナーを取り囲む各々
のメタライゼーション構造においてほぼ均一なメタライ
ゼーションを実現する。
たは図７〜９に示すマスク構造３０’の中に適切に取り
囲まれると、金属付着チャンバ内にマスク構造３０また
は３０’を挿入し、既知の方法によってスパッタリング
または蒸着で処理することによってメタライゼーション
を直接行うことができる。有利なことには、チップを有
するマスク構造は、図３の矢印３６，３７に示す二つの
方向に振動するように回転される。方向３６は、マスク
によって与えられる有効な平行性の故に、メタライゼー
ション構造において、個々のチップの各エッジの長さ方
向にわたってほば均一な付着を実現する。方向３７は、
スタックにおける多数のチップにわたって、および各々
のチップの主面に対して２つのコーナーを取り囲む各々
のメタライゼーション構造においてほぼ均一なメタライ
ゼーションを実現する。
【００４２】特に、図６（図９と同じ方向に見た）は、
ブロッキング・マスク６１のエッジおよびチップ１１の
エッジに対するマスクの部分５１に対する関係と、金属
蒸着またはスパッタリングの装置で、本発明のマスク構
造３０または３０’によって実現される金属付着とを示
す。この金属付着は、動き３７により、平面図において
わずかに台形であり、点線５２によって示す長方形領域
は、チップ・エッジ上への付着厚さに近似するほぼ均一
の厚さであるが、エッジでテーパ状となる。角度の範囲
およびその角度を経る動き３７の速度に依存して、チッ
プ・エッジからブロッキング・マスク６１のエッジまで
の距離が増大するにつれて、厚さにかなりの減少が生じ
る。
ブロッキング・マスク６１のエッジおよびチップ１１の
エッジに対するマスクの部分５１に対する関係と、金属
蒸着またはスパッタリングの装置で、本発明のマスク構
造３０または３０’によって実現される金属付着とを示
す。この金属付着は、動き３７により、平面図において
わずかに台形であり、点線５２によって示す長方形領域
は、チップ・エッジ上への付着厚さに近似するほぼ均一
の厚さであるが、エッジでテーパ状となる。角度の範囲
およびその角度を経る動き３７の速度に依存して、チッ
プ・エッジからブロッキング・マスク６１のエッジまで
の距離が増大するにつれて、厚さにかなりの減少が生じ
る。
【００４３】マスク構造３０，３０’を用いて金属を直
接付着するには、スパッタリングおよび蒸着を含む（し
かし、これに限定されるのもではない）ドライ金属付着
方法が好ましい。というのは、マスクは、メタライゼー
ションを受ける予定のない領域上でチップを密閉状態に
して取り囲む必要がなく、およびシーディングおよび無
電解メッキのような他の金属付着技術を用いることがで
きるからである。例えば、クロムの接着層を設け、続い
て、銅のような高導電率の層を設けることが好ましい。
多層の複合構造は、接着層または高導電率層あるいはそ
の両方に用いることができ、このような金属の合金また
は混合物、例えば、クロムと銅との混合物を用いて、高
導電率および高接着力を、特に、ドライ付着と熱処理と
組み合わせて、得ることができる。必要ならば、例え
ば、金のような貴金属よりなる一つ以上のバリア層を設
けることができる。
接付着するには、スパッタリングおよび蒸着を含む（し
かし、これに限定されるのもではない）ドライ金属付着
方法が好ましい。というのは、マスクは、メタライゼー
ションを受ける予定のない領域上でチップを密閉状態に
して取り囲む必要がなく、およびシーディングおよび無
電解メッキのような他の金属付着技術を用いることがで
きるからである。例えば、クロムの接着層を設け、続い
て、銅のような高導電率の層を設けることが好ましい。
多層の複合構造は、接着層または高導電率層あるいはそ
の両方に用いることができ、このような金属の合金また
は混合物、例えば、クロムと銅との混合物を用いて、高
導電率および高接着力を、特に、ドライ付着と熱処理と
組み合わせて、得ることができる。必要ならば、例え
ば、金のような貴金属よりなる一つ以上のバリア層を設
けることができる。
【００４４】本発明の改良された構造として、接着層に
用いられる金属は、はんだウェッタブルでない（例え
ば、クロムのような）のが好ましく、および接着層を設
ける際に、少なくとも方向３７における角運動は、高導
電率の金属層の付着の際に用いられる角運動よりもわず
かに大きいことが好ましい。従って、接着層を、図６に
点線５３で示されるように、導電層に用いられるハンダ
ウェッタブル金属を非常にわずかに越えて延びるように
することができ、メタライゼーション構造がそれらのわ
ずかな台形状の故に互いに近接している場所で、他のメ
タライゼーション構造の方へ横方向へのはんだフローを
制限する働きをする。
用いられる金属は、はんだウェッタブルでない（例え
ば、クロムのような）のが好ましく、および接着層を設
ける際に、少なくとも方向３７における角運動は、高導
電率の金属層の付着の際に用いられる角運動よりもわず
かに大きいことが好ましい。従って、接着層を、図６に
点線５３で示されるように、導電層に用いられるハンダ
ウェッタブル金属を非常にわずかに越えて延びるように
することができ、メタライゼーション構造がそれらのわ
ずかな台形状の故に互いに近接している場所で、他のメ
タライゼーション構造の方へ横方向へのはんだフローを
制限する働きをする。
【００４５】上述したように、選択された金属付着プロ
セスの際、流体が基板エッジと接触させられる場合、上
述したように用いられる機械的マスクから信頼よく得ら
れるよりも、より密閉したマスキングを与えることが好
ましい。図３および図７〜９について上述したマスキン
グ構造は、ドライ金属付着方法にかかわらず、本発明の
実施に好適な所望のパターン付着を与えるのに効果的で
あるが、流体の気密性が確保されない。ドライ金属付着
の際、金属粒子の方向性（例えば、図９に示すような）
は、このような機械的マスク構造の使用を可能にするの
に利用できる。このような方向性は、金属が流体溶液か
ら付着されるときは、残念ながら得ることができない。
このような場合、図５に関連して説明するように、金属
が付着される領域以外において、流体がチップと接触す
るのを避けるためにリソグラフィ・レジストを用いるの
が好ましい。
セスの際、流体が基板エッジと接触させられる場合、上
述したように用いられる機械的マスクから信頼よく得ら
れるよりも、より密閉したマスキングを与えることが好
ましい。図３および図７〜９について上述したマスキン
グ構造は、ドライ金属付着方法にかかわらず、本発明の
実施に好適な所望のパターン付着を与えるのに効果的で
あるが、流体の気密性が確保されない。ドライ金属付着
の際、金属粒子の方向性（例えば、図９に示すような）
は、このような機械的マスク構造の使用を可能にするの
に利用できる。このような方向性は、金属が流体溶液か
ら付着されるときは、残念ながら得ることができない。
このような場合、図５に関連して説明するように、金属
が付着される領域以外において、流体がチップと接触す
るのを避けるためにリソグラフィ・レジストを用いるの
が好ましい。
【００４６】図５に、各々のチップがレジスト４１で完
全に被覆された後のチップ１１のスタックまたはチップ
・ストリップ６２を示す。これらのチップは、スタック
を圧縮するクランピング構造によってこのようなスタッ
クに保持されるものとするが、これは本発明の実施にと
っては重要ではない。チップ１１のスタックまたはチッ
プ・ストリップ６２は、上述した機械的マスクに収容さ
れたものと同様であるが、スペーサ３２またはブロッキ
ング・マスク６１は、用いる必要がない。このようなス
ペーサまたはブロッキング・マスクが用いられるなら
ば、チップ１１のエッジおよび主面またはチップ・スト
リップ６２を、スペーサ３２またはブロッキング・マス
ク６１のエッジを超えて延び、スタックが、露光，現
像，メタライゼーション・プロセスの際、一緒にクラン
プされたままになる程度に被覆することが必要となるの
みである。
全に被覆された後のチップ１１のスタックまたはチップ
・ストリップ６２を示す。これらのチップは、スタック
を圧縮するクランピング構造によってこのようなスタッ
クに保持されるものとするが、これは本発明の実施にと
っては重要ではない。チップ１１のスタックまたはチッ
プ・ストリップ６２は、上述した機械的マスクに収容さ
れたものと同様であるが、スペーサ３２またはブロッキ
ング・マスク６１は、用いる必要がない。このようなス
ペーサまたはブロッキング・マスクが用いられるなら
ば、チップ１１のエッジおよび主面またはチップ・スト
リップ６２を、スペーサ３２またはブロッキング・マス
ク６１のエッジを超えて延び、スタックが、露光，現
像，メタライゼーション・プロセスの際、一緒にクラン
プされたままになる程度に被覆することが必要となるの
みである。
【００４７】レジストの露光は、レジストに適した波長
で行うことができ、レジストの種類は、本発明の実施に
とっては重要ではない。この説明と、直接メタライゼー
ションとの相関とのためには、ポジティブ・レジストが
考えられるが、“負（ｎｅｇａｔｉｖｅ）”の露光が用
いられるときは、ネガティブ・レジストを用いることが
できる。このレジストは、露光放射源とチップのスタッ
クとの間の正確な相対的運動を可能にする並進テーブル
を用いるか、あるいは平行（好ましくは短波長の）放射
と共にマスクを用いて、既知のリソグラフィ露光装置に
よって露光することができる。また、チップのスタック
を、直接メタライゼーション構造について上述したよう
な機械的マスクを用いて露光することができる。特に、
このようなマスクを用いて、レジストの露光を、ドライ
金属付着について前述したのと同様に行うことができる
（露光放射は、同様に指向的であるからである）。ただ
し、金属付着の均一な厚さを保証するためのマスクの回
転運動は、特に露光放射が平行であるならば、レジスト
露光の際に、必要とされない。
で行うことができ、レジストの種類は、本発明の実施に
とっては重要ではない。この説明と、直接メタライゼー
ションとの相関とのためには、ポジティブ・レジストが
考えられるが、“負（ｎｅｇａｔｉｖｅ）”の露光が用
いられるときは、ネガティブ・レジストを用いることが
できる。このレジストは、露光放射源とチップのスタッ
クとの間の正確な相対的運動を可能にする並進テーブル
を用いるか、あるいは平行（好ましくは短波長の）放射
と共にマスクを用いて、既知のリソグラフィ露光装置に
よって露光することができる。また、チップのスタック
を、直接メタライゼーション構造について上述したよう
な機械的マスクを用いて露光することができる。特に、
このようなマスクを用いて、レジストの露光を、ドライ
金属付着について前述したのと同様に行うことができる
（露光放射は、同様に指向的であるからである）。ただ
し、金属付着の均一な厚さを保証するためのマスクの回
転運動は、特に露光放射が平行であるならば、レジスト
露光の際に、必要とされない。
【００４８】すでに知られているように、リソグラフィ
露光放射は、レジスト内をかなりの深さまで、かつ、露
光領域の“ブルーミング（ｂｌｏｏｍｉｎｇ）”を十分
に避けることができる程度に散乱し、図５の４２で示す
ように、チップ１１のエッジを通過する深さまで過露光
することが望ましい。あるいは、レジストの現像はレジ
ストの表面から進行するので、過現像（または過露光と
過現像との組み合わせ）を、同じ効果のために用いるこ
とができる。また、露光が行われると、個々のチップ１
１または個々のチップ・ストリップ６１が現像され、特
に、レジストが各々のチップの全体にわたって設けられ
ると、単独で、あるいはスタックに存在する数よりも少
ない数だけ現像およびメタライズできることを理解すべ
きである。しかし、一般に、それにより特別な利益は得
られず、レジスト現像液が、チップと接触するのは望ま
しくない。その理由は、レジスト現像液が、チップに対
する損傷の可能性を与えるからである。このような接触
は、レジスト現像の際、スタックへの圧縮クランプ力を
維持することによって簡単に防止することができる。
露光放射は、レジスト内をかなりの深さまで、かつ、露
光領域の“ブルーミング（ｂｌｏｏｍｉｎｇ）”を十分
に避けることができる程度に散乱し、図５の４２で示す
ように、チップ１１のエッジを通過する深さまで過露光
することが望ましい。あるいは、レジストの現像はレジ
ストの表面から進行するので、過現像（または過露光と
過現像との組み合わせ）を、同じ効果のために用いるこ
とができる。また、露光が行われると、個々のチップ１
１または個々のチップ・ストリップ６１が現像され、特
に、レジストが各々のチップの全体にわたって設けられ
ると、単独で、あるいはスタックに存在する数よりも少
ない数だけ現像およびメタライズできることを理解すべ
きである。しかし、一般に、それにより特別な利益は得
られず、レジスト現像液が、チップと接触するのは望ま
しくない。その理由は、レジスト現像液が、チップに対
する損傷の可能性を与えるからである。このような接触
は、レジスト現像の際、スタックへの圧縮クランプ力を
維持することによって簡単に防止することができる。
【００４９】レジストが現像されて、メタライゼーショ
ンが必要とされる各々のチップの領域を露出すると、メ
タライゼーションは、マスク構造からチップ・スタック
を除去することなしに流体溶液からのドライ・プロセス
または付着のいずれかによって行うことができる。この
点で、接着層を、上述したように有利に用いることがで
きる。さらに、はんだノン・ウェッタブル接着層金属
は、はんだウェッタブル導電層を越えて延び、上述した
ように、はんだフローを制限することができる。これ
は、少し異なる開口サイズを有する二つのレジストマス
クを連続して使用し、レジスト・マスキングの前に接着
層をドライ付着し、あるいは、開口内のレジストのエッ
ジ上にはんだノン・ウェッタブル材料を付着して、レジ
ストが除去されるときに、はんだノン・ウェッタブル材
料５４が、導電性金属層に接着されて残るようにする。
この後者の変形は、例えば、レジストおよび露出された
チップまたは基板上に、ニッケルを無電解メッキし、続
いて、銅を無電解付着することによって行うことができ
る。導電材料が付着され、レジストが除去された後に、
ブロック・アウト・マスクが、高い導電率層の金属上に
付着され、ニッケルが酸化されて、はんだフローにはん
だノン・ウェッタブル・バリアを形成するように酸化で
きる。レジストのシーディングは、また、他の接着層材
料の使用を可能にする。メタライゼーションが終了する
と、レジスト・マスクを、除去することができ、スタッ
クを、個々のチップに分解し（必要ならば、さらにダイ
シングすることもできる）、図１，２に関連して上述し
たパッケージ構造に組み立てられる。
ンが必要とされる各々のチップの領域を露出すると、メ
タライゼーションは、マスク構造からチップ・スタック
を除去することなしに流体溶液からのドライ・プロセス
または付着のいずれかによって行うことができる。この
点で、接着層を、上述したように有利に用いることがで
きる。さらに、はんだノン・ウェッタブル接着層金属
は、はんだウェッタブル導電層を越えて延び、上述した
ように、はんだフローを制限することができる。これ
は、少し異なる開口サイズを有する二つのレジストマス
クを連続して使用し、レジスト・マスキングの前に接着
層をドライ付着し、あるいは、開口内のレジストのエッ
ジ上にはんだノン・ウェッタブル材料を付着して、レジ
ストが除去されるときに、はんだノン・ウェッタブル材
料５４が、導電性金属層に接着されて残るようにする。
この後者の変形は、例えば、レジストおよび露出された
チップまたは基板上に、ニッケルを無電解メッキし、続
いて、銅を無電解付着することによって行うことができ
る。導電材料が付着され、レジストが除去された後に、
ブロック・アウト・マスクが、高い導電率層の金属上に
付着され、ニッケルが酸化されて、はんだフローにはん
だノン・ウェッタブル・バリアを形成するように酸化で
きる。レジストのシーディングは、また、他の接着層材
料の使用を可能にする。メタライゼーションが終了する
と、レジスト・マスクを、除去することができ、スタッ
クを、個々のチップに分解し（必要ならば、さらにダイ
シングすることもできる）、図１，２に関連して上述し
たパッケージ構造に組み立てられる。
【００５０】前述したことから、本発明は、改善された
強固性を有し、種々の経済的かつ高歩留りの方法によっ
て製造または再加工できる電子回路パッケージを提供す
ることがわかる。この新規な構造およびその製造方法を
支持するメタライゼーション構造は、種々の方法によっ
て、および直接メタライゼーションのための、またはメ
タライゼーション構造を画成するレジスト・マスクのパ
ターニング用の露光のための機械的マスクとして、種々
のツールを用いることによって、信頼性良く経済的に形
成することもできる。
強固性を有し、種々の経済的かつ高歩留りの方法によっ
て製造または再加工できる電子回路パッケージを提供す
ることがわかる。この新規な構造およびその製造方法を
支持するメタライゼーション構造は、種々の方法によっ
て、および直接メタライゼーションのための、またはメ
タライゼーション構造を画成するレジスト・マスクのパ
ターニング用の露光のための機械的マスクとして、種々
のツールを用いることによって、信頼性良く経済的に形
成することもできる。
【００５１】本発明の基本原理に従う電子回路パッケー
ジの形成を説明したが、幾つかの応用における利点に利
用できる幾つかの改良された構造について、以下に説明
する。特に、前述したように、メタライゼーション構造
１４の厚さは、接着剤１５の厚さと一緒になって、チッ
プ間に“離間（ｓｔａｎｄ−ｏｆｆ）”を与える。これ
は、チップの形態の変化を受け入れ、特定のパッケージ
設計によって必要とされ、または要求されるならば、チ
ップ間に形成された空間に、熱伝導材料および／または
熱シンク構造を設けることを可能にする。
ジの形成を説明したが、幾つかの応用における利点に利
用できる幾つかの改良された構造について、以下に説明
する。特に、前述したように、メタライゼーション構造
１４の厚さは、接着剤１５の厚さと一緒になって、チッ
プ間に“離間（ｓｔａｎｄ−ｏｆｆ）”を与える。これ
は、チップの形態の変化を受け入れ、特定のパッケージ
設計によって必要とされ、または要求されるならば、チ
ップ間に形成された空間に、熱伝導材料および／または
熱シンク構造を設けることを可能にする。
【００５２】図１０において、チップ・スタック構造１
２は、図１または図２のチップ・スタック構造と同じで
ある。しかし、図１０からは明らかでないが、チップ１
３Ａ，１３Ｂ（および１３Ｃ，１３Ｄ）の基板面は、熱
シンクに対向するチップ面の改善された規則性のため
に、互いに対向するように配向されている。熱グリース
９１および薄い金属シート９２は、チップ対（例えば、
１３Ａ，１３Ｂと１４Ｃ，１３Ｄ）の間に好適に設けら
れ、チップ１３Ｂと１３Ｃとの間の空間９３に熱グリー
スが設けられ、または空間９３は、空気または他の冷却
液の流れのためにそのまま残される。
２は、図１または図２のチップ・スタック構造と同じで
ある。しかし、図１０からは明らかでないが、チップ１
３Ａ，１３Ｂ（および１３Ｃ，１３Ｄ）の基板面は、熱
シンクに対向するチップ面の改善された規則性のため
に、互いに対向するように配向されている。熱グリース
９１および薄い金属シート９２は、チップ対（例えば、
１３Ａ，１３Ｂと１４Ｃ，１３Ｄ）の間に好適に設けら
れ、チップ１３Ｂと１３Ｃとの間の空間９３に熱グリー
スが設けられ、または空間９３は、空気または他の冷却
液の流れのためにそのまま残される。
【００５３】金属シート熱シンクの直接取り付けは、必
要とされない。というのは、図１１のアセンブリの側面
に示すように、熱シンク・シートの端部が、好ましくは
分割されて、端部はわずかに折り曲げられる。熱シンク
・シート９２の端部の折り曲げは、シートをチップ間に
保持し、周囲の空気または他の冷却液に熱を効率的に伝
達することを改善する。
要とされない。というのは、図１１のアセンブリの側面
に示すように、熱シンク・シートの端部が、好ましくは
分割されて、端部はわずかに折り曲げられる。熱シンク
・シート９２の端部の折り曲げは、シートをチップ間に
保持し、周囲の空気または他の冷却液に熱を効率的に伝
達することを改善する。
【００５４】図１２，１３は、本発明の上述した構造
を、特定の複雑で高性能な回路パッケージに適用した場
合を示す。特に、高周波数で同時にスイッチングする多
数のアクティブ素子を有するマイクロプロセッサのよう
なチップは、かなりの量の熱を発生すると予測され、一
方、同時にスイッチングする少数の素子を有するチップ
（ダイナミック・メモリにおけるような）、または低い
平均デューティ・サイクルで実行されるチップ（論理マ
クロまたはクロスバー・スイッチ）は、対応してより少
ない熱を発生すると予測される。図１２，図１３に示さ
れるパッケージは、本発明の原理によるこのようなチッ
プの組み合わせにおいて極端に短い信号路を維持しなが
ら、熱放散に対するこれらの異なる要件を受け入れる構
造の一例である。
を、特定の複雑で高性能な回路パッケージに適用した場
合を示す。特に、高周波数で同時にスイッチングする多
数のアクティブ素子を有するマイクロプロセッサのよう
なチップは、かなりの量の熱を発生すると予測され、一
方、同時にスイッチングする少数の素子を有するチップ
（ダイナミック・メモリにおけるような）、または低い
平均デューティ・サイクルで実行されるチップ（論理マ
クロまたはクロスバー・スイッチ）は、対応してより少
ない熱を発生すると予測される。図１２，図１３に示さ
れるパッケージは、本発明の原理によるこのようなチッ
プの組み合わせにおいて極端に短い信号路を維持しなが
ら、熱放散に対するこれらの異なる要件を受け入れる構
造の一例である。
【００５５】特に、マイクロプロセッサに相当するマス
ター・チップ１８を、図１に示す構造も適しているが、
図２に示されるように、基板１１に接合する。マスター
・チップ１８は、かなりの熱を発生すると予測されるの
で、大きな熱シンク１１０を、図示のようにマスター・
チップの中央に設けることができる。スレーブ・チップ
のスタックを、マスター・チップ１８（または１８′に
示されるように用いられる大きなチップ）の縁部に、次
のようにして設けることができる。すなわち、メタライ
ゼーション構造１３（十分な数の接続を得ることが必要
ならば、追加の面メタライゼーション構造９４）を、前
述したように、マスター・チップ１８上の面メタライゼ
ーションに接合する（１１１）。チップ・スタック１２
の面は、電気的に絶縁性であるが、熱的に伝導性の接着
剤９４を用いることによって、熱シンク１１０の面に好
適に接合される。チップ・スタック１２の面は、また、
熱シンク・シート９２の端部に接合される。熱シンク・
シート９２の他の端部（および面、図１３の平面図に示
すように、メタライゼーション構造１４を用いる接続
が、面に必要とされず、面間に熱シンク材料が形成され
ている場合）は、図１１に示すのと同じように延びる。
従って、熱シンク１１０は、チップ・スタックから熱を
除去でき、および／または、全パッケージの温度を調整
する働きをする。さらに、熱シンク・シート９２は、マ
スター・チップ１８からの熱の除去を補うことができ
る。チップ・スタック１２の明らかな片側支持は、パッ
ケージの機械的強固性を弱くしている。というのは、機
械的接合９４は、チップ・スタックの取り付けのため
に、マスター・チップ１８に設けられる領域に匹敵する
領域を越えて延びるからである。追加の強固性および追
加のコンタクトのためのスペースを、１８′で示される
ように、マスター・チップ１８のサイズを引き延ばすこ
とによって、与えることができる。しかし、大きなチッ
プのウェハ・スペースのコストおよび限界は、機械的完
全性が、追加の電気的接続１１２の必要性のないこのよ
うな構造を正当化するものとみなされないときに、さら
に増大する。
ター・チップ１８を、図１に示す構造も適しているが、
図２に示されるように、基板１１に接合する。マスター
・チップ１８は、かなりの熱を発生すると予測されるの
で、大きな熱シンク１１０を、図示のようにマスター・
チップの中央に設けることができる。スレーブ・チップ
のスタックを、マスター・チップ１８（または１８′に
示されるように用いられる大きなチップ）の縁部に、次
のようにして設けることができる。すなわち、メタライ
ゼーション構造１３（十分な数の接続を得ることが必要
ならば、追加の面メタライゼーション構造９４）を、前
述したように、マスター・チップ１８上の面メタライゼ
ーションに接合する（１１１）。チップ・スタック１２
の面は、電気的に絶縁性であるが、熱的に伝導性の接着
剤９４を用いることによって、熱シンク１１０の面に好
適に接合される。チップ・スタック１２の面は、また、
熱シンク・シート９２の端部に接合される。熱シンク・
シート９２の他の端部（および面、図１３の平面図に示
すように、メタライゼーション構造１４を用いる接続
が、面に必要とされず、面間に熱シンク材料が形成され
ている場合）は、図１１に示すのと同じように延びる。
従って、熱シンク１１０は、チップ・スタックから熱を
除去でき、および／または、全パッケージの温度を調整
する働きをする。さらに、熱シンク・シート９２は、マ
スター・チップ１８からの熱の除去を補うことができ
る。チップ・スタック１２の明らかな片側支持は、パッ
ケージの機械的強固性を弱くしている。というのは、機
械的接合９４は、チップ・スタックの取り付けのため
に、マスター・チップ１８に設けられる領域に匹敵する
領域を越えて延びるからである。追加の強固性および追
加のコンタクトのためのスペースを、１８′で示される
ように、マスター・チップ１８のサイズを引き延ばすこ
とによって、与えることができる。しかし、大きなチッ
プのウェハ・スペースのコストおよび限界は、機械的完
全性が、追加の電気的接続１１２の必要性のないこのよ
うな構造を正当化するものとみなされないときに、さら
に増大する。
【００５６】図１４の変形実施例では、エッジ・メタラ
イゼーション１１５は、また、前述したように、スレー
ブ・チップのスタック１２におけると同じように、マス
ター・チップまたは基板１８（１１）上に設けられる。
これは、図２で説明したように、マスター・チップまた
は基板に接合することができる。従って、一つより多く
のチップ・スタック１２を、図１２および図１３により
前述したように、マスター・チップまたは基板１８（１
１）によって支持できることを理解すべきである。
イゼーション１１５は、また、前述したように、スレー
ブ・チップのスタック１２におけると同じように、マス
ター・チップまたは基板１８（１１）上に設けられる。
これは、図２で説明したように、マスター・チップまた
は基板に接合することができる。従って、一つより多く
のチップ・スタック１２を、図１２および図１３により
前述したように、マスター・チップまたは基板１８（１
１）によって支持できることを理解すべきである。
【００５７】さらに、エッジ・メタライゼーション構造
１１５を有する複数のマスター・チップまたは基板１８
（１１）′を、図１について前述したスレーブ・チップ
・スタック構造と同様に、熱材料，熱シンク，および／
または、それらの間の冷却液の流れと共に、またはこれ
ら無しに、スタックすることができる。さらに、本発明
のこれらの種類の変形例を、ピラミッド状の任意の数の
スタックまたは階層における任意の数の基板に対するパ
ッケージ設計において、任意に繰り返すことができる。
前記ピラミッド状は、横方向に（例えば、特定のマスタ
ー・チップまたは基板に取り付けられるスタックの数を
増大させる）、または垂直方向に（例えば、スタックで
きる特定サイズのチップまたは基板の数を増大させ
る）、または階層的に（例えば、マスター・チップ１１
またはマスター・チップ・スタックへの、さらに、スタ
ックでき、他のチップ，基板，ボード，またはパネル１
１１などに接続されるチップまたは基板１１へのスレー
ブ・チップの接続のように、接合または接続できる異な
るサイズのチップまたは基板の数を増大させる）に拡が
る。
１１５を有する複数のマスター・チップまたは基板１８
（１１）′を、図１について前述したスレーブ・チップ
・スタック構造と同様に、熱材料，熱シンク，および／
または、それらの間の冷却液の流れと共に、またはこれ
ら無しに、スタックすることができる。さらに、本発明
のこれらの種類の変形例を、ピラミッド状の任意の数の
スタックまたは階層における任意の数の基板に対するパ
ッケージ設計において、任意に繰り返すことができる。
前記ピラミッド状は、横方向に（例えば、特定のマスタ
ー・チップまたは基板に取り付けられるスタックの数を
増大させる）、または垂直方向に（例えば、スタックで
きる特定サイズのチップまたは基板の数を増大させ
る）、または階層的に（例えば、マスター・チップ１１
またはマスター・チップ・スタックへの、さらに、スタ
ックでき、他のチップ，基板，ボード，またはパネル１
１１などに接続されるチップまたは基板１１へのスレー
ブ・チップの接続のように、接合または接続できる異な
るサイズのチップまたは基板の数を増大させる）に拡が
る。
【００５８】図２について説明したと同様に、Ｃ４成形
はんだまたは導電性接続を用いたＳＭＴボンディング
が、マスター・チップまたは基板１８（１１）と、図１
４に１２１で示されるパネル１２１との間に設けられて
いるが、図１に示されたワイヤ・ボンディングに類似の
ワイヤ・ボンディングまたは他の接続方法を、階層の任
意のレベルで用いることができる。例えば、図１５に示
すように、いわゆる零挿入力（ＺＩＦ）コネクタ１３０
をパネル１１１上で用いて、マスター・チップ１８、ま
たはエッジ・メタライゼーション１１５を有する他のチ
ップまたは基板に接続することができる。このようなＺ
ＩＦコネクタは、好ましくは、一つ以上の弾性導電部材
１３１を備えている。この部材は、それらの間にチップ
または基板１８′を挿入することによって、わずかにた
わみ、従ってチップまたは基板の対向エッジに対して対
向する力を加える。ＺＩＦコネクタは、また好ましく
は、ハウジングすなわち横方向エンクロージャ１３２を
有している。このエンクロージャは、好ましくは、エッ
ジ・メタライゼーション構造１１５に対する弾性導電部
材１３１の位置合わせを保証し、弾性ひずみの限界を越
える部材１３１のたわみを防止して、パッケージの加速
によってたわむ場合に、その永久変形を防止するよう
に、好適に寸法設定されている。あるいはまた、弾性導
電部材を、チップまたは基板１８′のすべての面に設け
ないならば、ハウジングすなわちエンクロージャ１３２
の一部は、チップまたは基板１８′に力を与え、この力
は、チップまたは基板１８′の他の面上の部材により与
えられる力に対抗している。
はんだまたは導電性接続を用いたＳＭＴボンディング
が、マスター・チップまたは基板１８（１１）と、図１
４に１２１で示されるパネル１２１との間に設けられて
いるが、図１に示されたワイヤ・ボンディングに類似の
ワイヤ・ボンディングまたは他の接続方法を、階層の任
意のレベルで用いることができる。例えば、図１５に示
すように、いわゆる零挿入力（ＺＩＦ）コネクタ１３０
をパネル１１１上で用いて、マスター・チップ１８、ま
たはエッジ・メタライゼーション１１５を有する他のチ
ップまたは基板に接続することができる。このようなＺ
ＩＦコネクタは、好ましくは、一つ以上の弾性導電部材
１３１を備えている。この部材は、それらの間にチップ
または基板１８′を挿入することによって、わずかにた
わみ、従ってチップまたは基板の対向エッジに対して対
向する力を加える。ＺＩＦコネクタは、また好ましく
は、ハウジングすなわち横方向エンクロージャ１３２を
有している。このエンクロージャは、好ましくは、エッ
ジ・メタライゼーション構造１１５に対する弾性導電部
材１３１の位置合わせを保証し、弾性ひずみの限界を越
える部材１３１のたわみを防止して、パッケージの加速
によってたわむ場合に、その永久変形を防止するよう
に、好適に寸法設定されている。あるいはまた、弾性導
電部材を、チップまたは基板１８′のすべての面に設け
ないならば、ハウジングすなわちエンクロージャ１３２
の一部は、チップまたは基板１８′に力を与え、この力
は、チップまたは基板１８′の他の面上の部材により与
えられる力に対抗している。
【００５９】基板１８′に接合された（または、他の同
様のＺＩＦコネクタにより接続された）一つ以上のチッ
プ・スタック１２を有するチップまたは基板１８′の階
層は、熱シンクまたは他の冷却構造のような他の構造を
有することができることを理解すべきである。従って、
図５に示す構造は、図１２，１３について説明したパッ
ケージのような差込み可能な高性能マイクロプロセッサ
・パッケージの形成に特に適切である。
様のＺＩＦコネクタにより接続された）一つ以上のチッ
プ・スタック１２を有するチップまたは基板１８′の階
層は、熱シンクまたは他の冷却構造のような他の構造を
有することができることを理解すべきである。従って、
図５に示す構造は、図１２，１３について説明したパッ
ケージのような差込み可能な高性能マイクロプロセッサ
・パッケージの形成に特に適切である。
【００６０】図１４について説明したのと同様に、図１
５について説明した本発明の原理を、１５１，１５２の
ような一つ，二つ，または三つ以上のパネルに接合で
き、または接合できない、チップ・スタック１１２，ま
たは基板，または基板のスタックに適用することができ
る。特に、図示された各チップまたはチップ・スタック
１５０は、一つのチップ、図１のスタック１２のような
同一のサイズのチップ・スタック、または一つ以上（例
えば、スタックおよび接合され、または接続された）の
マスター・チップまたはその大きな階層とすることがで
きることを理解すべきである。すなわち、図示された要
素１５０，１５４のいずれか、または両方が、チップの
スタックを有している。このようなチップ、またはこの
ようなスタック、またはチップの階層が、隣接するチッ
プ、またはこのようなスタック、またはチップおよび／
または基板の階層に接合されていないいかなる場合にお
いても、熱シンクまたはスペーサ１５４は、一般に、設
けられるべきである。勿論、熱シンクまたは他の熱放散
構造を、接合されたまたは接続されたスタック、あるい
はチップまたは基板の階層内に設けることができる。
５について説明した本発明の原理を、１５１，１５２の
ような一つ，二つ，または三つ以上のパネルに接合で
き、または接合できない、チップ・スタック１１２，ま
たは基板，または基板のスタックに適用することができ
る。特に、図示された各チップまたはチップ・スタック
１５０は、一つのチップ、図１のスタック１２のような
同一のサイズのチップ・スタック、または一つ以上（例
えば、スタックおよび接合され、または接続された）の
マスター・チップまたはその大きな階層とすることがで
きることを理解すべきである。すなわち、図示された要
素１５０，１５４のいずれか、または両方が、チップの
スタックを有している。このようなチップ、またはこの
ようなスタック、またはチップの階層が、隣接するチッ
プ、またはこのようなスタック、またはチップおよび／
または基板の階層に接合されていないいかなる場合にお
いても、熱シンクまたはスペーサ１５４は、一般に、設
けられるべきである。勿論、熱シンクまたは他の熱放散
構造を、接合されたまたは接続されたスタック、あるい
はチップまたは基板の階層内に設けることができる。
【００６１】チップ，基板、あるいはスタック、および
／またはその階層１５０への接続１３１′は、この実施
例では、波状コンタクト・ワイヤ１５５によって、好適
に形成される。このワイヤは、必要ならば、金メッキな
どによって、それらの導電率を増大でき、および接触抵
抗を減少できる。これらのコンタクト・ワイヤ１５５
は、チップ，基板，またはパネル（例えば、１５１），
または１５６，１５７で示されるチップ，基板，または
パネル（例えば、１５２）に設けられた面内のブライン
ド開口またはスルー開口内に設けることができる。好適
な波状の接続ワイヤ１５５は、その長さに沿って離間し
た位置で、サポート１３２′によって支持されている。
サポート１３２′は、図１５のハウジング１３２の各部
分の機能を有効に実行する。チップ，基板，またはパネ
ル１５１，１５２は同一要素である必要はなく、あるい
は直接的かつ物理的に接続されたサポート１３２′を、
所望の構造上に設けることができるので、電子回路パッ
ケージ設計の一部として、別個のチップまたはチップの
接続に、この構造を用いることができる。
／またはその階層１５０への接続１３１′は、この実施
例では、波状コンタクト・ワイヤ１５５によって、好適
に形成される。このワイヤは、必要ならば、金メッキな
どによって、それらの導電率を増大でき、および接触抵
抗を減少できる。これらのコンタクト・ワイヤ１５５
は、チップ，基板，またはパネル（例えば、１５１），
または１５６，１５７で示されるチップ，基板，または
パネル（例えば、１５２）に設けられた面内のブライン
ド開口またはスルー開口内に設けることができる。好適
な波状の接続ワイヤ１５５は、その長さに沿って離間し
た位置で、サポート１３２′によって支持されている。
サポート１３２′は、図１５のハウジング１３２の各部
分の機能を有効に実行する。チップ，基板，またはパネ
ル１５１，１５２は同一要素である必要はなく、あるい
は直接的かつ物理的に接続されたサポート１３２′を、
所望の構造上に設けることができるので、電子回路パッ
ケージ設計の一部として、別個のチップまたはチップの
接続に、この構造を用いることができる。
【００６２】前述したことから、機械的に強固で電気的
に信頼できる高性能回路パッケージが提供され、このパ
ッケージは、大きなダイナミック・メモリおよび論理マ
クロなどと組み合わされたマイクロプロセッサのような
応用に、本発明の原理を用いている。勿論、スレーブ・
チップの数を、図１３に示す四つを越えて容易に増大す
ることができる。これは、多角形マスター・チップ１
８，または拡張マスター・チップ１８′のコーナ、また
は二つの方法の組み合わせを与えることによって行われ
る。図１３の全構造を、熱シンク９２で繰り返し組み合
わせることができ、および／またはマスター・チップ１
８，基板１１，チップ・スタック１２の面または端部、
またはあらゆる箇所で電気的に接続することが必要なら
ば、含まれる電子デバイスの数を増大できる。図１２，
１３の任意の数のパッケージを、基板の反対側の面に同
様に設けることもできる。
に信頼できる高性能回路パッケージが提供され、このパ
ッケージは、大きなダイナミック・メモリおよび論理マ
クロなどと組み合わされたマイクロプロセッサのような
応用に、本発明の原理を用いている。勿論、スレーブ・
チップの数を、図１３に示す四つを越えて容易に増大す
ることができる。これは、多角形マスター・チップ１
８，または拡張マスター・チップ１８′のコーナ、また
は二つの方法の組み合わせを与えることによって行われ
る。図１３の全構造を、熱シンク９２で繰り返し組み合
わせることができ、および／またはマスター・チップ１
８，基板１１，チップ・スタック１２の面または端部、
またはあらゆる箇所で電気的に接続することが必要なら
ば、含まれる電子デバイスの数を増大できる。図１２，
１３の任意の数のパッケージを、基板の反対側の面に同
様に設けることもできる。
【００６３】本発明を一つの好適な実施例およびその変
形により説明したが、当業者にとっては、本発明を、特
許請求の範囲の趣旨および範囲内の変形により実施する
ことができることが分かるであろう。
形により説明したが、当業者にとっては、本発明を、特
許請求の範囲の趣旨および範囲内の変形により実施する
ことができることが分かるであろう。
【００６４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ボンディング・パッドを有する基板と、メタライ
ゼーション構造を有する集積回路チップとを備え、前記
メタライゼーション構造は、前記集積回路チップの主面
上の対向する領域上に、および前記対向する領域間の前
記集積回路チップのエッジを横切って付着されたメタラ
イゼーションを含み、前記基板にほぼ平行な方向に、前
記ボンディング・パッドと前記メタライゼーション構造
との間の接合により接着剤で前記基板に接合されている
ことを特徴とする、電子集積回路パッケージ。 （２）メタライゼーション構造を有する他の集積回路チ
ップとを備え、前記メタライゼーション構造は、前記集
積回路チップの主面上の対向する領域上に、および前記
対向する領域間の前記他の集積回路チップのエッジを横
切って付着されたメタライゼーションを含み、前記基板
にほぼ平行な方向に、前記各メタライゼーション構造、
従って前記集積回路チップと、前記他の集積回路チップ
との間の接合により接着剤で前記集積回路チップに接合
されていることを特徴とする、上記（１）に記載の電子
集積回路パッケージ。 （３）前記集積回路チップ上の前記メタライゼーション
構造の厚さと、前記他の集積回路チップ上の前記メタラ
イゼーション構造の厚さと、前記接着剤の厚さとが、前
記集積回路チップと、前記他の集積回路チップとの間に
空間を与えることを特徴とする、上記（２）に記載の電
子回路パッケージ。 （４）前記集積回路チップおよび前記他の集積回路チッ
プは、それぞれ基板を有し、前記集積回路チップの前記
基板と、前記他の集積回路チップの前記基板とが、前記
空間を介して互いに向き合うように、互いに配向されて
いることを特徴とする、上記（３）に記載の集積回路パ
ッケージ。 （５）前記空間に設けられた熱伝導粘性材料をさらに備
えたことを特徴とする、上記（３）に記載の電子集積回
路パッケージ。 （６）前記空間内、および前記空間から延びる部分的に
設けられた熱シンクをさらに備えたことを特徴とする、
上記（３）に記載の電子集積回路パッケージ。 （７）前記空間内、および前記空間から延びる部分的に
設けられた熱シンクをさらに備えたことを特徴とする、
上記（５）に記載の電子集積回路パッケージ。 （８） 前記空間内、および前記空間から延びる部分的
に設けられた熱シンクをさらに備えたことを特徴とす
る、上記（４）に記載の電子集積回路パッケージ。 （９）前記空間内に設けられた粘性材料をさらに備えた
ことを特徴とする、上記（８）に記載の電子集積回路パ
ッケージ。 （１０）前記基板の、支持基板へのワイヤ・ボンディン
グをさらに備えたことを特徴とする、上記（１）に記載
の電子集積回路パッケージ。 （１１）前記基板の、支持基板への表面実装ボンディン
グをさらに備えたことを特徴とする、上記（１）に記載
の電子集積回路パッケージ。 （１２）前記基板に取り付けられた熱シンクをさらに備
えたことを特徴とする、上記（１）に記載の電子集積回
路パッケージ。 （１３）前記熱シンクと前記集積回路チップとの間に機
械的接合をさらに備えたことを特徴とする、上記（１
２）に記載の電子集積回路パッケージ。 （１４）前記基板に取り付けられた熱シンクをさらに備
えたことを特徴とする、上記（２）に記載の電子集積回
路パッケージ。 （１５）前記熱シンクと、前記集積回路チップおよび前
記他の集積回路チップよりなるアセンブリとの間に機械
的接合をさらに備えたことを特徴とする、上記（１４）
に記載の電子集積回路パッケージ。 （１６）前記基板に取り付けられた熱シンクをさらに備
えたことを特徴とする、上記（４）に記載の電子集積回
路パッケージ。 （１７）前記熱シンクと、前記集積回路チップのアセン
ブリとの間に機械的接合を備え、前記他の集積回路チッ
プおよび前記熱シンクは、前記空間に設けられた部分を
有することを特徴とする、上記（１６）に記載の電子集
積回路パッケージ。 （１８）前記基板は、メタライゼーション構造を備え、
このメタライゼーション構造は、前記基板の主面上の対
向する領域上に、および前記対向する領域間の前記基板
のエッジを横切って付着されたメタライゼーションを含
むことを特徴とする、上記（１）に記載の電子集積回路
パッケージ。 （１９）前記基板は、メタライゼーション構造を備え、
このメタライゼーション構造は、前記基板の主面上の対
向する領域上に、および前記対向する領域間の前記基板
のエッジを横切って付着されたメタライゼーションを含
むことを特徴とする、上記（２）に記載の電子集積回路
パッケージ。
の事項を開示する。 （１）ボンディング・パッドを有する基板と、メタライ
ゼーション構造を有する集積回路チップとを備え、前記
メタライゼーション構造は、前記集積回路チップの主面
上の対向する領域上に、および前記対向する領域間の前
記集積回路チップのエッジを横切って付着されたメタラ
イゼーションを含み、前記基板にほぼ平行な方向に、前
記ボンディング・パッドと前記メタライゼーション構造
との間の接合により接着剤で前記基板に接合されている
ことを特徴とする、電子集積回路パッケージ。 （２）メタライゼーション構造を有する他の集積回路チ
ップとを備え、前記メタライゼーション構造は、前記集
積回路チップの主面上の対向する領域上に、および前記
対向する領域間の前記他の集積回路チップのエッジを横
切って付着されたメタライゼーションを含み、前記基板
にほぼ平行な方向に、前記各メタライゼーション構造、
従って前記集積回路チップと、前記他の集積回路チップ
との間の接合により接着剤で前記集積回路チップに接合
されていることを特徴とする、上記（１）に記載の電子
集積回路パッケージ。 （３）前記集積回路チップ上の前記メタライゼーション
構造の厚さと、前記他の集積回路チップ上の前記メタラ
イゼーション構造の厚さと、前記接着剤の厚さとが、前
記集積回路チップと、前記他の集積回路チップとの間に
空間を与えることを特徴とする、上記（２）に記載の電
子回路パッケージ。 （４）前記集積回路チップおよび前記他の集積回路チッ
プは、それぞれ基板を有し、前記集積回路チップの前記
基板と、前記他の集積回路チップの前記基板とが、前記
空間を介して互いに向き合うように、互いに配向されて
いることを特徴とする、上記（３）に記載の集積回路パ
ッケージ。 （５）前記空間に設けられた熱伝導粘性材料をさらに備
えたことを特徴とする、上記（３）に記載の電子集積回
路パッケージ。 （６）前記空間内、および前記空間から延びる部分的に
設けられた熱シンクをさらに備えたことを特徴とする、
上記（３）に記載の電子集積回路パッケージ。 （７）前記空間内、および前記空間から延びる部分的に
設けられた熱シンクをさらに備えたことを特徴とする、
上記（５）に記載の電子集積回路パッケージ。 （８） 前記空間内、および前記空間から延びる部分的
に設けられた熱シンクをさらに備えたことを特徴とす
る、上記（４）に記載の電子集積回路パッケージ。 （９）前記空間内に設けられた粘性材料をさらに備えた
ことを特徴とする、上記（８）に記載の電子集積回路パ
ッケージ。 （１０）前記基板の、支持基板へのワイヤ・ボンディン
グをさらに備えたことを特徴とする、上記（１）に記載
の電子集積回路パッケージ。 （１１）前記基板の、支持基板への表面実装ボンディン
グをさらに備えたことを特徴とする、上記（１）に記載
の電子集積回路パッケージ。 （１２）前記基板に取り付けられた熱シンクをさらに備
えたことを特徴とする、上記（１）に記載の電子集積回
路パッケージ。 （１３）前記熱シンクと前記集積回路チップとの間に機
械的接合をさらに備えたことを特徴とする、上記（１
２）に記載の電子集積回路パッケージ。 （１４）前記基板に取り付けられた熱シンクをさらに備
えたことを特徴とする、上記（２）に記載の電子集積回
路パッケージ。 （１５）前記熱シンクと、前記集積回路チップおよび前
記他の集積回路チップよりなるアセンブリとの間に機械
的接合をさらに備えたことを特徴とする、上記（１４）
に記載の電子集積回路パッケージ。 （１６）前記基板に取り付けられた熱シンクをさらに備
えたことを特徴とする、上記（４）に記載の電子集積回
路パッケージ。 （１７）前記熱シンクと、前記集積回路チップのアセン
ブリとの間に機械的接合を備え、前記他の集積回路チッ
プおよび前記熱シンクは、前記空間に設けられた部分を
有することを特徴とする、上記（１６）に記載の電子集
積回路パッケージ。 （１８）前記基板は、メタライゼーション構造を備え、
このメタライゼーション構造は、前記基板の主面上の対
向する領域上に、および前記対向する領域間の前記基板
のエッジを横切って付着されたメタライゼーションを含
むことを特徴とする、上記（１）に記載の電子集積回路
パッケージ。 （１９）前記基板は、メタライゼーション構造を備え、
このメタライゼーション構造は、前記基板の主面上の対
向する領域上に、および前記対向する領域間の前記基板
のエッジを横切って付着されたメタライゼーションを含
むことを特徴とする、上記（２）に記載の電子集積回路
パッケージ。
【図１】本発明のチップ・スタックを有する電子回路パ
ッケージの断面図である。
ッケージの断面図である。
【図２】本発明の他の形態の電子回路パッケージの断面
図である。
図である。
【図３】本発明を実施する好適な方法によるチップのエ
ッジ・メタライゼーションを行うための櫛状マスクの使
用を示す図である。
ッジ・メタライゼーションを行うための櫛状マスクの使
用を示す図である。
【図４】櫛状マスクを用いるチップのエッジ・メタライ
ゼーションのためのチップおよびスペーサのスタッキン
グを示す図である。
ゼーションのためのチップおよびスペーサのスタッキン
グを示す図である。
【図５】本発明を実施する他の方法でエッジ・メタライ
ゼーションを行う放射感応マスクの使用を示す図であ
る。
ゼーションを行う放射感応マスクの使用を示す図であ
る。
【図６】図３，４に関連して説明したように形成される
メタライゼーション・パターンの詳細な平面図である。
メタライゼーション・パターンの詳細な平面図である。
【図７】図６に示すようなチップ・エッジ・メタライゼ
ーションを実現する他の構造の端面図である。
ーションを実現する他の構造の端面図である。
【図８】図６に示すようなチップ・エッジ・メタライゼ
ーションを実現する他の構造の平面図である。
ーションを実現する他の構造の平面図である。
【図９】図６に示すようなチップ・エッジ・メタライゼ
ーションを実現する他の構造の側面図である。
ーションを実現する他の構造の側面図である。
【図１０】本発明のチップ・スタック内に熱シンクを含
む回路パッケージの断面図である。
む回路パッケージの断面図である。
【図１１】本発明のチップ・スタック内に熱シンクを含
む回路パッケージの断面図であって、図１０と直交する
断面図である。
む回路パッケージの断面図であって、図１０と直交する
断面図である。
【図１２】本発明の好適な応用による、熱シンクが取り
付けられたマスター・チップと、熱シンクを含むスレー
ブ・チップの複数のスタックとを有する回路パッケージ
の側面図である。
付けられたマスター・チップと、熱シンクを含むスレー
ブ・チップの複数のスタックとを有する回路パッケージ
の側面図である。
【図１３】本発明の好適な応用による、熱シンクが取り
付けられたマスター・チップと、熱シンクを含むスレー
ブ・チップの複数のスタックとを有する回路パッケージ
の平面図である。
付けられたマスター・チップと、熱シンクを含むスレー
ブ・チップの複数のスタックとを有する回路パッケージ
の平面図である。
【図１４】本発明による電子デバイス・パッケージの種
々の改良された構造を示す変形実施例の断面図である。
々の改良された構造を示す変形実施例の断面図である。
【図１５】本発明による電子デバイス・パッケージの種
々の改良された構造を示す変形実施例の断面図である。
々の改良された構造を示す変形実施例の断面図である。
【図１６】本発明による電子デバイス・パッケージの種
々の改良された構造を示す変形実施例の断面図である。
々の改良された構造を示す変形実施例の断面図である。
１０ 電子回路パッケージ １１ マスター・チップ １１Ａ，１１Ｂ メタライゼーション構造 １２ チップ・スタック １３ スレーブ・チップ １４ メタライゼーション構造 １５ 接着剤 １６ ワイヤ １８ 支持基板 １９ チップ ２０ 高温スペーサ ２１ 成形はんだ ２２，２３ カプセル封止部 ２４ ピン ３０ チューブ ３１ 溝 ３２ スペーサ ３６，３７ 矢印 ４１ レジスト ４２ 箇所 ５２ 点線 ６１ ブロッキング・マスク ６２ チップ・ストリップ ９１ 熱グリース ９２ 金属シート ９３ 空間 １１０ 熱シンク １１１ パネル １１２ チップ・スタック １１５ エッジ・メタライゼーション １３０ ＺＩＦコネクタ １３１ 弾性導電部材 １３２ ハウジング １５０，１５４ 要素 １５１，１５２ パネル １５５ コンタクト・ワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 25/18 (72)発明者 サーストン・ブライス・ヤングス、ジュニ ア アメリカ合衆国 13760 ニューヨーク州 エンディコット ブライアーウッド ド ライブ 1029
Claims (19)
- 【請求項１】ボンディング・パッドを有する基板と、 メタライゼーション構造を有する集積回路チップとを備
え、前記メタライゼーション構造は、前記集積回路チッ
プの主面上の対向する領域上に、および前記対向する領
域間の前記集積回路チップのエッジを横切って付着され
たメタライゼーションを含み、前記基板にほぼ平行な方
向に、前記ボンディング・パッドと前記メタライゼーシ
ョン構造との間の接合により接着剤で前記基板に接合さ
れていることを特徴とする、電子集積回路パッケージ。 - 【請求項２】メタライゼーション構造を有する他の集積
回路チップとを備え、前記メタライゼーション構造は、
前記集積回路チップの主面上の対向する領域上に、およ
び前記対向する領域間の前記他の集積回路チップのエッ
ジを横切って付着されたメタライゼーションを含み、前
記基板にほぼ平行な方向に、前記各メタライゼーション
構造、従って前記集積回路チップと、前記他の集積回路
チップとの間の接合により接着剤で前記集積回路チップ
に接合されていることを特徴とする、請求項１記載の電
子集積回路パッケージ。 - 【請求項３】前記集積回路チップ上の前記メタライゼー
ション構造の厚さと、前記他の集積回路チップ上の前記
メタライゼーション構造の厚さと、前記接着剤の厚さと
が、前記集積回路チップと、前記他の集積回路チップと
の間に空間を与えることを特徴とする、請求項２記載の
電子回路パッケージ。 - 【請求項４】前記集積回路チップおよび前記他の集積回
路チップは、それぞれ基板を有し、前記集積回路チップ
の前記基板と、前記他の集積回路チップの前記基板と
が、前記空間を介して互いに向き合うように、互いに配
向されていることを特徴とする、請求項３記載の集積回
路パッケージ。 - 【請求項５】前記空間に設けられた熱伝導粘性材料をさ
らに備えたことを特徴とする、請求項３に記載の電子集
積回路パッケージ。 - 【請求項６】前記空間内、および前記空間から延びる部
分的に設けられた熱シンクをさらに備えたことを特徴と
する、請求項３に記載の電子集積回路パッケージ。 - 【請求項７】前記空間内、および前記空間から延びる部
分的に設けられた熱シンクをさらに備えたことを特徴と
する、請求項５に記載の電子集積回路パッケージ。 - 【請求項８】前記空間内、および前記空間から延びる部
分的に設けられた熱シンクをさらに備えたことを特徴と
する、請求項４に記載の電子集積回路パッケージ。 - 【請求項９】前記空間内に設けられた粘性材料をさらに
備えたことを特徴とする、請求項８に記載の電子集積回
路パッケージ。 - 【請求項１０】前記基板の、支持基板へのワイヤ・ボン
ディングをさらに備えたことを特徴とする、請求項１に
記載の電子集積回路パッケージ。 - 【請求項１１】前記基板の、支持基板への表面実装ボン
ディングをさらに備えたことを特徴とする、請求項１に
記載の電子集積回路パッケージ。 - 【請求項１２】前記基板に取り付けられた熱シンクをさ
らに備えたことを特徴とする、請求項１に記載の電子集
積回路パッケージ。 - 【請求項１３】前記熱シンクと前記集積回路チップとの
間に機械的接合をさらに備えたことを特徴とする、請求
項１２に記載の電子集積回路パッケージ。 - 【請求項１４】前記基板に取り付けられた熱シンクをさ
らに備えたことを特徴とする、請求項２に記載の電子集
積回路パッケージ。 - 【請求項１５】前記熱シンクと、前記集積回路チップお
よび前記他の集積回路チップよりなるアセンブリとの間
に機械的接合をさらに備えたことを特徴とする、請求項
１４に記載の電子集積回路パッケージ。 - 【請求項１６】前記基板に取り付けられた熱シンクをさ
らに備えたことを特徴とする、請求項４に記載の電子集
積回路パッケージ。 - 【請求項１７】前記熱シンクと、前記集積回路チップの
アセンブリとの間に機械的接合を備え、前記他の集積回
路チップおよび前記熱シンクは、前記空間に設けられた
部分を有することを特徴とする、請求項１６に記載の電
子集積回路パッケージ。 - 【請求項１８】前記基板は、メタライゼーション構造を
備え、このメタライゼーション構造は、前記基板の主面
上の対向する領域上に、および前記対向する領域間の前
記基板のエッジを横切って付着されたメタライゼーショ
ンを含むことを特徴とする、請求項１に記載の電子集積
回路パッケージ。 - 【請求項１９】前記基板は、メタライゼーション構造を
備え、このメタライゼーション構造は、前記基板の主面
上の対向する領域上に、および前記対向する領域間の前
記基板のエッジを横切って付着されたメタライゼーショ
ンを含むことを特徴とする、請求項２に記載の電子集積
回路パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/785,187 US5818107A (en) | 1997-01-17 | 1997-01-17 | Chip stacking by edge metallization |
| US08/785187 | 1997-01-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214862A true JPH10214862A (ja) | 1998-08-11 |
| JP3422675B2 JP3422675B2 (ja) | 2003-06-30 |
Family
ID=25134703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00582098A Expired - Fee Related JP3422675B2 (ja) | 1997-01-17 | 1998-01-14 | 電子集積回路パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818107A (ja) |
| JP (1) | JP3422675B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001009A (ko) * | 2001-06-28 | 2003-01-06 | 동부전자 주식회사 | 멀티칩 패키지 제조 방법 |
| KR101353934B1 (ko) * | 2007-12-27 | 2014-01-22 | 삼성전기주식회사 | 전기소자를 구비한 이미지센서 모듈 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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