JPH10214065A - アクティブマトリクス基板の検査方法，アクティブマトリクス基板，液晶装置および電子機器 - Google Patents

アクティブマトリクス基板の検査方法，アクティブマトリクス基板，液晶装置および電子機器

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JPH10214065A
JPH10214065A JP9029568A JP2956897A JPH10214065A JP H10214065 A JPH10214065 A JP H10214065A JP 9029568 A JP9029568 A JP 9029568A JP 2956897 A JP2956897 A JP 2956897A JP H10214065 A JPH10214065 A JP H10214065A
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Abstract

(57)【要約】 【課題】 本発明の目的の一つは、デジタルドライバを
搭載したアクティブマトリクス基板の検査技術を確立す
ることである。 【解決手段】 出力端をハイインピーダンス状態とする
ことができる機能をもつ、データ線を駆動するためのデ
ジタルドライバ（３３０）と、データ線の、前記デジタ
ルドライバとは反対側の端に設けられた検査回路（３４
０）とを設ける。検査回路（３４０）は、複数のデータ
線の各々毎に設けられた双方向性スイッチと、そのスイ
ッチの開閉を制御する制御手段とをもつ。データ線の反
対側に設けられた検査回路を用いて、データ線の断線や
デジタルドライバ出力の検査の他、点欠陥の有無も判定
できるようになる。また、検査専用の回路としたために
極めて小型であり、この回路は、デッドスペースに配置
することも可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板の検査方法，アクティブマトリクス基板，液晶
装置および電子機器に関し、特に、基板上に、デジタル
方式のデータ線ドライバ（デジタル信号を入力とし、Ｄ
／Ａ変換してアナログ信号を出力し、これによりデータ
線を駆動するドライバ：以下、デジタルドライバとい
う）が形成されているタイプのアクティブマトリクス基
板の検査技術に関するものである。
【０００２】
【背景技術】走査線やデータ線の駆動回路（ドライバ）
を基板上に形成した、ドライバ内蔵型のアクティブマト
リクス基板およびこれを用いた液晶表示装置について、
近年活発な研究がなされている。このようなアクティブ
マトリクス基板は、例えば、低温ポリシリコン技術を用
いて製造される。
【０００３】上述のアクティブマトリクス基板を用いた
製品を実際に市場に投入するためには、信頼性保証の見
地から、基板形成後であってパネル組立前に良品／不良
品の検査を正確に行う必要がある。
【０００４】
【発明が解決しようとする課題】本発明者の検討による
と、上述の検査としては、大別して、ドライバ自体の出
力能力チェックやデータ線の断線検出といった基礎的検
査と、画素を構成するスイッチング素子（ＴＦＴやＭＩ
Ｍ等）の特性や蓄積容量のリーク特性といったアクティ
ブマトリクス部の点欠陥の検査とが必要である。
【０００５】データ線を駆動するためのデジタルドライ
バ（すなわち、デジタルデータ線ドライバ）の場合、デ
ジタルデータの蓄積（ストア）の容易性に着目して所定
のタイミングで一括して駆動する方式（線順次駆動方
式）が採用されている。
【０００６】このようなデジタル線順次駆動のドライバ
を内蔵した表示装置は現在実用化されておらず、いかに
して上述のような高信頼度の検査を行うかは不明であ
る。
【０００７】したがって、本発明の目的の一つは、デジ
タルドライバを搭載したアクティブマトリクス基板の検
査技術を確立し、高信頼度の基板や表示装置等を市場に
投入できるようにすることにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
本発明は、以下のような構成をしている。
【０００９】（１）請求項１に記載の本発明は、複数の
走査線および複数のデータ線と、出力端をハイインピー
ダンス状態とすることができる機能をもつ、前記複数の
データ線を駆動するためのデジタルドライバと、一本の
走査線および一本のデータ線に接続されたスイッチ素子
と、前記スイッチ素子の各々に接続された容量と、前記
データ線の、前記デジタルドライバとは反対側の端に設
けられた検査回路と、を有し、前記検査回路は、前記複
数のデータ線の各々毎に設けられた双方向性スイッチ
と、そのスイッチの開閉を制御する制御手段とを具備す
る。
【００１０】データ線のデジタルドライバは、出力部に
Ｄ／Ａ変換器をもつため、一度出力した信号を、共通の
経路を介して再び読み込んでアクティブマトリクス部の
検査（点欠陥の測定）を行うことはできない。
【００１１】しかし、本請求項の発明では、データ線
の、デジタルドライバの反対側の端に検査回路が設けら
れているために、デジタルドライバでデータ線を駆動し
てアクティブマトリクス部の容量（蓄積容量）に信号を
書き込み、その書き込んだ信号を検査回路を介して読み
出すことができる。したがって、アクティブマトリクス
部の点欠陥の有無を判別できるようになる。
【００１２】検査回路を用いた信号の読み出しのとき
に、デジタルドライバの出力（Ａ／Ｄ変換出力）がオン
となっている場合には、蓄積容量から読み出した信号に
よる欠陥判定が担保されないため、点欠陥判定のための
基礎信号の取得のステップでは検査回路の出力をオフす
る（ハイインピーダンスとする）ことが必要になる。よ
って、本請求項のデジタルドライバには、出力をハイイ
ンピーダンス状態とすることができる機能が付与されて
いる。
【００１３】また、検査回路は、検査に用いられる回路
であるため、デジタルドライバのような高速動作が不要
であり、例えば、検査可能な最小限の機能さえ有すれば
よい。したがって、本請求項の発明では、デジタルドラ
イバは、双方向性スイッチ（例えばアナログスイッチ）
と、そのスイッチの開閉を制御する制御手段とをもつ構
成となっている。回路構成が簡単であり、高度な動作特
性が要求されないためにトランジスタのサイズも小さく
て済み、省スペース化に適している。したがって、その
検査回路を、アクティブマトリクス基板上に搭載するこ
とは充分に可能である。
【００１４】なお、「検査回路」の意味は、検査を主目
的として用いられる回路であって、データ線ドライバの
ようにデータ線をドライブする機能を有さないという意
味であり、検査以外の目的のために使用することや、検
査以外の目的で使用できる構成を含むことを排除する意
味ではない。
【００１５】（２）請求項２に記載の本発明は、請求項
１において、前記検査回路を構成する素子は、前記デジ
タルドライバを構成する素子と共に、同じ製造プロセス
により製造されたことを特徴とする。
【００１６】一つのアクティブマトリクス基板上におい
て、デジタルドライバおよび検査回路を同一のプロセス
により製造するものである。例えば、低温ポリシリコン
薄膜トランジスタ（ＴＦＴ）技術を用いて製造すること
ができる。
【００１７】（３）請求項３に記載の本発明は、請求項
１または請求項２において、前記デジタルドライバは、
その出力部にスイッチを具備し、そのスイッチを開状態
とすることによって出力端をハイインピーダンス状態と
することを特徴とする。
【００１８】デジタルドライバの出力をハイインピーダ
ンス状態とするために、出力部にスイッチを設けたもの
である。
【００１９】（４）請求項４に記載の本発明は、請求項
１〜請求項３のいずれかにおいて、前記デジタルドライ
バは、容量分割方式のＤ／Ａ変換器，抵抗分割方式のＤ
／Ａ変換器，ＰＷＭ方式のＤ／Ａ変換器のいずれかを具
備することを特徴とするものである。
【００２０】本発明のアクティブマトリクス基板に搭載
可能なＤ／Ａ変換器の例を示したものである。
【００２１】容量分割方式のＤ／Ａ変換器は、例えば、
重みづけされた各容量毎にスイッチが設けられ、スイッ
チの開閉制御によって、結合容量に各容量の電荷を合成
して変換電圧を発生させる。
【００２２】抵抗分割方式のＤ／Ａ変換器は、例えば、
出力経路に介在するスイッチの開閉を制御することによ
って、抵抗分圧された電圧を選択的に取り出し、変換電
圧を発生させる。
【００２３】ＰＷＭ方式のＤ／Ａ変換器は、例えば、時
間的に電圧値が変化する（ランプ波）電圧源に接続され
たスイッチのオン時間をデジタルデータ値に応じて制御
して変換電圧を発生させる。
【００２４】（５）請求項５に記載の本発明は、請求項
１〜請求項４のいずれかにおいて、前記検査回路の前記
制御手段は、前記双方向性スイッチを点順次で走査する
ことを特徴とする。
【００２５】検査回路が、例えば、シフトレジスタ等を
用いた点順次のデータ線スキャン機構をもち、点順次に
データを読出して検査を行うものである。
【００２６】（６）請求項に記載の本発明は、請求項１
〜請求項５のいずれかにおいて、前記検査回路の前記制
御手段は、前記双方向性スイッチの数をＭ個（Ｍは２以
上の自然数）とした場合に、Ｐ個（Ｐは自然数）の双方
向性スイッチの一括した駆動をＱ回（Ｑは自然数）繰り
返して、合計でＭ個（Ｍ＝Ｐ×Ｑ）の双方向性スイッチ
を駆動することを特徴とする。
【００２７】点順次スキャンとは異なる方式の検査回路
である。
【００２８】（７）請求項７に記載の本発明は、請求項
１〜請求項６のいずれかにおいて、前記検査回路の少な
くとも一部は、アクティブマトリクス基板の、画像表示
等の本質的機能の実現に寄与しないスペースに配置され
ていることを特徴とする。
【００２９】検査回路は、上述のようにトランジスタの
サイズが小さく、占有面積が少なくてすむため、少なく
ともその一部は、アクティブマトリクス基板の、画像表
示等の本質的機能の実現に寄与しないスペース、すなわ
ち、いわゆるデッドスペースに配置することも可能とな
る。よって、アクティブマトリクス基板や液晶表示装置
の大型化を抑制できる。
【００３０】（８）請求項８に記載の本発明は、請求項
７において、前記検査回路は、パネル工程における封止
材による封止位置に配置されていることを特徴とする。
【００３１】パネル工程において、封止材により封止さ
れるであろう位置は、アクティブマトリクス基板におい
て必然的に生じるデッドスペースである。このスペース
に検査回路を配置して、スペースの有効利用を図るもの
である。
【００３２】（９）請求項９に記載の本発明は、請求項
１〜請求項８のいずれかにおいて、前記検査回路および
前記デジタルドライバはそれぞれ、アクティブマトリク
ス基板上において、複数に分割されて配置されているこ
とを特徴とする。
【００３３】回路を分割して配置することにより、デッ
ドスペースのさらなる有効利用が可能となる場合があ
る。また、分割した分だけ、一つのブロックにおける素
子数が減少し、ゆとりのあるレイアウト設計が可能とな
る。また、素子数が減った分だけ、シフトレジスタ等の
直列的に動作する回路の動作周波数も低減できる。
【００３４】（１０）請求項１０に記載の本発明は、請
求項９において、前記検査回路は、少なくとも第１の検
査回路と第２の検査回路とに分割され、前記デジタルド
ライバは、少なくとも第１のデジタルドライバと第２の
デジタルドライバとに分割され、データ線を挟んで前記
第１のデジタルドライバと前記第１の検査回路とが対峙
して配置され、また、データ線を挟んで前記第２のデジ
タルドライバと前記第２の検査回路とが対峙して配置さ
れ、かつ、前記第１のデジタルドライバと前記第２の検
査回路とはデータ線の同じ側の端部に配置され、前記第
２のデジタルドライバと前記第１の検査回路とはデータ
線の同じ側の端部に配置されていることを特徴とする。
【００３５】分割された同種の回路（第１の回路および
第２の回路）のそれぞれを、データ線を介して互いに反
対側に配置するレイアウトをとるものである。
【００３６】アクティブマトリクス基板面の上下に回路
が分散されるために、表示領域の周囲に存在するデッド
スペースを有効に利用し易くなる。特に、封止位置のデ
ッドスペースは、基板の周囲（上下）に均等に存在する
ので、このスペースの有効利用をめざす場合に有利であ
る。
【００３７】また、回路が分割されているため、分割数
に応じて、一つの回路ブロック内の素子数が少なくな
り、余裕のあるレイアウトが可能となる。また、素子数
が減った分だけ、シフトレジスタ等の直列的に動作する
回路の動作周波数を低減することもできる。
【００３８】（１１）請求項１１に記載の本発明は、請
求項１〜請求項１０のいずれかに記載のアクティブマト
リクス基板の検査方法であって、前記デジタルドライバ
により前記データ線を駆動して、前記スイッチ素子に接
続されている前記容量に信号の書き込みを行うステップ
と、前記デジタルドライバの出力をハイインピーダンス
状態とするステップと、前記検査回路により前記容量に
書き込まれた前記信号を読出して検査の基礎となる基礎
信号を取得し、その取得された基礎信号に基づいてアク
ティブマトリクス部の検査を行うことを特徴とする。
【００３９】請求項１〜請求項１０に記載のアクティブ
マトリクス基板を用いて、アクティブマトリクス部の検
査を行う、基本的な方法である。
【００４０】（１２）請求項１２に記載の本発明は、請
求項１１において、請求項１１に記載の各ステップの実
行に先立って、前記デジタルドライバ自体の検査ならび
に前記データ線の断線検査を行うことを特徴とする。
【００４１】アクティブマトリクス部の検査以前に、デ
ジタルドライバ自体の出力特性ならびにデータ線の断線
を検査するもの（予備的検査）である。
【００４２】上述した本発明のアクティブマトリクス基
板では、データ線を挟んで、デジタルドライバに対向し
て検査回路が設けられているので、デジタルドライバに
より各データ線を例えば１回だけ線順次駆動し、そのス
キャンに同期させて検査回路を線順次あるいは点順次で
スキャンし、データ線を介して送られてくる信号を受信
すれば、受信の有無ならびに受信信号の振幅等により、
容易に予備的な検査ができる。
【００４３】（１３）請求項１３に記載の本発明は、請
求項１１において、前記取得された基礎信号に基づくア
クティブマトリクス部の検査の工程は、前記基礎信号の
特性の、アクティブマトリクス部における２次元的な分
布を考察するステップを含むことを特徴とする。
【００４４】アクティブマトリクス部の検査のために取
得される基礎信号には、多くの場合、相当のノイズが含
有している。したがって、信号の特性の絶対値のみなら
ず、信号の特性の分布の異常（例えば、周囲に比べて特
異的に異常を示す特定の部分がある等）も考慮して相対
的な検査を行うことが有効である。
【００４５】（１４）請求項１４に記載の本発明は、請
求項１１において、前記取得された基礎信号に基づくア
クティブマトリクス部の検査の工程は、前記取得された
基礎信号を、予め用意されているサンプル信号と比較す
るステップを含むことを特徴とする。
【００４６】サンプル信号との比較により検査を行う方
法である。
【００４７】（１５）請求項１５に記載の本発明は、請
求項１〜請求項１０のいずれかに記載のアクティブマト
リクス基板を用いて構成された液晶装置である。
【００４８】所定の検査をパスした、信頼性の高い液晶
装置である。
【００４９】（１６）請求項１６に記載の本発明は、請
求項１５に記載の液晶装置を用いて構成された電子機器
である。
【００５０】液晶装置の信頼性が高いため、電子機器の
信頼性も向上する。
【００５１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００５２】（第１の実施の形態） （１）検査システムとその動作の概要 図１は、本発明のアクティブマトリクス基板の検査方法
を実行するための装置の全体構成を示す図である。
【００５３】本実施の形態では、画素部のスイッチ素子
が薄膜トランジスタ（ＴＦＴ）からなるアクティブマト
リクス基板（以下、ＴＦＴ基板という）の検査を行う場
合について説明する。
【００５４】図１において、ＴＦＴ基板テスタ１００
は、検査動作を統括的に制御するテストシステムコント
ローラ１０と、各種のタイミング信号を生成するタイミ
ングジェネレータ２０と、検査用のデータを出力するデ
ータジェネレータ３０と、高速のアンプおよびＡ／Ｄコ
ンバータ５０と、そのＡ／Ｄコンバータから出力される
データを入力として所定の解析を行うデータアナライザ
５０とを有している。
【００５５】また、フルオートプローバー２００は、プ
ローバコントローラ２１０と、各種信号のインタフェー
スとなるＤＵＴボード２２０とを有している。
【００５６】また、ＴＦＴ基板３００は、アクティブマ
トリクス部と、走査線ドライバ３２０と、出力オフ機能
つきデジタルデータ線ドライバ（以下、単にデジタルデ
ータ線ドライバという）３３０と、検査回路３４０とを
具備している。なお、出力オフ機能とは、出力を強制的
にハイインピーダンス状態にできる機能である。検査の
際には、フルオートプローバのプローブ（検査端子，図
１では図示されない）は、ＴＦＴ基板３００の露出して
いる所定の端子（図１では図示されない）に接続され
る。
【００５７】そして、テストシステムコントローラ１０
の統括制御の下で、ＴＦＴ基板テスタ１００内のタイミ
ングジェネレータ２０およびデータジェネレータ３０か
ら、タイミング信号と検査データが出力される。これら
は、フルオートプローバ２００のＤＵＴボード２２０を
介してＴＦＴ基板３００に送られる。
【００５８】タイミング信号は、ＴＦＴ基板３００内の
走査線ドライバ３２０，デジタルデータ線ドライバ３３
０，検査回路３４０にそれぞれ入力され、また、検査デ
ータはデジタルデータ線ドライバ３３０に入力される。
【００５９】そして、所定の検査工程を経た後（検査動
作の詳細については後述する）、検査回路３４０から、
取得された検査の基礎となるアナログ信号（以下、基礎
信号という）が出力され、この基礎信号は、フルオート
プローバ２００内のＤＵＴボード２２０を介してＴＦＴ
テスタ１００に送られる。そして、ＴＦＴテスタ１０内
の高速アンプ，Ａ／Ｄコンバータ５０により増幅ならび
にＡ／Ｄ変換され、その変換されたデータは、データア
ナライザ５０に入力され、所定の解析がなされる。
【００６０】（２）ＴＦＴ基板３００上に構成される回
路の概要 図２に、図１に示されるＴＦＴ基板３００の具体的な構
成例が示される。図１に示される検査システムを用いた
検査を可能とするためには、ＴＦＴ基板３００もいくつ
かの要件を具備する必要がある。
【００６１】つまり、デジタルデータ線ドライバが出力
オフ機能（出力をハイインピーダンス状態とする機能）
をもつこと、基板の状態において、各画素部に容量をも
つことは必須の要件となる。
【００６２】図２に示されるように、ＴＦＴ基板３００
に内蔵されているデジタルデータ線ドライバ３３０は、
ｍビットシフトレジスタ４００と、ｕビットのデータ入
力端子（Ｄ１〜Ｄｕと、ｕ×ｍ個のスイッチＳＷ１〜Ｓ
Ｗｕｍと、ｕ×ｍビットのラッチＡ（参照番号４１０）
およびラッチＢ（参照番号４２０）と、ｍビットＤ／Ａ
コンバータ４３０とを具備する。本実施の形態では、Ｄ
／Ａコンバータ４３０が出力オフ機能を有している。
【００６３】また、走査線ドライバ３２０は、ｎビット
シフトレジスタ３２２を具備する。
【００６４】また、アクティブマトリクス部は、複数本
のデータ線Ｘ１〜Ｘｍと、複数本の走査線Ｙ１〜Ｙｎ
と、各走査線と各データ線との交点に配置されたＴＦＴ
（Ｍ１）と、蓄積容量（保持容量）ＣS1とを具備する。
この蓄積容量ＣS1が存在することにより、基板状態での
点欠陥の測定が可能となる。
【００６５】なお、ＴＦＴ基板の状態では液晶容量ＣLC
は存在しないが、図２では理解の容易を考慮して便宜
上、液晶容量ＣLCを記載してある。また、蓄積容量ＣS1
の、ＴＦＴ（Ｍ１）との接続端の反対の端は共通の電位
ＶCOMに保持されている。
【００６６】（３）具体的な構成例 蓄積容量部の構成 図９（ａ），（ｂ）に、図２のアクティブマトリクス部
の１画素の構成を示す。
【００６７】図９（ａ）はレイアウト構成を示し、
（ｂ）はその等価回路を示す。また、図９（ａ）におけ
るＡ−Ａ線に沿うデバイスの断面構造が図３０（ａ）に
示されている。
【００６８】図９（ａ）において、参照番号５０００，
５１００は走査線を示し、参照番号５２００，５３００
はデータ線を示す。また、参照番号５４００は容量線で
あり、参照番号５５００は画素電極である。
【００６９】図３０（ａ）から明らかなように、ＴＦＴ
のドレインの延長部５５０５と、走査線（ゲート電極）
５０００の形成工程を利用して同時に形成された容量線
５４００との間にゲート絶縁膜５５１０と同じ絶縁膜５
５２０が形成されており、また、容量線５４００と画素
電極５５００との間に層間絶縁膜５５３０が形成されて
おり、これらによって、蓄積容量（ＣS1）５４１０が構
成される。なお、参照番号５６００は開口部（光が透過
する領域）であり、Ｋ１，Ｋ２はコンタクト領域であ
る。
【００７０】なお、蓄積容量（ＣS1）は、図１０
（ａ），（ｂ）に示すような構成によっても形成するこ
とができる。図３０（ｂ）には、図１０（ａ）のＡ−Ａ
線に沿うデバイスの断面構造が示されている。
【００７１】図９では容量線を別個に設けていたが、図
１０では、ＴＦＴのドレインの延長部を隣接する走査線
（ゲート電極）にオーバーラップさせることで蓄積容量
を形成している。
【００７２】つまり、図１０（ａ）および図３０（ｂ）
に示すように、ポリシリコンからなるドレインの延長部
５７００と隣接する走査線（ゲート電極）５１００との
間にゲート絶縁膜５１２０と同じ絶縁膜５１３０が形成
されており、また、隣接する走査線５１００と画素電極
５５００との間に層間絶縁膜５１４０が形成されてお
り、これらによって、蓄積容量５４２０が形成される。
なお、図１０（ａ）において、図９（ａ）と同等の箇所
には同一の参照番号を付してある。
【００７３】Ｄ／Ａコンバータの構成 図２のｍビットＤ／Ａコンバータ４３０としては、図１
１〜図１４に示される構成のものを使用できる。
【００７４】点欠陥の検査を行う際には、画素部の容量
に信号を書き込んだ後にＤ／Ａコンバータの出力をオフ
させることが必要となるため、図１１〜図１４のＤ／Ａ
コンバータはいずれも、出力オフ機能（出力をハイイン
ピーダンス状態とする機能）を有している。以下、具体
的に説明する。
【００７５】容量分割方式のＤ／Ａコンバータ 図１１のＤ／Ａコンバータ４３０は、出力オフ機能つき
の容量分割方式のＤ／Ａコンバータである。このコンバ
ータは、重みづけされた容量（２進荷重容量）Ｃ１〜Ｃ
８に電荷を蓄積しておき、８ビットの入力データＤ１〜
Ｄ８が「１」のときに、対応するスイッチ（ＳＷ２０〜
ＳＷ２８）を閉じて、各重みづけされた容量（Ｃ１〜Ｃ
８）と結合容量Ｃ３０との間で電荷の移動を生じせし
め、８ビットの入力データＤ１〜Ｄ８に対応した変換電
圧を出力端子ＶOUTに発生させるものである。図１１
中、スイッチ（ＳＷ１〜ＳＷ８）は容量Ｃ１〜Ｃ８のリ
セット用スイッチであり、Ｖ０はリセット電圧である。
また、スイッチＣ４０は結合容量Ｃ３０のリセットスイ
ッチである。
【００７６】スイッチ制御回路６０００は、スイッチＳ
Ｗ２０〜ＳＷ２８を強制的に開状態として出力端子Ｖ
OUTをフローティング状態（ハイインピーダンス状態）
とするために設けられている。
【００７７】図１２に、スイッチＳＷ２０の具体的構成
を示す。スイッチＳＷ２０はｎＭＯＳトランジスタＭ１
０，ｐＭＯＳトランジスタＭ２０およびインバータＩＮ
Ｖ１からなるトランスファーゲートと、このトランスフ
ァーゲートに直列に接続されるｎＭＯＳトランジスタＭ
３０とを具備する。スイッチ制御回路６０００は、ｎＭ
ＯＳトランジスタＭ３０をオフさせることにより、入力
データＤ１に対応した出力をハイインピーダンス状態と
する。他の入力データに対応した他のスイッチについて
も同様に、ハイインピーダンス状態とすることができ
る。
【００７８】なお、図１１，図１２ではスイッチ制御回
路６０００を独立に設け、また、図１２ではハイインピ
ーダンスとするための専用のトランジスタ（Ｍ３０）を
設けているが、必ずしもこれに限定されるものではな
い。例えば、図１１，図１２において、リセット信号等
を用いて入力データＤ１〜Ｄ８を強制的に「０」に固定
することによって、図１１のスイッチ（ＳＷ２０）や図
１２のトランスファーゲート（Ｍ１０，Ｍ２０）をオフ
させて、出力をハイインピーダンス状態とすることもで
きる。
【００７９】抵抗分割方式のＤ／Ａコンバータ 図１３に示されるＤ／Ａコンバータ４３０は、直列接続
された抵抗Ｒ１〜Ｒ８の各共通接続点から得られる分圧
電圧を、スイッチＳＷ１００〜ＳＷ１０８の開閉制御に
より選択して取り出して変換出力ＶOUTを得るものであ
る。
【００８０】スイッチＳＷ１００〜ＳＷ１０８の開閉
は、デコーダ７０００の出力により決定される。また、
各スイッチＳＷ１００〜ＳＷ１０８（スイッチ群７１０
０）は、スイッチ制御回路７２００の制御によって一括
して開状態となり、出力をハイインピーダンス状態とす
ることができるようになっている。
【００８１】ＰＷＭ方式のＤ／Ａコンバータ 図１４に示されるＤ／Ａコンバータ４３０は、ＰＷＭ回
路７５０２により入力データ値に対応したパルス幅のパ
ルス信号を生成し、そのパルス幅でスイッチ７５０６の
オン時間（閉じた状態となる時間）を制御し、変換出力
ＶOUTを得るものである。なお、参照番号７５０４はラ
ンプ波電源であり、参照番号７４００は画像データを一
時的に記憶するラッチ回路である。また、スイッチ制御
回路７５０８の制御により、スイッチ７５０６を強制的
に開状態として出力をハイインピーダンス状態とするこ
とが可能である。
【００８２】検査回路の構成 図２の検査回路３４０としては、図１５（ａ），（ｂ）
および図１６に記載のものを使用可能である。なお、
「検査回路」の意味は、検査のために使用され、データ
線ドライバのようにデータ線の駆動を目的としないとい
う意味であり、他の目的で使用される構成を含むことや
回路全体を他の目的に使用することを排除するものでは
ない。
【００８３】図１５（ａ）の検査回路３４２は、データ
線Ｘ１〜Ｘｍの各々に対応してＭＯＳトランジスタを用
いたアナログスイッチＳＷX1〜ＳＷXmを設け、このアナ
ログスイッチＳＷX1〜ＳＷXmを、シフトレジスタ７６０
０の出力により点順次方式で走査し、出力端子ＴOUTか
ら検査の基礎となる基礎信号を順次に得るものである。
基礎信号は、フルオートプローバ２００内のＤＵＴボー
ド２２０に送られるようになっている。
【００８４】図１５（ｂ）では、シフトレジスタ７６０
２の１出力で２個のアナログスイッチ（ＳＷX1〜Ｓ
ＷXm）を駆動するようにしたものであり、基本的には、
点順次走査方式を採用している点で図１５（ａ）と共通
する。２個のアナログスイッチを同時駆動するので、シ
フトレジスタのビット数（段数）はｍ／２ビットで済
む。また、基礎信号は、２つの端子ＴOUT1，ＴOUT2から
得られる。
【００８５】図１６の検査回路３４２では点順次走査と
は異なる方式を採用している。 つまり、ｍ個のアナロ
グスイッチＳＷX1〜ＳＷXmを駆動する場合に、ｐ個のア
ナログスイッチを一括して駆動し、その駆動をｑ回繰り
返しすことにより、合計でｍ個（ｍ＝ｐ×ｑ）のアナロ
グスイッチの駆動を実現する方式である。
【００８６】スイッチ制御回路７３００は、制御線Ｇ１
〜Ｇｑを順次にオンさせ、各制御線が１回オンする毎
に、出力線Ｌ１〜Ｌｐの各々から同時に基礎信号が得ら
れる。
【００８７】以上説明した検査回路は、いずれもデータ
線のドライブ能力を必要とせず、また、画像表示のため
の高速駆動といった要求もないために、トランジスタサ
イズは小さくてよく、基本的には、動作可能な最低限の
能力さえもっていればよい。したがって、占有面積を極
めて小さくでき、ＴＦＴ基板上に形成することが可能と
なる。
【００８８】図３には、Ｄ／Ａコンバータ４３０を点順
次駆動も可能なドライバとした場合の、そのＤ／Ａコン
バータの出力段のＭＯＳトランジスタのサイズと、検査
回路３４２を構成するＭＯＳトランジスタのサイズとを
比較して示す図である。
【００８９】すなわち、点順次駆動も可能なＤ／Ａコン
バータ４３０を構成するＭＯＳトランジスタＭ200のチ
ャネル幅（Ｗ）は少なくとも１０００μｍ以上必要であ
り、これに対し、検査回路３４２を構成するＭＯＳトラ
ンジスタＭ300のチャネル幅（Ｗ）は、１００μｍ以下
でよい。つまり、検査回路のトランジスタのサイズは、
１／１０以下でよい。
【００９０】このようにトランジスタのサイズが小さ
く、占有面積が少なくてすむため、検査回路３４２の少
なくとも一部は、ＴＦＴ基板の、画像表示等の本質的機
能の実現に寄与しないスペース、すなわち、いわゆるデ
ッドスペースに配置することも可能となる。よって、Ｔ
ＦＴ基板や液晶表示装置の大型化を抑制できる。
【００９１】例えば、検査回路３４２は、図４に示すよ
うに、ＴＦＴ基板のパネル工程における封止材（シール
材）による封止位置に配置することができる。図４で
は、理解の容易のために完成した液晶表示装置の断面構
成を描いてある。
【００９２】図４において、参照番号５００はガラス基
板であり、参照番号５１０はＳｉＯ2膜であり、参照番
号５２０はゲート絶縁膜であり、参照番号５３０，５４
０は層間絶縁膜であり、参照番号５２２，５２４はソー
ス・ドレイン層であり、参照番号５２６はゲート電極で
ある。
【００９３】検査回路を構成するＭＯＳトランジスタＭ
300は、封止材（シール材）５５０による封止領域Ａ１
に配置されている。封止材による封止位置は、アクティ
ブマトリクス基板において必然的に生じるデッドスペー
スであり、このスペースに検査回路を配置することによ
り、スペースの有効活用を図ることができる。
【００９４】なお、図４中、参照番号５６０は対向基板
であり、参照番号５７０，５７２は配向膜であり、参照
番号５７４は液晶である。
【００９５】（４）ＴＦＴ基板の検査手順 概要 ＴＦＴ基板の検査は、図５に示されるように、大別し
て、信号線の断線検出ならびにＤ／Ａコンバータの出力
検査工程（予備的検査工程，ステップ６００）と、点欠
陥の検査工程（ステップ６１０）とに分かれる。
【００９６】信号線の断線検出ならびにＤ／Ａコンバー
タの出力検査（ステップ６００）は、デジタルデータ線
ドライバに対向して検査回路を設けるという、本実施の
形態のアクティブマトリクス基板（図１，図２）の基本
的構成により可能となる検査であり、図１，図２に示さ
れるデジタルデータ線ドライバ３３０の全出力をオンさ
せ、検査回路３４０によりその出力を受信することによ
り、原則的に１回のスキャンで容易に検査することがで
きる。
【００９７】例えば、データ線を介してデータ線ドライ
バの出力信号が何も伝達されてこない場合には、データ
線が断線しているかデータ線ドライバ自体に欠陥がある
ことになる。点欠陥の検査工程（ステップ６１０）につ
いては後述する。
【００９８】具体的な検査手順 図６に具体的な検査手順の例を示す。
【００９９】図６のフローチャートでは、検査時間の短
いものから順に検査するという方式を採用し、かつ必要
な全ての工程について検査をするようにしている。但
し、これに限定されるものではなく、不良が発見された
時点で以後の検査を中止することも可能である。
【０１００】以下、図６の検査手順について順をおって
説明する。
【０１０１】まず、未検査ＴＦＴ基板の有無を調べ（ス
テップ７００）、未検査ＴＦＴ基板が有る場合にはその
基板を図１のシステムにアラインメント（装着）し（ス
テップ７１０）、図１のフルオートプローバ２２０によ
るプロービングを行う（ステップ７２０）。
【０１０２】そして、まず、ドライバ消費電流の測定を
行う（ステップ７３０）。このステップでは、データ
線，走査線ドライバ（および検査回路）の供給電源に流
れる消費電流が正常の範囲にあるかどうかを判定する。
電源間に短絡があると、過大な電流が流れるので、これ
により判定が可能である。
【０１０３】次に、走査線ドライバのエンドパルスの測
定を行う（ステップ７４０）。つまり、シフトレジスタ
の初段にパルスを入力し、そのパルスが所定のタイミン
グで最終段から出力されるかを判定する。デジタル信号
であるので瞬時に判定可能である。
【０１０４】次に、データ線ドライバのエンドパルス
を、走査線ドライバの場合と同様に測定する（ステップ
７５０）。
【０１０５】次に、データ線（信号線）および走査線の
短絡検査を実行する（ステップ７６０）。
【０１０６】つまり、走査ドライバの全出力をハイレベ
ルとし、検査回路の各スイッチもオン状態として、走査
線ドライバから検査回路に流れる電流を測定する。も
し、配線間に短絡があると、過大な電流が流れることに
なる。
【０１０７】次に、データ線（信号線）および走査線の
断線検査を実行する（ステップ７７０）。
【０１０８】つまり、デジタルドライバの全出力をハイ
レベルとし、検査回路のスイッチを順番に閉じて電流の
変化を検出する。もし断線があると、流れる電流が減少
するので判別が可能である。
【０１０９】次に、Ｄ／Ａコンバータの出力測定を行う
（ステップ７８０）。
【０１１０】点欠陥の検査を行う前に、Ｄ／Ａコンバー
タの全出力についての検査を行うものである。この検査
では、その精度を高めるために、白，黒，中間調といっ
た複数階調の信号について出力レベルが適正か否かを調
べるのが望ましい。
【０１１１】具体的には、設定されたレベルの電圧を全
データ線（信号線）に出力し、一定時間後にＤ／Ａコン
バータの出力をハイインピーダンス状態とし、検査回路
を用いて各データ線（信号線）の電圧を検出する。
【０１１２】次に、点欠陥の測定を行う（ステップ７９
０）。
【０１１３】この点欠陥の測定は、より具体的には、図
７に示されるような手順により行われる。すなわち、ま
ず、デジタルデータ線ドライバの全出力をオンさせて、
設定されたレベルの電圧を全データ線（信号線）に出力
させて、画素部の蓄積容量に信号を書き込む（ステップ
９００）。次に、デジタルデータ線ドライバのＤ／Ａコ
ンバータの出力をハイインピーダンス状態とする（ステ
ップ９１０）。次に、検査回路のスイッチを閉じた状態
で走査線を一本ずつ選択し、１画素分ずつの電位の変動
量を検出する（ステップ９２０）。そして、必要に応じ
て、複数回の検出（ステップ９３０）や、書き込み条件
を異ならせての検出（ステップ９４０）を実行する。
【０１１４】以上の各ステップにおいて、異常（不良）
が発見された場合には、必要に応じて、不良アドレスの
検出を行い、良否判定の際の基礎データとする（図６の
ステップ８００）。
【０１１５】以上のステップにより、検査の基礎となる
基礎データが得られたので、最後に、基礎データに基づ
き、総合的に良否判定を行う（図６のステップ８１
０）。
【０１１６】良否判定は例えば、図８に示されるよう
に、基礎データのＴＦＴ基板面における二次元的分布を
考察し、周囲に対して極端に異なる数値を示す箇所（特
異点）がないかどうかを調べたり（ステップ９６０）、
サンプルデータとの比較により異常を調べること（ステ
ップ９７０）等により、総合的に判断される。
【０１１７】そして、以上の検査工程を、他の未検査チ
ップについて順次に行っていく（図６のステップ８２
０，８３０）。
【０１１８】このように、本実施の形態によれば、デジ
タルデータ線ドライバを搭載したアクティブマトリクス
基板の良品検査を、短時間で高精度に行うことができ
る。
【０１１９】（第２の実施の形態）図１７を用いて、本
発明の第２の実施の形態について説明する。
【０１２０】本実施の形態の特徴は、デジタルデータ線
ドライバおよび検査回路を上下に２分割して配置し、し
かも、上下に分割された各回路が互いに入り組んで配置
されてコンパクトな構成となっていることである。
【０１２１】つまり、図１７に明示されるとおり、デジ
タルデータ線ドライバは、第１のドライバ８０００Ａと
第２のドライバ８０００Ｂに２分割されている。データ
線ドライバ自体の構成は図２と同じであるが、２分割さ
れたことにより、各ドライバのビット数は図２の場合の
１／２となっている。
【０１２２】また、検査回路も、第１の回路８１００Ａ
と第２の回路８１００Ｂとに２分割されている。そし
て、第１の回路８１００Ａは、偶数番のデータ線（Ｘ
２，Ｘ４・・・Ｘｍ）に接続されており、第２の回路８
１００Ｂは、奇数番のデータ線（Ｘ１，Ｘ３・・・Ｘｍ
−１）に接続されている。図１７中、参照番号Ｓ１，Ｓ
２，Ｓ３，Ｓ４，Ｓｍ，Ｓｍ−１はアナログスイッチを
示し、参照番号８１０２，８１０４はシフトレジスタの
１段分の構成を示す。
【０１２３】本実施の形態のように、ドライバや検査回
路を分割することにより、以下の種々の効果を得ること
ができる。
【０１２４】すなわち、ドライバや検査回路を分割した
ことにより、各回路を構成する素子数が１／２となり、
それだけ占有面積が減り、また余裕をもった素子の配置
が可能となる。
【０１２５】さらに、シフトレジスタの段数が半分とな
ることにより動作周波数も１／２にでき、回路設計上有
利である。
【０１２６】さらに、回路の分割は、回路を画素部の周
囲に均等に配置できることにつながり、これにより、デ
ッドスペースの有効利用が可能となる。例えば、図４で
説明した封止材（シール材）直下のデッドスペースを活
用する際に有利となる。
【０１２７】つまり、封止材（シール材）は基板に余分
な応力を与えないように、基板面のの周囲に均等の幅で
接するように設けられるものであり、したがって、回路
が分割され、しかも各回路の素子数が低減されているこ
とは、封止材の直下のデッドスペースの利用効率を高め
るのに役立つからである。
【０１２８】特に、検査回路の素子サイズはドライバの
素子サイズより小さいので、検査回路の分割によって、
さらに省スペースとなり、レイアウト設計上有利であ
る。
【０１２９】図１９にアクティブマトリクス基板（ＴＦ
Ｔ基板上）における、検査回路等の配置例を示す。な
お、図１９にはアクティブマトリクス基板上におけるド
ライバ等のレイアウトのみならず、そのＴＦＴ基板を用
いて製造された液晶パネルの縦断面および横断面も併せ
て示してある。
【０１３０】図１９において、参照番号９１００はアク
ティブマトリクス基板（ＴＦＴ基板）であり、参照番号
８０００Ａ，８０００Ｂは、デジタルデータ線ドライバ
および検査回路であり、参照番号３２０は走査線ドライ
バである。また、参照番号８３００は遮光パターンを示
し、そのパターンの内部がアクティブマトリクス部（画
素部）である。また、参照番号８４００は実装端子部で
あり、参照番号９２００は封止材（シール材）であり、
参照番号５７４は液晶であり、参照番号９０００は対向
基板（カラーフィルタ基板）である。
【０１３１】図１９から明らかなように、走査線ドライ
バ，データ線ドライバならびに検査回路はいずれもアク
ティブマトリクス基板の周囲のデッドスペースを有効に
利用して配置されている。したがって、封止材による封
止位置のデッドスペースを有効に活用するのに適してい
る。
【０１３２】図１９に示されるは液晶パネル（アクティ
ブマトリクス基板９１００）は、例えば、図１８に示さ
れるような切断工程を経て製造される。
【０１３３】つまり、図１８では、アクティブマトリク
ス基板（ＴＦＴ基板）９１００と対向基板（カラーフィ
ルタ基板）９０００とを大判張り合わせ方式により張り
合わせた後、切断して６個のパネルを製造する。図１８
中、１点鎖線で示す切断線（Ｌ１０，Ｌ１１，Ｌ３０，
Ｌ３１，Ｌ３２，Ｌ３３）は、アクティブマトリクス基
板と対向基板とを同時に切断する線である。また、点線
で示される切断線（Ｌ２０，Ｌ２１，は対向基板のみを
切断する線である。
【０１３４】（第３の実施の形態）本実施の形態では、
図２０〜図２６を用いて、アクティブマトリクス基板上
に薄膜トランジスタ（ＴＦＴ）を製造する方法（低温ポ
リシリコン技術を用いた製造方法）について説明する。
【０１３５】なお、図２０〜図２６の製造プロセスで
は、容量（コンデンサ）も併せて製造することにしてい
る。したがって、このプロセスは、検査回路やドライバ
のシフトレジスタ等の製造のみならず、図１１の容量分
割方式のＤ／Ａ変換器を製造する場合にも使用できるも
のである。
【０１３６】工程１ まず、図２０に示すように基板４０００上にバッファ層
４１００を設け、そのバッファ層４１００上にアモルフ
ァスシリコン層４２００を形成する。
【０１３７】工程２ 次に、図２１に示すように、アモルファスシリコン層４
２００の全面にレーザー光を照射してアニールを施すこ
とによりアモルファスシリコンを多結晶化し、多結晶シ
リコン層４２２０を形成する。
【０１３８】工程３ 次に、図２２に示すように多結晶シリコン層４２２０を
パターニングして、アイランド領域４２３０，４２４
０，４２５０を形成する。アイランド領域４２３０，４
２４０は、ＭＯＳトランジスタの能動領域（ソース，ド
レイン）が形成される層である。また、アイランド領域
４２５０は、薄膜容量の一極となる層である。
【０１３９】工程４ 次に、図２３に示すように、マスク層４３００を形成
し、アイランド領域４２５０のみにリン（Ｐ）イオンを
打ち込み、低抵抗化する。
【０１４０】工程５ 次に、図２４に示すように、ゲート絶縁膜４４００を形
成し、そのゲート絶縁膜上にＴａＮ層４５００，４５１
０，４５２０を形成する。ＴａＮ層４５００，４５１０
はＭＯＳトランジスタのゲートとなる層であり、ＴａＮ
層４５２０は薄膜容量の他極となる層である。その後、
マスク層４６００を形成し、ゲートＴａＮ層４５００を
マスクとして、セルフアラインでリン（Ｐ）をイオン打
ち込みし、ｎ型のソース層４２３１，ドレイン層４２３
２を形成する。
【０１４１】工程６ 次に、図２５に示すように、マスク層４７００ａ，４７
００ｂを形成し、ゲートＴａＮ層４５１０をマスクとし
て、セルフアラインでボロン（Ｂ）をイオン打ち込み
し、ｐ型のソース層４２４１，ドレイン層４２４２を形
成する。
【０１４２】工程７ その後、図２６に示すように、層間絶縁膜４８００を形
成し、その層間絶縁膜にコンタクトホールを形成した
後、ＩＴＯやＡｌからなる電極層４９００，４９１０，
４９２０，４９３０を形成する。なお、図２６では図示
されないが、ＴａＮ層４５００，４５１０，４５２０や
多結晶シリコン層４２５０にもコンタクトホールを介し
て電極が接続される。これにより、ｎチャネルＴＦＴ，
ｐチャネルＴＦＴおよびＭＯＳ容量が完成する。
【０１４３】以上のべたような、工程を共通化した製造
プロセスを用いることにより製造が容易化され、コスト
面でも有利となる。また、ポリシリコンはアモルファス
シリコンに比べてキャリアの移動度が格段に大きいので
高速動作が可能であり、回路の高速化の面で有利であ
る。
【０１４４】そして、上述の検査方法を用いて良品判定
を確実に行うため、完成した製品の信頼度も極めて高く
でき、したがって、高品質の製品の市場への投入が可能
となる。
【０１４５】なお、上述の製造プロセスでは低温ポリシ
リコンＴＦＴ技術を用いているが、製造方法は必ずしも
これに限定されるものではない。例えば、回路の所定の
動作速度が保証されれば、アモルファスシリコンを用い
たプロセスも使用可能である。また、画素部のスイッチ
ング素子としては、ＴＦＴの他に、ＭＩＭのような２端
子素子も使用できる。
【０１４６】（第４の実施の形態）本実施の形態では、
本発明のアクティブマトリクス基板を用いて製造された
液晶パネルや、そのパネル等を用いた電子機器の例につ
いて説明する。いずれも高品質の装置である。
【０１４７】液晶表示装置（図２７） 液晶表示装置は、例えば、図２７に示すように、バック
ライト２０００，偏光板２２００，ＴＦＴ基板２３００
と、液晶２４００と、対向基板（カラーフィルタ基板）
２５００と、偏光板２６００とからなる。本実施の形態
では、上述のとおり、ＴＦＴ基板１３００上に駆動回路
２３１０（ならびに検査回路）を形成している。
【０１４８】パーソナルコンピュータ（図２８） 図２８に示すパーソナルコンピュータ１２００は、キー
ボード１２０２を備えた本体部１２０４と、液晶表示画
面１２０６とを有する。
【０１４９】液晶プロジェクタ（図２９） 図２９に示される液晶プロジェクタ１１００は、透過型
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば３板プリズム方式の光学系を用いて
いる。
【０１５０】図２９において、プロジェクタ１１００で
は、白色光源のランプユニット１１０２から射出された
投写光がライトガイド１１０４の内部で、複数のミラー
１１０６および２枚のダイクロイックミラー１１０８に
よってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の
画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０
Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液
晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによ
って変調された光は、ダイクロイックプリズム１１１２
に３方向から入射される。ダイクロイックプリズム１１
１２では、レッドＲおよびブルーＢの光が９０°曲げら
れ、グリーンＧの光が直進するので各色の画像が合成さ
れ、投写レンズ１１１４を通してスクリーンなどにカラ
ー画像が投写される。
【０１５１】その他、本発明を適用可能な電子機器とし
ては、エンジニアリング・ワークステーション（ＥＷ
Ｓ）、ページャあるいは携帯電話、ワードプロセッサ、
テレビ、ビューファインダ型又はモニタ直視型のビデオ
テープレコーダ、電子手帳、電子卓上計算機、カーナビ
ゲーション装置、ＰＯＳ端末、タッチパネルを備えた装
置などを挙げることができる。
【０１５２】
【図面の簡単な説明】
【図１】本発明のアクティブマトリクス基板の検査方法
の一例を実行するための装置の全体構成を示す図であ
る。
【図２】本発明のアクティブマトリクス基板に実装され
ている回路の構成例を示す図である。
【図３】図２におけるＤ／Ａコンバータを構成するトラ
ンジスタのサイズと、検査回路を構成するトランジスタ
のサイズとを模式的に比較して示す図である。
【図４】検査回路を封止材の下に配置した例を示す、液
晶表示装置の要部の断面図である。
【図５】本発明のアクティブマトリクス基板の検査方法
の一実施例の、概要を示すフローチャートである。
【図６】本発明のアクティブマトリクス基板の検査方法
の一実施例の、より具体的な内容を説明するためのフロ
ーチャートである。
【図７】図６中の、点欠陥測定の内容をより具体的に示
すフローチャートである。
【図８】図６中の、要否判定の内容をより具体的に示す
フローチャートである。
【図９】（ａ）はアクティブマトリクス部の一画素の構
成の一例を示す平面図であり、（ｂ）は（ａ）の等価回
路図である。
【図１０】（ａ）はアクティブマトリクス部の一画素の
構成の他の例を示す平面図であり、（ｂ）は（ａ）の等
価回路図である。
【図１１】本発明で使用可能な容量分割方式のＤ／Ａコ
ンバータの構成例の概要を説明するための図である。
【図１２】図１１の容量分割方式のＤ／Ａコンバータの
要部の回路構成例を示す図である。
【図１３】本発明で使用可能な抵抗分割方式のＤ／Ａコ
ンバータの構成例の概要を説明するための図である。
【図１４】本発明で使用可能なＰＷＭ方式のＤ／Ａコン
バータの構成例の概要を説明するための図である。
【図１５】（ａ），（ｂ）はそれぞれ、図１，図２に示
される検査回路の一例の概要を説明するための図であ
る。
【図１６】図１，図２に示される検査回路の構成の他の
例の概要を説明するための図である。
【図１７】本発明のアクティブマトリクス基板に実装さ
れる回路の他の構成例を示す図である。
【図１８】アクティブマトリクス基板の製造のためにガ
ラス基板を切断する場合の位置を示す図である。
【図１９】走査線駆動回路，データ線駆動回路，検査回
路等のレイアウトの一例を示す図である。
【図２０】本発明のアクティブマトリクス基板の製造方
法の一例の、第１の工程を示す図である。
【図２１】本発明のアクティブマトリクス基板の製造方
法の一例の、第２の工程を示す図である。
【図２２】本発明のアクティブマトリクス基板の製造方
法の一例の、第３の工程を示す図である。
【図２３】本発明のアクティブマトリクス基板の製造方
法の一例の、第４の工程を示す図である。
【図２４】本発明のアクティブマトリクス基板の製造方
法の一例の、第５の工程を示す図である。
【図２５】本発明のアクティブマトリクス基板の製造方
法の一例の、第６の工程を示す図である。
【図２６】本発明のアクティブマトリクス基板の製造方
法の一例の、第７の工程を示す図である。
【図２７】本発明のアクティブマトリクス基板を用いた
液晶表示装置の構成を示す図である。
【図２８】本発明のアクティブマトリクス基板を用いた
電子機器の一例（ラップトップコンピュータ）の構成を
示す図である。
【図２９】本発明のアクティブマトリクス基板を用いた
電子機器の他の例（液晶プロジェクタ）の構成を示す図
である。
【図３０】（ａ）は図９（ａ）に示されるデバイスのＡ
−Ａ線に沿う断面構造を示す図であり、（ｂ）は図１０
（ａ）に示されるデバイスのＡ−Ａ線に沿う断面構造を
示す図である。
【符号の説明】
１０ テストシステムコントローラ ２０ タイミングジェネレータ ３０ データジェネレータ ４０ 高速アンプ，Ａ／Ｄコンバータ １００ アクティブマトリクス基板テスタ ２００ フルオートプローバ ２１０ プローバコントローラ ２２０ ＤＵＴボード ３００ アクティブマトリクス基板 ３１０ アクティブマトリクス部 ３２０ 走査線ドライバ ３３０ 出力オフ機能付きデジタルデータ線ドライバ ３４０ 検査回路

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 複数の走査線および複数のデータ線と、 出力端をハイインピーダンス状態とすることができる機
    能をもつ、前記複数のデータ線を駆動するためのデジタ
    ルドライバと、 一本の走査線および一本のデータ線に接続されたスイッ
    チ素子と、 前記スイッチ素子の各々に接続された容量と、 前記データ線の、前記デジタルドライバとは反対側の端
    に設けられた検査回路と、を有し、 前記検査回路は、前記複数のデータ線の各々毎に設けら
    れた双方向性スイッチと、そのスイッチの開閉を制御す
    る制御手段とを具備することを特徴とするアクティブマ
    トリクス基板。
  2. 【請求項２】 請求項１において、 前記検査回路を構成する素子は、前記デジタルドライバ
    を構成する素子と共に、同じ製造プロセスにより製造さ
    れたことを特徴とするアクティブマトリクス基板。
  3. 【請求項３】 請求項１または請求項２において、 前記デジタルドライバは、その出力部にスイッチを具備
    し、そのスイッチを開状態とすることによって出力端を
    ハイインピーダンス状態とすることを特徴とするアクテ
    ィブマトリクス基板。
  4. 【請求項４】 請求項１〜請求項３のいずれかにおい
    て、 前記デジタルドライバは、容量分割方式のＤ／Ａ変換
    器，抵抗分割方式のＤ／Ａ変換器，ＰＷＭ方式のＤ／Ａ
    変換器のいずれかを具備することを特徴とするアクティ
    ブマトリクス基板。
  5. 【請求項５】 請求項１〜請求項４のいずれかにおい
    て、 前記検査回路の前記制御手段は、前記双方向性スイッチ
    を点順次で走査することを特徴とするアクティブマトリ
    クス基板。
  6. 【請求項６】 請求項１〜請求項４のいずれかにおい
    て、 前記検査回路の前記制御手段は、前記双方向性スイッチ
    の数をＭ個（Ｍは２以上の自然数）とした場合に、Ｐ個
    （Ｐは自然数）の双方向性スイッチの一括した駆動をＱ
    回（Ｑは自然数）繰り返して、合計でＭ個（Ｍ＝Ｐ×
    Ｑ）の双方向性スイッチを駆動することを特徴とするア
    クティブマトリクス基板。
  7. 【請求項７】 請求項１〜請求項６のいずれかにおい
    て、 前記検査回路の少なくとも一部は、アクティブマトリク
    ス基板の、画像表示等の本質的機能の実現に寄与しない
    スペースに配置されていることを特徴とするアクティブ
    マトリクス基板。
  8. 【請求項８】 請求項７において、 前記検査回路は、パネル工程における封止材による封止
    位置に配置されていることを特徴とするアクティブマト
    リクス基板。
  9. 【請求項９】 請求項１〜請求項８のいずれかにおい
    て、 前記検査回路および前記デジタルドライバはそれぞれ、
    アクティブマトリクス基板上において、複数に分割され
    て配置されていることを特徴とするアクティブマトリク
    ス基板。
  10. 【請求項１０】 請求項９において、 前記検査回路は、少なくとも第１の検査回路と第２の検
    査回路とに分割され、前記デジタルドライバは、少なく
    とも第１のデジタルドライバと第２のデジタルドライバ
    とに分割され、 データ線を挟んで前記第１のデジタルドライバと前記第
    １の検査回路とが対峙して配置され、また、データ線を
    挟んで前記第２のデジタルドライバと前記第２の検査回
    路とが対峙して配置され、 かつ、前記第１のデジタルドライバと前記第２の検査回
    路とはデータ線の同じ側の端部に配置され、前記第２の
    デジタルドライバと前記第１の検査回路とはデータ線の
    同じ側の端部に配置されていることを特徴とするアクテ
    ィブマトリクス基板。
  11. 【請求項１１】請求項１〜請求項１０のいずれかに記載
    のアクティブマトリクス基板の検査方法であって、 前記デジタルドライバにより前記データ線を駆動して、
    前記スイッチ素子に接続されている前記容量に信号の書
    き込みを行うステップと、 前記デジタルドライバの出力をハイインピーダンス状態
    とするステップと、 前記検査回路により前記容量に書き込まれた前記信号を
    読出して検査の基礎となる基礎信号を取得し、その取得
    された基礎信号に基づいてアクティブマトリクス部の検
    査を行うことを特徴とするアクティブマトリクス基板の
    検査方法。
  12. 【請求項１２】 請求項１１において、 請求項１１に記載の各ステップの実行に先立ち、前記デ
    ジタルドライバ自体の検査ならびに前記データ線の断線
    検査を行うことを特徴とするアクティブマトリクス基板
    の検査方法。
  13. 【請求項１３】 請求項１１において、 前記取得された基礎信号に基づくアクティブマトリクス
    部の検査の工程は、前記基礎信号の特性の、アクティブ
    マトリクス部における２次元的な分布を考察するステッ
    プを含むことを特徴とするアクティブマトリクス基板の
    検査方法。
  14. 【請求項１４】 請求項１１において、 前記取得された基礎信号に基づくアクティブマトリクス
    部の検査の工程は、前記取得された基礎信号を、予め用
    意されているサンプル信号と比較するステップを含むこ
    とを特徴とするアクティブマトリクス基板の検査方法。
  15. 【請求項１５】請求項１〜請求項１０のいずれかに記載
    のアクティブマトリクス基板を用いて構成された液晶装
    置。
  16. 【請求項１６】請求項１５に記載の液晶装置を用いて構
    成された電子機器。
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