JPH10135400A - 半導体装置 - Google Patents

半導体装置

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JPH10135400A
JPH10135400A JP8286565A JP28656596A JPH10135400A JP H10135400 A JPH10135400 A JP H10135400A JP 8286565 A JP8286565 A JP 8286565A JP 28656596 A JP28656596 A JP 28656596A JP H10135400 A JPH10135400 A JP H10135400A
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lead
bonding
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Abstract

(57)【要約】 【課題】電源ピンおよびＧＮＤピンを強化するととも
に、半導体チップサイズを縮小化することのできる半導
体装置を実現する。 【解決手段】半導体チップ１は、ステッチ部５の下部の
粘着テープ８によりリードフレームに固定され、ステッ
チ部配置禁止領域７は、半導体チップ１上を被覆する保
護膜９の開口部を示す。ＶＣＣ１ピンＬ1 およびＧＮＤ
１ピンＬ2 は、ＬＯＣリード４により複数のステッチ部
５に連結され、ステッチ部５は、ボンディング線３によ
りボンディングパッド２に接続される。ＶＣＣ２ピンＬ
4 およびＧＮＤ２ピンＬ5 も、ＬＯＣリード４により複
数のステッチ部５に連結され、ステッチ部５は、ボンデ
ィング線３によりボンディングパッド２に接続される。
更に、信号ピンＬ3 は、通常リード６により、半導体チ
ップ１上にリードを延伸させることなく、直接ボンディ
ング線３によりボンディングパッド２に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置の、通常リード（アイ
ランド構造を有するリード）においては、当該通常リー
ド部が、他の通常リード部を越えた状態で配置すること
ができず、また通常リード部と半導体チップとの間に、
他の通常リード部を回り込ませて配置することができな
いために、パッケージごとに規格化されたピンコネクシ
ョン順に従う方法によってのみ、半導体チップ上にボン
ディングパッドを配置しているのが実状である。
【０００３】図４は、従来の半導体装置（第１の従来例
と云う）におけるリードフレームの１例の配置を示す平
面図である。図４において、半導体チップ１は、アイラ
ンド１１の上部に搭載・固定されており、ボンディング
パッド２は、ボンディング線３によって通常リード６の
上面側に接続されている。通常リードフレームにおいて
は、パッケージごとに規格化されたピン・コネクション
に従ってボンディングパッド２が半導体チップ１上に配
置されている。
【０００４】図５は、上記の従来の半導体装置における
ＬＯＣ（リード・オン・チップ：以下、ＬＯＣと略称す
る）リードフレームの１例を示す配置図であり、図５
（ａ）はその平面図を示し、図５（ｂ）は断面図を示し
ている。図５において、半導体チップ１は、ステッチ部
５の下面側に敷かれている電気的絶縁性を有する粘着テ
ープ８によって、ＬＯＣリード４の下面側に跨って接着
・固定化され、ボンディングパッド２は、ボンディング
線３を介してステッチ部５の上面側に接続されている。
なお、ステッチ部配置禁止領域７は、半導体チップ１を
被覆する保護膜９が開口されているパッド部等の場所を
示している。また、従来のＬＯＣにおいては、例えば、
図５において、ＧＮＤ１ピンＬ2 に示されるように、Ｌ
ＯＣリード４を、半導体チップ１の上部に延在させるこ
とにより、パッケージのピン配置上の電源パッドおよび
ＧＮＤパッドを複数個任意の場所に配置し、これらに対
応するの電源ピンおよびＧＮＤピンを強化することが図
られている。
【０００５】また、他の従来例（第２の従来例と云う）
としては、特開平６−２３２３２８号公報において提案
されている半導体装置（ＬＯＣ型半導体装置）の配置図
が図６に示されている。本従来例においては、図６にお
いて、半導体チップ１の表面に電源パッド１５ａ、１５
ｂおよび信号パッド１６を、それぞれ複数列に配置し
て、これらの複数列に配置された電源パッド１５ａ、１
５ｂおよび信号パッド１６の間に、第１電源用リード配
線フレーム１２および第２電源用リード配線フレーム１
３が配置され、且つ電源パッド１５ａ、１５ｂおよび信
号パッド１６の外側に、信号用リード配線フレーム１４
が配置されている。
【０００６】この図６に示される従来例によるＬＯＣ型
半導体装置においては、電源パッド１５ａ、１５ｂおよ
び信号パッド１６は、半導体チップ１の表面に複数列に
配置されており、この複数列に配置された電源パッド１
５ａ、１５ｂおよび信号パッド１６の間には、第１電源
用リード配線フレーム１２と第２電源用リード配線フレ
ーム１３が設置されている。従って、半導体チップ１の
内部における電源パッド１５ａおよび１５ｂから、半導
体チップ１の内部に組み込まれている回路素子に至るま
での電源配線長が短縮されて、半導体チップ１内部の電
源抵抗が低減され、また、電源パッド１５ａおよび１５
ｂと、第１電源用リード配線フレーム１２および第２電
源用リード配線フレーム１３とを、これらの電源用リー
ド配線フレームの任意の位置において接続することがで
きるようになり、更に、半導体チップ１の内部における
信号パッド１６から、内部の回路素子に至るまでの信号
用配線長も短縮されて、信号入力の入力容量を低減する
ことができ、半導体装置としての動作の低下が防止され
るものとしている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置においては、前記第１の従来例の場合における通常
リードフレームは、通常リード部が、他の通常リード部
を越える状態で配置したり、通常リード部と半導体チッ
プとの間に他の通常リード部を回り込ませて配置するこ
とができないために、パッケージごとに規格化されたピ
ンコネクション順通りにしか、ボンディングパットを半
導体チップ上に配置することができない。
【０００８】この場合に、電源パッドおよびＧＮＤパッ
ドを、複数個任意の場所に配置することができれば、半
導体チップ内部における電源パッドおよびＧＮＤパッド
から内部回路素子に至るまでの配線長を短かくして、当
該配線抵抗を低減することができるが、本従来例におけ
る通常リードフレームでは、上記の理由により、電源パ
ッドおよびＧＮＤパッドを複数個任意の場所に配置する
ことができず、電源・ＧＮＤパッドの強化のためには、
半導体チップ内に配置されている電源・ＧＮＤ配線に配
線抵抗が付加されないように、配線幅を広く取る方法し
かなく、この方法を採る場合には、即半導体チップの占
有面積の増大につながるという欠点がある。
【０００９】上記の欠点に対する方策としで、前述の第
２の従来例のように、ＬＯＣを使用することにより、電
源ピンおよびＧＮＤピンのリードを半導体チップ上で引
き回しを行い、複数個の任意の場所に配置されている電
源パッドおよびＧＮＤパッドに対して、任意の部分でボ
ンディング線を介して接続し、半導体チップ内部におけ
る電源パッドおよびＧＮＤパッドから内部回路素子に至
るまでの配線長を短かくして、配線抵抗を低減し、電源
ピンおよびＧＮＤピンの強化が図られている。
【００１０】しかしながら、当該第２の従来例において
は、全ピンのリードステッチ部を半導体チップ上に配置
する必要があるが、一方においては、今後、半導体集積
回路製品の縮小化、多ビット化および多機能化等により
ピン数が増大する傾向にあり、これにより、従来のＬＯ
Ｃにおいては、下記に示されるような深刻な欠点が存在
する。
【００１１】第１の欠点として、ピン数の増大に伴な
い、半導体チップサイズに対してステッチ数が相対的に
多くなるが、このような状態においては、電源ピンおよ
びＧＮＤピンのリードを半導体チップ上において引き回
して、複数個の任意の場所に配置された電源パッドおよ
びＧＮＤパッドに対して、ボンディング線を介して任意
の部分で接続し、半導体チップ内部における電源ピンお
よびＧＮＤピンを強化しようとしても、当該半導体チッ
プ上にステッチ部を搭載しきれず、半導体チップ上から
当該ステッチ部がはみ出してしまう状態となって、ＬＣ
Ｏ構造による組立てが実際上不可能となり、結果的に電
源ピンおよびＧＮＤピンを強化することができなくなる
という欠点がある。
【００１２】第２の欠点として、従来のＬＯＣにおいて
は、電源・ＧＮＤパッドのみならず信号ピンを含む全ピ
ンを半導体チップ上に配置することが必要であり、本来
であれば、信号ピンは高速アクセスのためには低抵抗、
低容量であることが望ましいが、信号ピンのリード長が
延伸することにより余分のインダクタンス、容量および
抵抗等が付加される状態となって、ピン〜パッド間の遅
延時間が増大する結果を招来するという欠点がある。
【００１３】そして、第３の欠点として、全ピンが、Ｌ
ＯＣリードとして半導体チップ上に対向することによ
り、ボンディングパッド間を通るＬＯＣリードの本数が
多くなり、これらのＬＯＣリードがボンディングパッド
間を通過する際のボンディングパッドのピッチが、通過
する当該ＬＯＣリードの本数により規定されてくるため
に、半導体装置の設計上においては、技術的にボンディ
ングパッドのピッチを詰めることはできても、ボンディ
ングパッド間を通過するＬＯＣリードの数量がネックと
なって、対応するボンディングパッドの配置個所が制約
される状態となり、結果的に、レイアウト設計の自由度
が阻害されて、半導体チップサイズが増大するという欠
点がある。
【００１４】本願発明の目的は、各ピンを、その使用目
的に応じて、選択的にＬＯＣリードと通常リードに振り
分けて配置することにより、半導体チップ上に配置され
るステッチ数を低減させ、これにより、相対的に、電源
ピンおよびＧＮＤピンのＬＯＣリードを自由に引き回す
ことによるステッチ数を増やすことができるようにし
て、複数個の電源ピンおよびＧＮＤピンを、任意の場所
に配置可能とすることにより、これらの電源ピンおよび
ＧＮＤピンを強化し、半導体チップサイズの増大を抑制
することを可能にするとともに、併せて、信号ピンをＬ
ＯＣリードから通常リードとすることによりリード長を
半減させ、余分のインダクタンス、寄生容量および抵抗
等を削減することのできる半導体装置を提供することに
ある。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップ上に延在しない第１のリードフレームを有
し、前記半導体チップ上に設けられている第１のボンデ
ィングパッド部と、前記第１のリードフレームとを、ボ
ンディング線を介して接続して形成される半導体装置に
おいて、前記半導体チップ上に延在し、前記半導体チッ
プ上に設けられているステッチ部と、前記ステッチ部を
介して前記半導体チップに非導通の状態にて接続され、
前記半導体チップを固定化する第２のリードフレーム
と、前記半導体チップ上に設けられて、前記第２のリー
ドフレームとボンディング線を介して接続される第２の
ボンディングパッド部と、を少なくとも備えて構成され
ることを特徴としている。
【００１６】なお、前記第２のリードフレームは、複数
のステッチ部を介して前記半導体チップに非導通の状態
にて接続され、且つ複数のボンディング線を介して複数
のボンディングパッド部にそれぞれ個別に接続するよう
にしてもよく、または、前記第２のリードフレームの端
部を、前記半導体チップ上に延在する部分と、延在しな
い部分とに分岐し、これらの各分岐部分が、前記半導体
チップ上に設けられているボンディング部とボンディン
グ線を介して接続されるようにしてもよい。
【００１７】また、本発明においては、安定供給を要す
る電圧または電流を前記第２のリードフレームに供給
し、当該電圧または電流以外の他の信号等を前記第１の
リードフレームに供給するようにしてもよく、また、電
源電圧、接地電位、基準電圧または基準電流を前記第２
のリードフレームに供給し、当該電源電圧、接地電位、
基準電圧または基準電流以外の他の信号等を前記第１の
リードフレームに供給するようにしてもよく、或はまた
高速動作を要求される信号を前記第１のリードフレーム
に供給し、当該高速動作を要求される信号以外の他の信
号等を前記第２のリードフレームに供給するようにして
もよい。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００１９】図１は本発明の第１の実施形態の配置構成
を示す平面図である。図１に示されるように、半導体チ
ップ１は、ステッチ部５の下部に敷かれる粘着テープ８
によってリードフレームに固定されており、ステッチ部
配置禁止領域７は、半導体チップ１上を被覆する保護膜
９が開口されている場所を示している。ＶＣＣ１ピンＬ
1 およびＧＮＤ１ピンＬ2 は、それぞれ第１のＶＣＣ用
ピンおよび第１のＧＮＤ用ピンであり、これらのＶＣＣ
１ピンＬ1 およびＧＮＤ１ピンＬ2 は、ＬＯＣリード４
を使用することにより、半導体チップ１上において、任
意の場所に配置されている複数個のステッチ部５に連結
され、これらのステッチ部５は、ボンディング線３によ
りボンディングパッド２に接続されている。また、ＶＣ
Ｃ２ピンＬ4 およびＧＮＤ２ピンＬ5 は、、それぞれ第
２のＶＣＣ用ピンおよび第２のＧＮＤ用ピンであり、こ
れらのＶＣＣ２ピンＬ4 およびＧＮＤ２ピンＬ5 は、Ｖ
ＣＣ１ピンＬ1 およびＧＮＤ１ピンＬ2 の場合と同様
に、ＬＯＣリード４を使用することにより、半導体チッ
プ１上において、任意の場所に配置されている複数個の
ステッチ部５に連結され、これらのステッチ部５は、ボ
ンディング線３によりボンディングパッド２に接続され
ている。そして、信号ピンＬ3 は、通常リード６を使用
することにより、半導体チップ１上にリードを延伸させ
ることなく、当該通常リード６より、直接ボンディング
線３によってボンディングパッド２に対して接続されて
いる。
【００２０】即ち、本実施形態は、各ピンを使用目的に
応じて、それぞれＬＯＣリード４または通常リード６に
振り分け、ＶＣＣピンまたはＧＮＤピンを、ＬＯＣリー
ド４を用いて半導体チップ１上の任意の場所に配置され
るステッチ部５に接続し、これらのステッチ部５をボン
ディング線３によりボンディングパッド２に接続すると
ともに、信号ピンを、普通リード６を用いて直接ボンデ
ィン線３によりボンディングパッド２に接続する配置構
成を用いている点に特徴がある。
【００２１】次に、本発明の第２の実施形態について説
明する。
【００２２】図２は本発明の第２の実施形態の配置構成
を示す平面図である。図２に示されるように、本実施形
態の配置構成は、その大要は図１の第１の実施形態の場
合と同様であるが、内部電圧レベル判定用として使用さ
れる基準電圧供給ピンＬ6 が新たに付加されている点に
差異があり、この基準電圧供給ピンＬ6 についても、安
定した電圧レベルを内部に供給するためには、複数個の
ボンディングパッド２を配置することが望ましいため
に、基準電圧供給ピンＬ6 を、ＬＯＣリード４を使用し
て半導体チップ１上にリードを延在させて、ステッチ部
５より、ボンディング線３を用いてボンディングパッド
２に接続している。
【００２３】また、図３は本発明の第３の実施形態の配
置構成を示す平面図である。図３に示されるように、本
実施形態の配置構成においても、その大要は図１の第１
の実施形態の場合と同様である。唯、本実施形態におい
ては、図３に示されるように、半導体チップ１の末端に
対して、ボンディングパッド２ａが新たに付加されてい
る。このようにボンディングパッド２ａが配置されてい
る半導体チップ１上の場所においては、ステッチ部５を
設けることによってボンディングを行うことよりも、通
常リードからボンディングを行う方がリードフレーム形
状を簡素化できる場合がある。本実施形態は、そのよう
に簡素化することができる場合に相当する１実施形態で
あり、図３におけるＶＣＣビンＬ1 に示されるように、
ＬＯＣリードに対して通常リードを加えた混成リード１
０を使用することにより、ＶＣＣビンＬ1 は、ボンディ
ングパッド２からボンディング線３によりステッチ部５
に接続され、ボンディングパッド２ａからは、ボンディ
ング線３により通常リード部１０ａに接続れるように配
置されている。このことは、ＧＮＤピンＬ2 についても
同様であり、ＧＮＤピンＬ2 は、ボンディングパッド２
からボンディング線３によりステッチ部５に接続され、
ボンディングパッド２ａからは、ボンディング線３によ
り通常リード部１０ａに接続されている。
【００２４】従って、本発明によれば、安定供給を要す
る電圧または電流を一方のリードフレームに供給し、そ
れ以外の他の信号等を、もう一方のリードフレームに供
給するようにすることもよく、また、電源電圧、接地電
位、基準電圧または基準電流を前記一方のリードフレー
ムに供給し、それ以外の他の信号等を前記もう一方のリ
ードフレームに供給するようにすることも可能である。
また、高速動作が要求される信号を前記一方のリードフ
レームに供給し、それ以外の他の信号等を前記もう一方
のリードフレームに供給するようにすることも可能であ
る。
【００２５】
【発明の効果】以上説明したように、本発明は、信号ピ
ンに対しては通常リードを使用して、半導体チップ上に
リードを配置することなく、電源ピンおよびＧＮＤピン
に対するリードのみを半導体チップ上に配置し、これに
より生じる空きスペースを利用することにより、電源ピ
ンおよびＧＮＤピンを強化することができるという効果
がある。
【００２６】また、電源ピンおよびＧＮＤピンの強化に
伴ない、半導体チップ内の配線電流容量を増大させるこ
とが可能となり、当該半導体チップ内において発生する
ノイズの軽減を図ることができるとともに、電源ピンお
よびＧＮＤピンから内部回路に至るまでの配線長が短縮
化され、特に、信号ピンに対しては、寄生インダクタン
ス、寄生容量および抵抗分等の多いＬＯＣリードを使用
することなく、通常リードを使用することにより、当該
信号ピンと他のピンとの間の遅延時間が低減されて、信
号アクセス遅延時間を改善することができるという効果
がある。
【００２７】更に、全ピンをＬＯＣリードとせず、信号
ピンに対応するリードを通常リードとすることにより、
パッド間を通過するリードの本数が減少され状態とな
り、その分設計自由度が増大し、半導体チップサイズを
縮小化することが可能になるとともに、これにより、半
導体チップ上のリードフレーム形状が簡素化されて、大
量生産を行う場合に、リードフレーム製造方法が安価な
プレス加工に移行されるために、チップコストを低減す
るとができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の配置を示す平面図お
よび断面図である。
【図２】本発明の第２の実施形態の配置を示す平面図で
ある。
【図３】本発明の第３の実施形態の配置を示す平面図で
ある。
【図４】従来例の配置を示す平面図である。
【図５】他の従来例の配置を示す平面図および断面図で
ある。
【符号の説明】
１ 半導体チップ ２ ボンディングパッド ３ ボンディング線 ４ ＬＯＣリード ５ ステッチ部 ６ 通常リード ７ ステッチ部配置禁止領域 ８ 粘着テープ ９ 保護膜 １０ 混成リード １０ａ 通常リード部 １０ｂ ＬＯＣリード部 １１ アイランド １２ 第１電源用リード配線フレーム １３ 第２電源用リード配線フレーム １４ 信号用リード配線フレーム １５ａ、１５ｂ 電源パッド １６ 信号パッド Ｌ1 ＶＣＣ１ピン Ｌ2 ＧＮＤ１ピン Ｌ3 信号ピン Ｌ4 ＶＣＣ２ピン Ｌ5 ＧＮＤ２ピン Ｌ6 基準電圧供給ピン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ上に延在しない第１のリー
    ドフレームを有し、前記半導体チップ上に設けられてい
    る第１のボンディングパッド部と、前記第１のリードフ
    レームとを、ボンディング線を介して接続して形成され
    る半導体装置において、 前記半導体チップ上に延在し、前記半導体チップ上に設
    けられているステッチ部と、 前記ステッチ部を介して前記半導体チップに非導通の状
    態にて接続され、前記半導体チップを固定化する第２の
    リードフレームと、 前記半導体チップ上に設けられて、前記第２のリードフ
    レームとボンディング線を介して接続される第２のボン
    ディングパッド部と、 を少なくとも備えて構成されることを特徴とする半導体
    装置。
  2. 【請求項２】 前記第２のリードフレームが、複数のス
    テッチ部を介して前記半導体チップに非導通の状態にて
    接続され、且つ複数のボンディング線を介して複数のボ
    ンディングパッド部にそれぞれ個別に接続される請求項
    １記載の半導体装置。
  3. 【請求項３】 前記第２のリードフレームの端部が、前
    記半導体チップ上に延在する部分と、延在しない部分と
    に分岐され、これらの各分岐部分が、前記半導体チップ
    上に設けられているボンディング部とボンディング線を
    介して接続されることを特徴とする請求項１または請求
    項２記載の半導体装置。
  4. 【請求項４】 安定供給を要する電圧または電流を前記
    第２のリードフレームに供給し、当該電圧または電流以
    外の他の信号等を前記第１のリードフレームに供給する
    ことを特徴とする請求項１または請求項２または請求項
    ３記載の半導体装置。
  5. 【請求項５】 電源電圧、接地電位、基準電圧または基
    準電流を前記第２のリードフレームに供給し、当該電源
    電圧、接地電位、基準電圧または基準電流以外の他の信
    号等を前記第１のリードフレームに供給することを特徴
    とする請求項１または請求項２または請求項３記載の半
    導体装置。
  6. 【請求項６】 高速動作を要求される信号を前記第１の
    リードフレームに供給し、当該高速動作を要求される信
    号以外の他の信号等を前記第２のリードフレームに供給
    することを特徴とする請求項１または請求項２または請
    求項３記載の半導体装置。
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