JPH0794658A - リードフレーム - Google Patents

リードフレーム

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JPH0794658A
JPH0794658A JP5232955A JP23295593A JPH0794658A JP H0794658 A JPH0794658 A JP H0794658A JP 5232955 A JP5232955 A JP 5232955A JP 23295593 A JP23295593 A JP 23295593A JP H0794658 A JPH0794658 A JP H0794658A
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lead
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Katsuya Fukase
克哉 深瀬
Takahiro Iijima
隆廣 飯島
Mitsuhiro Miyazawa
三宏 宮沢
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Abstract

(57)【要約】 【目的】 半導体素子の設計上の自由度を高めることが
できる。 【構成】 半導体素子３６がインナーリード２６の下面
側にインナーリード２６に跨がって搭載され、該半導体
素子３６とインナーリード２６の上面側とが電気的に接
続されるＬＯＣ構造の半導体装置に用いるリードフレー
ムにおいて、前記インナーリード２６上に絶縁層３４を
介して積層され、かつ所望のインナーリード２６間に延
出する複数の延出片３２ａを有する枠状の積層フレーム
３２を設けたことを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＬＯＣ構造の半導体装置
の用いるリードフレームに関する。
【０００２】
【従来の技術】ＬＯＣ（Lead on chip）構造の半導体装
置は、主としてメモリー用の半導体装置に用いられ、図
４に示すように、半導体素子１０の上面側を電気的絶縁
性の接着テープ１３を介してインナーリード１２の下面
側と接着することにより、インナーリード１２に跨がっ
て半導体素子１０が搭載され、該半導体素子１０の端子
とインナーリード１２の上面側とがワイヤ１４により接
続されて用いられる。なお、１６はインナーリード１２
の内側に半導体素子の長手方向に設けられたバスバーリ
ードで、一方のバスバーリードは半導体素子１０の基準
電圧端子とワイヤ１８により接続され、他方のバスバー
リードは半導体素子１０の電源電圧端子とワイヤ１８に
より接続される。このＬＯＣ構造の半導体装置によれ
ば、半導体素子１０がインナーリード１２下面に跨がっ
て搭載され、インナーリードを半導体素子上面の任意の
位置まで延出させることができるため、ワイヤ長を短く
できるなど半導体素子１０の設計上の制約が少ないこ
と、パッケージ実装効率が高いこと、配線遅延時間が改
善されるなどの利点がある。
【０００３】
【発明が解決しようとする課題】上記のようにＬＯＣ構
造の半導体装置には多くの利点があるが、本発明者はさ
らに半導体素子の設計上の自由度を高めたＬＯＣ構造の
半導体装置に用いるリードフレームを開発した。
【０００４】すなわち本発明は半導体素子の設計上の自
由度をさらに高めることのできるＬＯＣ構造の半導体装
置に用いるリードフレームを提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、半導体素子がイ
ンナーリードの下面側にインナーリードに跨がって搭載
され、該半導体素子とインナーリードの上面側とが電気
的に接続されるＬＯＣ構造の半導体装置に用いるリード
フレームにおいて、前記インナーリード上に絶縁層を介
して積層され、かつ所望のインナーリード間に延出する
複数の延出片を有する枠状の積層フレームを設けたこと
を特徴としている。また本発明では、半導体素子がイン
ナーリードの下面側にインナーリードに跨がって搭載さ
れ、該半導体素子とインナーリードの上面側とが電気的
に接続されるＬＯＣ構造の半導体装置に用いるリードフ
レームにおいて、前記インナーリード下面側に搭載され
る半導体素子との間に介在するようにインナーリード下
面側に絶縁層を介して積層され、半導体素子の基準電圧
端子もしくは電源電圧端子と接続される枠状の積層フレ
ームを設けたことを特徴としている。
【０００６】
【作用】本発明に係るＬＯＣ用リードフレームによれ
ば、半導体素子と接続するワイヤの長さを短くでき、ま
た半導体素子の設計の自由度を高めることができる。
【０００７】
【実施例】以下、本発明の好適な実施例を添付図面に基
づいて詳細に説明する。図１はＬＯＣ用リードフレーム
２０の平面図を示す。２２はレール部、２４はアウター
リード、２６はインナーリード、２８はダムバー、３０
はバスバーリードである。２本のバスバーリード３０は
それぞれコの字状をなしてインナーリード２６先端側に
位置する基準電圧または電源電圧リードになっている。
３２は枠状の積層フレームであり、絶縁性の接着シート
３４によりインナーリード２６上面側に固着されてい
る。積層フレーム３２からは、隣り合うインナーリード
２６間に延びる複数の延出片３２ａが形成されている。
延出片３２ａは設計に応じて適宜数設けることができ
る。延出片３２ａは図２(a) に示すように中途で折曲さ
れて、インナーリード２６間に進入する部位がインナー
リード２６と同一平面上に位置するようなされている。
また延出片３２ａとは反対側に延出する延出片３２ｂを
設けて、該延出片３２ｂを外部接続用のリード２６ａに
スポット溶接等により接続する。あるいは積層フレーム
３２上の任意の位置とリード２６ａとの間をワイヤ（図
示せず）により接続するか、リード２６ａと積層フレー
ム３２との間に導電性接着剤（図示せず）を介在させて
導通をとるようにしてもよい。
【０００８】上記のように形成されていて、半導体素子
３６は図２に示すように、絶縁性の接着シート３８によ
り、インナーリード２６、延出片３２ａ、バスバーリー
ド３０の下面に接着されて固定される。半導体素子３６
の上面に一列に配設された端子４０と、対応するバスバ
ーリード３０、インナーリード２６、延出片３２ａとの
間をワイヤ４２、４３によって接続する。バスバーリー
ド３０は例えば基準電圧端子に、また延出片３２ａは例
えば電源電圧端子に接続する。電源電圧端子を積層フレ
ーム３２から延出する延出片３２ａに接続し、延出片３
２ｂを介してリード２６ａに接続する。なおバスバーリ
ード３０は必ずしも設けるを要しない。この場合には延
出片３２ａを基準電圧端子と接続することもできる。ま
たこの場合には、インナーリード２６、延出片３２ａ先
端を各端子４０にさらに近づけることができるから、ワ
イヤ４２、４３の長さを短くできる。また半導体素子３
６上面にバスバーリード３０が位置しないことから、半
導体素子３６の設計の自由度がそれだけ向上する。
【０００９】図３は他の実施例を示す。本実施例では、
インナーリード２６の下面側に絶縁性の接着シート５０
を介して枠状の積層フレーム５１を固着し、さらにこの
積層フレーム５１の下面に絶縁性の接着シート５２によ
り枠状の積層フレーム５３を固着している。半導体素子
３６は絶縁性の接着シート５４により積層フレーム５３
の下面に固着される。半導体素子３６の端子４０と、積
層フレーム５３、積層フレーム５１、インナーリード２
６とはワイヤ５５、５６、５７により接続される。積層
フレーム５１、積層フレーム５３と各外部接続用のリー
ド２６ａとは、前記実施例と同様にして各積層フレーム
５１、５３に延出片（図示せず）を設けて、該延出片を
各リード２６ａにスポット溶接して接続するなどすれば
よい。積層フレーム５３は基準電圧用の、積層フレーム
５１は電源電圧用のプレーンとして使用できる。本実施
例でもワイヤ５５、５６、５７を短くでき、また半導体
素子３６の設計の自由度を高めることができる。なお積
層フレームは１層でもよい。
【００１０】
【発明の効果】本発明に係るＬＯＣ用リードフレームに
よれば、半導体素子と接続するワイヤの長さを短くで
き、また半導体素子の設計の自由度を高めることができ
る。
【図面の簡単な説明】
【図１】第１の実施例を平面図である。
【図２】(a) は第１の実施例の部分断面図、(b) は部分
平面図である。
【図３】第２の実施例を示した部分断面図である。
【図４】従来例を示す部分断面図である。
【符号の説明】
２０ ＬＯＣ構造の半導体装置用リードフレーム ２６ インナーリード ３０ バスバーリード ３２ 積層フレーム ３２ａ 延出片 ３４ 接着材シート ３６ 半導体素子 ３８ 接着材シート ４０ 端子 ５１ 積層フレーム ５３ 積層フレーム

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子がインナーリードの下面側に
    インナーリードに跨がって搭載され、該半導体素子とイ
    ンナーリードの上面側とが電気的に接続されるＬＯＣ構
    造の半導体装置に用いるリードフレームにおいて、 前記インナーリード上に絶縁層を介して積層され、かつ
    所望のインナーリード間に延出する複数の延出片を有す
    る枠状の積層フレームを設けたことを特徴とするリード
    フレーム。
  2. 【請求項２】 半導体素子がインナーリードの下面側に
    インナーリードに跨がって搭載され、該半導体素子とイ
    ンナーリードの上面側とが電気的に接続されるＬＯＣ構
    造の半導体装置に用いるリードフレームにおいて、 前記インナーリード下面側に搭載される半導体素子との
    間に介在するようにインナーリード下面側に絶縁層を介
    して積層され、半導体素子の基準電圧端子もしくは電源
    電圧端子と接続される枠状の積層フレームを設けたこと
    を特徴とするリードフレーム。
JP5232955A 1993-09-20 1993-09-20 リードフレーム Pending JPH0794658A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016003A (en) * 1996-10-29 2000-01-18 Nec Corporation Chip-lead interconnection structure in a semiconductor device
US7680974B2 (en) 2000-09-01 2010-03-16 Sandisk Corporation Cooperative interconnection and operation of a non-volatile memory card and an input-output card

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016003A (en) * 1996-10-29 2000-01-18 Nec Corporation Chip-lead interconnection structure in a semiconductor device
US7680974B2 (en) 2000-09-01 2010-03-16 Sandisk Corporation Cooperative interconnection and operation of a non-volatile memory card and an input-output card

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