JPH10116705A - チップ型サーミスタおよびその製造方法 - Google Patents
チップ型サーミスタおよびその製造方法Info
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- JPH10116705A JPH10116705A JP8268398A JP26839896A JPH10116705A JP H10116705 A JPH10116705 A JP H10116705A JP 8268398 A JP8268398 A JP 8268398A JP 26839896 A JP26839896 A JP 26839896A JP H10116705 A JPH10116705 A JP H10116705A
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- H01C1/142—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors the terminals or tapping points being coated on the resistive element
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Abstract
(57)【要約】
【課題】レーザーを用いることなく、抵抗値を調整し、
抵抗値のばらつきが小さいチップ型サーミスタおよびそ
の製造方法を提供することにある。 【解決手段】チップ型サーミスタは、チップ型サーミス
タ素体の両端部に端子電極を備えており、該端子電極は
３層からなる第１の金属層と、該第１の金属層の上に、
その端部がチップ型サーミスタ素体の表面に接触して形
成された３層からなる第２の金属層とを備える。チップ
型サーミスタの製造方法は、チップ型サーミスタ素体の
両端部に、３層からなる第１の金属層を形成し、第１の
金属層の上に、その端部がチップ型サーミスタ素体の表
面に接触するように３層からなる第２の金属層を形成
し、前記チップ型サーミスタ素体の常温抵抗値を調整す
る。
抵抗値のばらつきが小さいチップ型サーミスタおよびそ
の製造方法を提供することにある。 【解決手段】チップ型サーミスタは、チップ型サーミス
タ素体の両端部に端子電極を備えており、該端子電極は
３層からなる第１の金属層と、該第１の金属層の上に、
その端部がチップ型サーミスタ素体の表面に接触して形
成された３層からなる第２の金属層とを備える。チップ
型サーミスタの製造方法は、チップ型サーミスタ素体の
両端部に、３層からなる第１の金属層を形成し、第１の
金属層の上に、その端部がチップ型サーミスタ素体の表
面に接触するように３層からなる第２の金属層を形成
し、前記チップ型サーミスタ素体の常温抵抗値を調整す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、常温抵抗値のばら
つきが小さいチップ型サーミスタおよびその製造方法に
関するものである。
つきが小さいチップ型サーミスタおよびその製造方法に
関するものである。
【０００２】
【従来の技術】従来のこの種のチップ型サーミスタは、
図１１、図１２に示すように構成されている。チップ型
サーミスタ１は、Ｍｎ、Ｃｏ、Ｎｉ等による遷移金属酸
化物等を主原料とするチップ型サーミスタ素体２の両端
部に端子電極３、３を備えている。
図１１、図１２に示すように構成されている。チップ型
サーミスタ１は、Ｍｎ、Ｃｏ、Ｎｉ等による遷移金属酸
化物等を主原料とするチップ型サーミスタ素体２の両端
部に端子電極３、３を備えている。
【０００３】端子電極３、３は、ペースト状のＡｇ／Ｐ
ｄ等を塗布し、焼付けて形成した端部電極３ａ、３ａ
と、さらにその表面に、ＮｉまたはＳｎを使用して形成
しためっき層３ｂ、３ｂとから構成される。
ｄ等を塗布し、焼付けて形成した端部電極３ａ、３ａ
と、さらにその表面に、ＮｉまたはＳｎを使用して形成
しためっき層３ｂ、３ｂとから構成される。
【０００４】
【発明が解決しようとする課題】かかる構成のチップ型
サーミスタにおいて、チップ型サーミスタ素体２の固有
抵抗と端子電極３、３の位置によってサーミスタの常温
抵抗値（以下、抵抗値と呼ぶ）が決まる。
サーミスタにおいて、チップ型サーミスタ素体２の固有
抵抗と端子電極３、３の位置によってサーミスタの常温
抵抗値（以下、抵抗値と呼ぶ）が決まる。
【０００５】しかしながら、端部電極３ａ、３ａは、Ａ
ｇ／Ｐｄ等のペーストを塗布し、焼付けるため、形成位
置、具体的には電極３、３の幅ｄ及び電極３、３間の距
離ａのばらつきが大きく、抵抗値の３ｃｖは５〜２０％
になる。このため、最近要求されつつある抵抗値偏差が
１％以下というような狭偏差品に応じるには選別が必要
になり、コストが高くなりかつ大量に供給できないとい
う問題点を有していた。なお、３ｃｖとは、ばらつきの
度合いを示す一つの指標であり、ロットの抵抗値の標準
偏差をσとすると、３σ／（抵抗値の平均値）×１０
０、で表される。
ｇ／Ｐｄ等のペーストを塗布し、焼付けるため、形成位
置、具体的には電極３、３の幅ｄ及び電極３、３間の距
離ａのばらつきが大きく、抵抗値の３ｃｖは５〜２０％
になる。このため、最近要求されつつある抵抗値偏差が
１％以下というような狭偏差品に応じるには選別が必要
になり、コストが高くなりかつ大量に供給できないとい
う問題点を有していた。なお、３ｃｖとは、ばらつきの
度合いを示す一つの指標であり、ロットの抵抗値の標準
偏差をσとすると、３σ／（抵抗値の平均値）×１０
０、で表される。
【０００６】一方、チップ型サーミスタの抵抗値を調整
する方法としてレーザーで端子電極３、３の一部を除去
する方法が知られているが、レーザーの熱によりチップ
型サーミスタ素体２が損傷を受ける、また、レーザーの
熱によりチップ型サーミスタ素体２の温度が上昇するた
め、温度に対して抵抗の変化が非直線性のサーミスタに
おいて、常温抵抗値を調整することが難しい、という問
題点があった。
する方法としてレーザーで端子電極３、３の一部を除去
する方法が知られているが、レーザーの熱によりチップ
型サーミスタ素体２が損傷を受ける、また、レーザーの
熱によりチップ型サーミスタ素体２の温度が上昇するた
め、温度に対して抵抗の変化が非直線性のサーミスタに
おいて、常温抵抗値を調整することが難しい、という問
題点があった。
【０００７】本発明の目的は、上述の問題点を解消すべ
くなされたもので、レーザーを用いることなく、抵抗値
偏差が小さい狭偏差のチップ型サーミスタおよびその製
造方法を提供することにある。
くなされたもので、レーザーを用いることなく、抵抗値
偏差が小さい狭偏差のチップ型サーミスタおよびその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のチップ型サーミスタにおいては、チップ型
サーミスタ素体の両端部に端子電極を備えており、該端
子電極は３層からなる第１の金属層と、該第１の金属層
の上に、その端部がチップ型サーミスタ素体の表面に接
触して形成された３層からなる第２の金属層とを備え
る。
に、本発明のチップ型サーミスタにおいては、チップ型
サーミスタ素体の両端部に端子電極を備えており、該端
子電極は３層からなる第１の金属層と、該第１の金属層
の上に、その端部がチップ型サーミスタ素体の表面に接
触して形成された３層からなる第２の金属層とを備え
る。
【０００９】そして、前記３層からなる第１および第２
の金属層は、下層が半田耐熱性を有する金属からなり、
中間層が半田濡れ性且つ半田耐熱性を有する金属からな
り、上層が半田濡れ性を有する金属から構成される。
の金属層は、下層が半田耐熱性を有する金属からなり、
中間層が半田濡れ性且つ半田耐熱性を有する金属からな
り、上層が半田濡れ性を有する金属から構成される。
【００１０】そして、前記下層はＣｒ、Ｎｉ、Ａｌ、Ｗ
およびその合金から選ばれた金属からなることが好まし
い。前記中間層はＮｉまたはＮｉ合金からなることが好
ましい。前記上層はＳｎまたはＳｎ−Ｐｂ合金あるいは
Ａｇからなることが好ましい。さらに、前記第１および
第２の金属層は乾式めっきによって形成されたことが好
ましい。
およびその合金から選ばれた金属からなることが好まし
い。前記中間層はＮｉまたはＮｉ合金からなることが好
ましい。前記上層はＳｎまたはＳｎ−Ｐｂ合金あるいは
Ａｇからなることが好ましい。さらに、前記第１および
第２の金属層は乾式めっきによって形成されたことが好
ましい。
【００１１】一方、本発明のチップ型サーミスタの製造
方法においては、チップ型サーミスタ素体の両端部に、
３層からなる第１の金属層を形成し、該第１の金属層の
上に、その端部がチップ型サーミスタ素体の表面に接触
するように３層からなる第２の金属層を形成し、前記チ
ップ型サーミスタ素体の常温抵抗値を調整する。
方法においては、チップ型サーミスタ素体の両端部に、
３層からなる第１の金属層を形成し、該第１の金属層の
上に、その端部がチップ型サーミスタ素体の表面に接触
するように３層からなる第２の金属層を形成し、前記チ
ップ型サーミスタ素体の常温抵抗値を調整する。
【００１２】また、チップ型サーミスタ素体の両端部
に、前記第１の金属層を形成し、前記チップ型サーミス
タ素体の常温抵抗値を測定し、該常温抵抗値に基づいて
常温抵抗値が小さくなるように前記第２の金属層を形成
して、前記チップ型サーミスタ素体の常温抵抗値を所定
の常温抵抗値に調整する。
に、前記第１の金属層を形成し、前記チップ型サーミス
タ素体の常温抵抗値を測定し、該常温抵抗値に基づいて
常温抵抗値が小さくなるように前記第２の金属層を形成
して、前記チップ型サーミスタ素体の常温抵抗値を所定
の常温抵抗値に調整する。
【００１３】そして、前記第１および第２の金属層は、
それぞれ下層に半田耐熱性を有する金属層を形成し、中
間層に半田濡れ性且つ半田耐熱性を有する金属層を形成
し、上層に半田濡れ性を有する金属層を重ねて形成す
る。
それぞれ下層に半田耐熱性を有する金属層を形成し、中
間層に半田濡れ性且つ半田耐熱性を有する金属層を形成
し、上層に半田濡れ性を有する金属層を重ねて形成す
る。
【００１４】そして、前記下層はＣｒ、Ｎｉ、Ａｌ、Ｗ
およびその合金から選ばれた金属層を形成したものが好
ましい。前記中間層はＮｉまたはＮｉ合金からなる金属
層を形成したものが好ましい。前記上層はＳｎまたはＳ
ｎ−Ｐｂ合金あるいはＡｇからなる金属層を形成したも
のが好ましい。
およびその合金から選ばれた金属層を形成したものが好
ましい。前記中間層はＮｉまたはＮｉ合金からなる金属
層を形成したものが好ましい。前記上層はＳｎまたはＳ
ｎ−Ｐｂ合金あるいはＡｇからなる金属層を形成したも
のが好ましい。
【００１５】さらに、前記第１および第２の金属層は乾
式めっきによって形成することが好ましい。これによ
り、抵抗値のばらつきが小さいチップ型サーミスタを得
ることができるものである。
式めっきによって形成することが好ましい。これによ
り、抵抗値のばらつきが小さいチップ型サーミスタを得
ることができるものである。
【００１６】
【発明の実施の形態】本発明による第１の実施の形態と
して作成したチップ型サーミスタの一実施例に基づい
て、図１、図２を参照して説明する。長さ２．０ｍｍ×
幅１．２ｍｍ×高さ０．８ｍｍのチップ型サーミスタ素
体２を準備し、その両端部に、３層からなる第１の金属
層６、６をその互いに対向する端部間の距離Ａが１．３
ｍｍになるようにスパッタなどの乾式めっきによって形
成した。第１の金属層６は、下層６ａに半田耐熱性を有
するＮｉ−Ｃｒ、中間層６ｂに半田濡れ性且つ半田耐熱
性を有するＮｉ−Ｃｕ、上層６ｃに半田濡れ性を有する
Ａｇをそれぞれ０．４、０．８、０．８μｍの薄膜層を
順に重ねて構成した。
して作成したチップ型サーミスタの一実施例に基づい
て、図１、図２を参照して説明する。長さ２．０ｍｍ×
幅１．２ｍｍ×高さ０．８ｍｍのチップ型サーミスタ素
体２を準備し、その両端部に、３層からなる第１の金属
層６、６をその互いに対向する端部間の距離Ａが１．３
ｍｍになるようにスパッタなどの乾式めっきによって形
成した。第１の金属層６は、下層６ａに半田耐熱性を有
するＮｉ−Ｃｒ、中間層６ｂに半田濡れ性且つ半田耐熱
性を有するＮｉ−Ｃｕ、上層６ｃに半田濡れ性を有する
Ａｇをそれぞれ０．４、０．８、０．８μｍの薄膜層を
順に重ねて構成した。
【００１７】なお、下層６ａはＮｉ−Ｃｒを用いたがこ
れ以外にＣｒ、Ｎｉ、Ａｌ、Ｗ及びその合金のいずれか
を用いることができる。中間層６ｂはＮｉ−Ｃｕを用い
たがこれ以外にＮｉまたは他のＮｉ合金を用いることが
できる。上層６ｃはＡｇを用いたがこれ以外にＳｎまた
はＳｎ−Ｐｂ合金を用いることができる。また、下層６
ａ、中間層６ｂ及び上層６ｃの膜厚は、上述の実施例に
限定するものではなく、適宜変更可能である。
れ以外にＣｒ、Ｎｉ、Ａｌ、Ｗ及びその合金のいずれか
を用いることができる。中間層６ｂはＮｉ−Ｃｕを用い
たがこれ以外にＮｉまたは他のＮｉ合金を用いることが
できる。上層６ｃはＡｇを用いたがこれ以外にＳｎまた
はＳｎ−Ｐｂ合金を用いることができる。また、下層６
ａ、中間層６ｂ及び上層６ｃの膜厚は、上述の実施例に
限定するものではなく、適宜変更可能である。
【００１８】第１の金属層６、６を測定電極として図１
に示したチップ型サーミスタ素体２の抵抗値を測定し
た。試料数２０個の平均抵抗値が１０ＫΩ、抵抗値の３
ｃｖが１５％あった。このチップ型サーミスタ素体２の
ロットを、０．３ＫΩステップになるように層別した。
層別ランク１〜１１におけるチップ型サーミスタ素体２
のそれぞれの平均抵抗値を表１に示す。
に示したチップ型サーミスタ素体２の抵抗値を測定し
た。試料数２０個の平均抵抗値が１０ＫΩ、抵抗値の３
ｃｖが１５％あった。このチップ型サーミスタ素体２の
ロットを、０．３ＫΩステップになるように層別した。
層別ランク１〜１１におけるチップ型サーミスタ素体２
のそれぞれの平均抵抗値を表１に示す。
【００１９】次に、層別したチップ型サーミスタ素体２
を所定の抵抗値Ｒ＝８±０．２ＫΩにするために、図２
に示すように、第１の金属層６、６の端部から延びた前
記チップ型サーミスタ素体２の表面および第１の金属層
６、６の表面に、第１の金属層６と同様の構成からなる
３層の第２の金属層７、７をスパッタ等の乾式めっきに
よって形成した。第２の金属層７、７の互いに対向する
端部間の距離Ｂ（但し、Ｂ＜Ａ）は、層別ランク１〜１
１の抵抗値に基づいて、表１に示したそれぞれの所定の
距離に設定した。このようにして抵抗値を調整したチッ
プ型サーミスタの抵抗値を測定して表１に示した。
を所定の抵抗値Ｒ＝８±０．２ＫΩにするために、図２
に示すように、第１の金属層６、６の端部から延びた前
記チップ型サーミスタ素体２の表面および第１の金属層
６、６の表面に、第１の金属層６と同様の構成からなる
３層の第２の金属層７、７をスパッタ等の乾式めっきに
よって形成した。第２の金属層７、７の互いに対向する
端部間の距離Ｂ（但し、Ｂ＜Ａ）は、層別ランク１〜１
１の抵抗値に基づいて、表１に示したそれぞれの所定の
距離に設定した。このようにして抵抗値を調整したチッ
プ型サーミスタの抵抗値を測定して表１に示した。
【００２０】
【表１】
【００２１】表１から分かるように、このチップ型サー
ミスタのロットにおいて、第１の金属層６、６形成後に
抵抗値の最大と最小との差が略３ＫΩあったものが、抵
抗値に基づく層別ランク毎に電極端部間の距離をＡから
Ｂに調節する第２の金属層７、７を形成することによっ
て、抵抗値の最大と最小との差が０．３８ＫΩになっ
た。このようにして、本発明によれば、ばらつきが小さ
い所望の抵抗値のチップ型サーミスタを得ることができ
る。
ミスタのロットにおいて、第１の金属層６、６形成後に
抵抗値の最大と最小との差が略３ＫΩあったものが、抵
抗値に基づく層別ランク毎に電極端部間の距離をＡから
Ｂに調節する第２の金属層７、７を形成することによっ
て、抵抗値の最大と最小との差が０．３８ＫΩになっ
た。このようにして、本発明によれば、ばらつきが小さ
い所望の抵抗値のチップ型サーミスタを得ることができ
る。
【００２２】なお、第２の金属層７、７は、第１の金属
層６と同様に、下層７ａにＮｉ−Ｃｒ、中間層７ｂにＮ
ｉ−Ｃｕ、上層７ｃにＡｇをそれぞれ０．４、０．８、
０．８μｍの薄膜層を順に重ねて形成した。下層７ａは
Ｎｉ−Ｃｒ以外にＣｒ、Ｎｉ、Ａｌ、Ｗ及びその合金の
いずれかを用いることができる。中間層７ｂはＮｉ−Ｃ
ｕ以外にＮｉまたはＮｉ合金を用いることができる。上
層７ｃはＡｇ以外にＳｎまたはＳｎ−Ｐｂ合金等を用い
ることができる。
層６と同様に、下層７ａにＮｉ−Ｃｒ、中間層７ｂにＮ
ｉ−Ｃｕ、上層７ｃにＡｇをそれぞれ０．４、０．８、
０．８μｍの薄膜層を順に重ねて形成した。下層７ａは
Ｎｉ−Ｃｒ以外にＣｒ、Ｎｉ、Ａｌ、Ｗ及びその合金の
いずれかを用いることができる。中間層７ｂはＮｉ−Ｃ
ｕ以外にＮｉまたはＮｉ合金を用いることができる。上
層７ｃはＡｇ以外にＳｎまたはＳｎ−Ｐｂ合金等を用い
ることができる。
【００２３】次に、第２の実施の形態について図３に基
づいて説明する。但し、図２と比較すれば分かるように
第１の金属層２６、２６および第２の金属層２７、２７
の下層の対向する端部が露出するようにそれぞれの中間
層および上層を下層より小さな面積にしたものであり、
前述と同一部分については同一の符号を付して詳細な説
明を省略する。
づいて説明する。但し、図２と比較すれば分かるように
第１の金属層２６、２６および第２の金属層２７、２７
の下層の対向する端部が露出するようにそれぞれの中間
層および上層を下層より小さな面積にしたものであり、
前述と同一部分については同一の符号を付して詳細な説
明を省略する。
【００２４】チップ型サーミスタ素体２の両端部に下層
６ａ、６ａを形成した後、互いに対向する下層６ａ、６
ａの端部が露出するように下層６ａ、６ａより小さな面
積の中層２６ｂ、２６ｂおよび上層２６ｃ、２６ｃを形
成して第１の金属層２６、２６を構成する。
６ａ、６ａを形成した後、互いに対向する下層６ａ、６
ａの端部が露出するように下層６ａ、６ａより小さな面
積の中層２６ｂ、２６ｂおよび上層２６ｃ、２６ｃを形
成して第１の金属層２６、２６を構成する。
【００２５】前述と同様に、第１の金属層２６、２６を
形成したチップ型サーミスタ素体２の抵抗値を測定し、
この抵抗値に基づいて層別したチップ型サーミスタ素体
２を、所望の抵抗値にするために、第１の金属層２６の
互いに対向する端部から延びた前記チップ型サーミスタ
素体２の表面および第１の金属層２６の表面に、第２の
金属層２７を形成する。第２の金属層２７は下層７ａ、
７ａと、互いに対向する下層７ａ、７ａの端部が露出す
るように下層７ａ、７ａより小さな面積の中層２７ｂ、
２７ｂおよび上層２７ｃ、２７ｃを形成して構成され
る。第２の金属層２７の下層７ａ、７ａの互いに対向す
る端部間の距離Ｂは層別ランク毎に所定の距離になるよ
うに形成する。このように第２の金属層２７によって抵
抗値を調整して所望の抵抗ばらつきが小さいチップ型サ
ーミスタを得ることができる。
形成したチップ型サーミスタ素体２の抵抗値を測定し、
この抵抗値に基づいて層別したチップ型サーミスタ素体
２を、所望の抵抗値にするために、第１の金属層２６の
互いに対向する端部から延びた前記チップ型サーミスタ
素体２の表面および第１の金属層２６の表面に、第２の
金属層２７を形成する。第２の金属層２７は下層７ａ、
７ａと、互いに対向する下層７ａ、７ａの端部が露出す
るように下層７ａ、７ａより小さな面積の中層２７ｂ、
２７ｂおよび上層２７ｃ、２７ｃを形成して構成され
る。第２の金属層２７の下層７ａ、７ａの互いに対向す
る端部間の距離Ｂは層別ランク毎に所定の距離になるよ
うに形成する。このように第２の金属層２７によって抵
抗値を調整して所望の抵抗ばらつきが小さいチップ型サ
ーミスタを得ることができる。
【００２６】この第２の実施の形態の場合、下層６ａ、
７ａの面積に関わりなく、中層２６ｂ、２７ｂ及び上層
２６ｃ、２７ｃを一定の面積にすることができ、回路基
板等との半田付を均一にすることができる。
７ａの面積に関わりなく、中層２６ｂ、２７ｂ及び上層
２６ｃ、２７ｃを一定の面積にすることができ、回路基
板等との半田付を均一にすることができる。
【００２７】なお、中層２６ｂ、２７ｂおよび上層２６
ｃ、２７は第１の実施の形態で説明した中層６ｂ、７ｂ
および上層６ｃ、７ｃとそれぞれ同じ材質から形成され
る。
ｃ、２７は第１の実施の形態で説明した中層６ｂ、７ｂ
および上層６ｃ、７ｃとそれぞれ同じ材質から形成され
る。
【００２８】次に、第３の実施の形態について図４に基
づいて説明する。但し、図２と比較すれば分かるように
第２の金属層７がチップ型サーミスタ素体２の一方端部
側にのみ形成したものであり、前述と同一部分について
は同一の符号を付して詳細な説明を省略する。
づいて説明する。但し、図２と比較すれば分かるように
第２の金属層７がチップ型サーミスタ素体２の一方端部
側にのみ形成したものであり、前述と同一部分について
は同一の符号を付して詳細な説明を省略する。
【００２９】前述と同様に、抵抗値に基づいて層別した
チップ型サーミスタ素体２を、所望の抵抗値にするため
に、図４に示すように、一方の第１の金属層６の表面お
よび第１の金属層６の端部から延びて前記チップ型サー
ミスタ素体２の表面にまで、第２の金属層７を形成す
る。第１の金属層６と第２の金属層７との互いに対向す
る端部間の距離Ｂは層別ランク毎に所定の距離になるよ
うに形成する。このように第２の金属層７によって抵抗
値を調整して所望の抵抗ばらつきが小さいチップ型サー
ミスタを得ることができる。
チップ型サーミスタ素体２を、所望の抵抗値にするため
に、図４に示すように、一方の第１の金属層６の表面お
よび第１の金属層６の端部から延びて前記チップ型サー
ミスタ素体２の表面にまで、第２の金属層７を形成す
る。第１の金属層６と第２の金属層７との互いに対向す
る端部間の距離Ｂは層別ランク毎に所定の距離になるよ
うに形成する。このように第２の金属層７によって抵抗
値を調整して所望の抵抗ばらつきが小さいチップ型サー
ミスタを得ることができる。
【００３０】次に、第４の実施の形態について図５に基
づいて説明する。但し、図４と比較すれば分かるように
第２の金属層１０が一方の第１の金属層６の端部を覆う
ものであり、前述と同一部分については同一の符号を付
して詳細な説明を省略する。
づいて説明する。但し、図４と比較すれば分かるように
第２の金属層１０が一方の第１の金属層６の端部を覆う
ものであり、前述と同一部分については同一の符号を付
して詳細な説明を省略する。
【００３１】前述と同様に、抵抗値に基づいて層別した
チップ型サーミスタ素体２を、所望の抵抗値にするため
に、図５に示すように、一方の第１の金属層６の端部近
および傍第１の金属層６の端部から延びて前記チップ型
サーミスタ素体２の表面にまで、第１の金属層６と同様
の構成からなる３層の第２の金属層１０を形成する。第
１の金属層６と第２の金属層１０との互いに対向する端
部間の距離Ｂは層別ランク毎に所定の距離になるように
形成する。このように第２の金属層１０によって抵抗値
を調整して所望の抵抗ばらつきが小さいチップ型サーミ
スタを得ることができる。
チップ型サーミスタ素体２を、所望の抵抗値にするため
に、図５に示すように、一方の第１の金属層６の端部近
および傍第１の金属層６の端部から延びて前記チップ型
サーミスタ素体２の表面にまで、第１の金属層６と同様
の構成からなる３層の第２の金属層１０を形成する。第
１の金属層６と第２の金属層１０との互いに対向する端
部間の距離Ｂは層別ランク毎に所定の距離になるように
形成する。このように第２の金属層１０によって抵抗値
を調整して所望の抵抗ばらつきが小さいチップ型サーミ
スタを得ることができる。
【００３２】次に、第５の実施の形態について図６に基
づいて説明する。但し、図１と比較すれば分かるように
第２の金属層１１が一方の第１の金属層６の端部から延
びてサーミスタ素体２の表面に形成されるものであり、
前述と同一部分については同一の符号を付して詳細な説
明を省略する。
づいて説明する。但し、図１と比較すれば分かるように
第２の金属層１１が一方の第１の金属層６の端部から延
びてサーミスタ素体２の表面に形成されるものであり、
前述と同一部分については同一の符号を付して詳細な説
明を省略する。
【００３３】前述と同様に、抵抗値に基づいて層別した
チップ型サーミスタ素体２を、所望の抵抗値にするため
に、図６に示すように、一方の第１の金属層６の端部か
ら延びた前記チップ型サーミスタ素体２の表面の一部
に、第１の金属層６と同様の構成からなる３層の第２の
金属層１１を形成する。第１の金属層６と第２の金属層
１１との互いに対向する端部間の距離Ｃおよび第２の金
属層１１の幅Ｅは層別ランク毎に所定の寸法になるよう
に形成する。このように第２の金属層１１によって抵抗
値を調整して所望の抵抗ばらつきが小さいチップ型サー
ミスタを得ることができる。
チップ型サーミスタ素体２を、所望の抵抗値にするため
に、図６に示すように、一方の第１の金属層６の端部か
ら延びた前記チップ型サーミスタ素体２の表面の一部
に、第１の金属層６と同様の構成からなる３層の第２の
金属層１１を形成する。第１の金属層６と第２の金属層
１１との互いに対向する端部間の距離Ｃおよび第２の金
属層１１の幅Ｅは層別ランク毎に所定の寸法になるよう
に形成する。このように第２の金属層１１によって抵抗
値を調整して所望の抵抗ばらつきが小さいチップ型サー
ミスタを得ることができる。
【００３４】なお、第２の金属層１１は、チップ型サー
ミスタ素体２の一方の第１の金属層６に導通する１つの
側面に形成したものを示したが、２つの側面、３つの側
面に跨がって形成してもよく、また、両方の第１の金属
層６、６にそれぞれに導通するように第２の金属層１１
を２か所に形成して抵抗値を調整してもよい。
ミスタ素体２の一方の第１の金属層６に導通する１つの
側面に形成したものを示したが、２つの側面、３つの側
面に跨がって形成してもよく、また、両方の第１の金属
層６、６にそれぞれに導通するように第２の金属層１１
を２か所に形成して抵抗値を調整してもよい。
【００３５】次に、第６の実施の形態について図７に基
づいて説明する。但し、図１と比較すれば分かるように
第１の金属層１２がチップ型サーミスタ素体２の周側面
の一部に形成されたものであり、前述と同一部分につい
ては同一の符号を付して詳細な説明を省略する。
づいて説明する。但し、図１と比較すれば分かるように
第１の金属層１２がチップ型サーミスタ素体２の周側面
の一部に形成されたものであり、前述と同一部分につい
ては同一の符号を付して詳細な説明を省略する。
【００３６】前述と同様に、チップ型サーミスタ素体２
を準備し、図７に示すように、その両端面およびこれに
連続する両端面近傍の上下面に、図１に示した第１の金
属層６と同様に３層からなる第１の金属層１２、１２を
形成した。したがって、チップ型サーミスタ素体２の側
面は素体表面が露出している。このチップ型サーミスタ
素体２の抵抗値を測定後、その抵抗値に基づいて、図２
〜図６に示した種々の実施の形態の第２の金属層７、２
７、１０および１１を組み合わせて抵抗値を調整して、
ばらつきが小さいチップ型サーミスタを得ることができ
る。
を準備し、図７に示すように、その両端面およびこれに
連続する両端面近傍の上下面に、図１に示した第１の金
属層６と同様に３層からなる第１の金属層１２、１２を
形成した。したがって、チップ型サーミスタ素体２の側
面は素体表面が露出している。このチップ型サーミスタ
素体２の抵抗値を測定後、その抵抗値に基づいて、図２
〜図６に示した種々の実施の形態の第２の金属層７、２
７、１０および１１を組み合わせて抵抗値を調整して、
ばらつきが小さいチップ型サーミスタを得ることができ
る。
【００３７】なお、前述のチップ型サーミスタ素体２は
その内部に内部電極を備えていないものであるが、第７
の実施の形態として、図８に示されるように、内部の同
一平面上に互いに離れて形成された一対の内部電極１
３、１３を有するチップ型サーミスタ素体１４であって
もよい。
その内部に内部電極を備えていないものであるが、第７
の実施の形態として、図８に示されるように、内部の同
一平面上に互いに離れて形成された一対の内部電極１
３、１３を有するチップ型サーミスタ素体１４であって
もよい。
【００３８】また、第８の実施の形態として、図９に示
されるように、内部の異なる平面上に互いに重ねて形成
された内部電極１５、１６を有するチップ型サーミスタ
素体１７であってもよい。
されるように、内部の異なる平面上に互いに重ねて形成
された内部電極１５、１６を有するチップ型サーミスタ
素体１７であってもよい。
【００３９】また、第９の実施の形態として、図１０に
示されるように、内部の同一平面上に互いに離れて形成
された一対の内部電極１８、１８、及び、内部電極１
８、１８の形成面と異なる平面上に形成された非接続の
内部電極１９を有するチップ型サーミスタ素体２０であ
ってもよい。
示されるように、内部の同一平面上に互いに離れて形成
された一対の内部電極１８、１８、及び、内部電極１
８、１８の形成面と異なる平面上に形成された非接続の
内部電極１９を有するチップ型サーミスタ素体２０であ
ってもよい。
【００４０】なお、内部電極１３、１５、１６、１８は
それぞれチップ型サーミスタ素体１４、１７、２０の両
端部に形成される第１の金属層（図示せず）のいずれか
一方に電気的に接続される。また、内部電極１３、１
５、１６、１８、１９の数は所定の抵抗値に応じて適宜
増減することができる。
それぞれチップ型サーミスタ素体１４、１７、２０の両
端部に形成される第１の金属層（図示せず）のいずれか
一方に電気的に接続される。また、内部電極１３、１
５、１６、１８、１９の数は所定の抵抗値に応じて適宜
増減することができる。
【００４１】本発明に係るチップ型サーミスタは上述し
た実施の形態に限定するものでなく、その要旨の範囲内
で種々に組み合わせて変形することができる。また、チ
ップ型サーミスタ素体は負特性サーミスタの他に正特性
サーミスタに適用することも可能である。
た実施の形態に限定するものでなく、その要旨の範囲内
で種々に組み合わせて変形することができる。また、チ
ップ型サーミスタ素体は負特性サーミスタの他に正特性
サーミスタに適用することも可能である。
【００４２】
【発明の効果】以上述べたように、本発明によるチップ
型サーミスタおよびその製造方法では、以下のような効
果がある。
型サーミスタおよびその製造方法では、以下のような効
果がある。
【００４３】１、チップ型サーミスタ素体表面の所定の
位置に第２の金属層を形成することによって、抵抗値を
調節し、所望の抵抗値、つまり、抵抗値のばらつきが小
さいチップ型サーミスタを得ることができる。
位置に第２の金属層を形成することによって、抵抗値を
調節し、所望の抵抗値、つまり、抵抗値のばらつきが小
さいチップ型サーミスタを得ることができる。
【００４４】２、第１および第２の金属層の下層に半田
耐熱性がよい金属層を用い、中間層に半田濡れ性且つ半
田耐熱性がよい金属層を用いているために、チップ型サ
ーミスタを半田付けする際に、第１および第２の金属層
の下層および中間層が半田に食われることがなく、チッ
プ型サーミスタの抵抗値が変化しない。
耐熱性がよい金属層を用い、中間層に半田濡れ性且つ半
田耐熱性がよい金属層を用いているために、チップ型サ
ーミスタを半田付けする際に、第１および第２の金属層
の下層および中間層が半田に食われることがなく、チッ
プ型サーミスタの抵抗値が変化しない。
【００４５】３、第１および第２の金属層の中間層が半
田濡れ性および半田耐熱性を有するために、チップ型サ
ーミスタは半田付けが容易にできる。
田濡れ性および半田耐熱性を有するために、チップ型サ
ーミスタは半田付けが容易にできる。
【００４６】４、第１および第２の金属層の上層が、半
田濡れ性を有するために、チップ型サーミスタは半田付
けが容易に行える。また、上層が中間層を被覆して中間
層の酸化を防止するため、中間層の半田濡れ性が劣化し
ない。
田濡れ性を有するために、チップ型サーミスタは半田付
けが容易に行える。また、上層が中間層を被覆して中間
層の酸化を防止するため、中間層の半田濡れ性が劣化し
ない。
【００４７】５、乾式めっきで金属層を成膜するため
に、チップ型サーミスタ素体が露出していても湿式めっ
きに比較してチップ型サーミスタの電気的、機械的特性
が劣化しない。
に、チップ型サーミスタ素体が露出していても湿式めっ
きに比較してチップ型サーミスタの電気的、機械的特性
が劣化しない。
【図１】本発明に係る第１の実施の形態のチップ型サー
ミスタにおけるチップ型サーミスタ素体に第１の金属層
を形成した中間体の一部切除斜視図である。
ミスタにおけるチップ型サーミスタ素体に第１の金属層
を形成した中間体の一部切除斜視図である。
【図２】本発明に係る第１の実施の形態のチップ型サー
ミスタの半断面図である。
ミスタの半断面図である。
【図３】本発明に係る第２の実施の形態のチップ型サー
ミスタの半断面図である。
ミスタの半断面図である。
【図４】本発明に係る第３の実施の形態を示す断面図で
ある。
ある。
【図５】本発明に係る第４の実施の形態を示す断面図で
ある。
ある。
【図６】本発明に係る第５の実施の形態を示す斜視図で
ある。
ある。
【図７】本発明に係る第６の実施の形態を示すチップ型
サーミスタ素体に第１の金属層を形成した中間物の斜視
図である。
サーミスタ素体に第１の金属層を形成した中間物の斜視
図である。
【図８】本発明に係る第７の実施の形態を示すチップ型
サーミスタ素体の断面図である。
サーミスタ素体の断面図である。
【図９】本発明に係る第８の実施の形態を示すチップ型
サーミスタ素体の断面図である。
サーミスタ素体の断面図である。
【図１０】本発明に係る第９の実施の形態を示すチップ
型サーミスタ素体の断面図である。
型サーミスタ素体の断面図である。
【図１１】従来のチップ型サーミスタの斜視図である。
【図１２】図１１の断面図である。
２ チップ型サーミスタ素体 ６ａ、７ａ 下層 ６ｂ、７ｂ 中間層 ６ｃ、７ｃ 上層 ６ 第１の金属層 ７ 第２の金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 幾哉 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内
Claims (13)
- 【請求項１】 チップ型サーミスタ素体の両端部に端子
電極を備えており、該端子電極は３層からなる第１の金
属層と、該第１の金属層の上に、その端部がチップ型サ
ーミスタ素体の表面に接触して形成された３層からなる
第２の金属層と、を備えることを特徴とするチップ型サ
ーミスタ。 - 【請求項２】 前記３層からなる第１および第２の金属
層は、下層が半田耐熱性を有する金属からなり、中間層
が半田濡れ性且つ半田耐熱性を有する金属からなり、上
層が半田濡れ性を有する金属からなることを特徴とする
請求項１に記載のチップ型サーミスタ。 - 【請求項３】 前記下層はＣｒ、Ｎｉ、Ａｌ、Ｗおよび
その合金から選ばれた金属からなることを特徴とする請
求項２に記載のチップ型サーミスタ。 - 【請求項４】 前記中間層はＮｉまたはＮｉ合金からな
ることを特徴とする請求項２に記載のチップ型サーミス
タ。 - 【請求項５】 前記上層はＳｎまたはＳｎ−Ｐｂ合金あ
るいはＡｇからなることを特徴とする請求項２に記載の
チップ型サーミスタ。 - 【請求項６】 前記第１および第２の金属層は乾式めっ
きによって形成されたことを特徴とする請求項１〜４の
いずれかに記載のチップ型サーミスタ。 - 【請求項７】 チップ型サーミスタ素体の両端部に、３
層からなる第１の金属層を形成し、該第１の金属層の上
に、その端部がチップ型サーミスタ素体の表面に接触す
るように３層からなる第２の金属層を形成し、前記チッ
プ型サーミスタ素体の常温抵抗値を調整することを特徴
とするチップ型サーミスタの製造方法。 - 【請求項８】 チップ型サーミスタ素体の両端部に、前
記第１の金属層を形成し、前記チップ型サーミスタ素体
の常温抵抗値を測定し、該常温抵抗値に基づいて常温抵
抗値が小さくなるように前記第２の金属層を形成して、
前記チップ型サーミスタ素体の常温抵抗値を所定の常温
抵抗値に調整することを特徴とする請求項７に記載のチ
ップ型サーミスタの製造方法。 - 【請求項９】 前記第１および第２の金属層は、それぞ
れ下層に半田耐熱性を有する金属層を形成し、中間層に
半田濡れ性且つ半田耐熱性を有する金属層を形成し、上
層に半田濡れ性を有する金属層を重ねて形成したもので
あることを特徴とする請求項７または８に記載のチップ
型サーミスタの製造方法。 - 【請求項１０】 前記下層はＣｒ、Ｎｉ、Ａｌ、Ｗおよ
びその合金から選ばれた金属層を形成したものであるこ
とを特徴とする請求項９に記載のチップ型サーミスタの
製造方法。 - 【請求項１１】 前記中間層はＮｉまたはＮｉ合金から
なる金属層を形成したものであることを特徴とする請求
項９に記載のチップ型サーミスタの製造方法。 - 【請求項１２】 前記上層はＳｎまたはＳｎ−Ｐｂ合金
あるいはＡｇからなる金属層を形成したものであること
を特徴とする請求項９に記載のチップ型サーミスタの製
造方法。 - 【請求項１３】 前記第１および第２の金属層は乾式め
っきによって形成することを特徴とする請求項７〜１１
のいずれかに記載のチップ型サーミスタの製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8268398A JP3060966B2 (ja) | 1996-10-09 | 1996-10-09 | チップ型サーミスタおよびその製造方法 |
| TW086114057A TW363196B (en) | 1996-10-09 | 1997-09-26 | Thermistor chips and methods of making same |
| US08/943,724 US5952911A (en) | 1996-10-09 | 1997-10-03 | Thermistor chips and methods of making same |
| DE69731592T DE69731592T2 (de) | 1996-10-09 | 1997-10-07 | Widerstandschips und Verfahren zu deren Herstellung |
| AT97117336T ATE282890T1 (de) | 1996-10-09 | 1997-10-07 | Widerstandschips und verfahren zu deren herstellung |
| EP97117336A EP0836199B1 (en) | 1996-10-09 | 1997-10-07 | Thermistor chips and methods of making same |
| KR1019970051821A KR100271573B1 (ko) | 1996-10-09 | 1997-10-09 | 칩형써미스터및그의제조방법 |
| US09/304,900 US6100110A (en) | 1996-10-09 | 1999-05-04 | Methods of making thermistor chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8268398A JP3060966B2 (ja) | 1996-10-09 | 1996-10-09 | チップ型サーミスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116705A true JPH10116705A (ja) | 1998-05-06 |
| JP3060966B2 JP3060966B2 (ja) | 2000-07-10 |
Family
ID=17457930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8268398A Expired - Lifetime JP3060966B2 (ja) | 1996-10-09 | 1996-10-09 | チップ型サーミスタおよびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5952911A (ja) |
| EP (1) | EP0836199B1 (ja) |
| JP (1) | JP3060966B2 (ja) |
| KR (1) | KR100271573B1 (ja) |
| AT (1) | ATE282890T1 (ja) |
| DE (1) | DE69731592T2 (ja) |
| TW (1) | TW363196B (ja) |
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- 1997-10-03 US US08/943,724 patent/US5952911A/en not_active Expired - Lifetime
- 1997-10-07 EP EP97117336A patent/EP0836199B1/en not_active Expired - Lifetime
- 1997-10-07 DE DE69731592T patent/DE69731592T2/de not_active Expired - Lifetime
- 1997-10-07 AT AT97117336T patent/ATE282890T1/de not_active IP Right Cessation
- 1997-10-09 KR KR1019970051821A patent/KR100271573B1/ko not_active IP Right Cessation
-
1999
- 1999-05-04 US US09/304,900 patent/US6100110A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045702A (ja) * | 2001-07-31 | 2003-02-14 | Koa Corp | チップ抵抗器およびその製造方法 |
| JP4707890B2 (ja) * | 2001-07-31 | 2011-06-22 | コーア株式会社 | チップ抵抗器およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0836199A2 (en) | 1998-04-15 |
| TW363196B (en) | 1999-07-01 |
| KR100271573B1 (ko) | 2000-11-15 |
| DE69731592T2 (de) | 2005-12-22 |
| DE69731592D1 (de) | 2004-12-23 |
| US5952911A (en) | 1999-09-14 |
| US6100110A (en) | 2000-08-08 |
| EP0836199B1 (en) | 2004-11-17 |
| KR19980032697A (ko) | 1998-07-25 |
| ATE282890T1 (de) | 2004-12-15 |
| EP0836199A3 (en) | 1999-01-07 |
| JP3060966B2 (ja) | 2000-07-10 |
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