JP2000036401A - 抵抗素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗値のばらつきが少ないチップ型サーミス
タ素子を提供する。 【解決手段】 抵抗素体としてのサーミスタ素体２の第
１の主面２ａ上におて、第１，第２の表面電極３，４が
互いに対向するように形成されており、第１，第２の表
面電極３，４が、少なくとも２層の電極膜３Ａ，３Ｂ，
４Ａ，４Ｂを積層することにより構成されており、最上
層の電極膜３Ｂ，４Ｂの外周縁が、最下層の電極膜３
Ａ，４Ａの外周縁よりも内側となるように形成されてい
る、抵抗素子としてのチップ型サーミスタ素子１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばチップ型サ
ーミスタ素子のような抵抗素子及びその製造方法に関
し、より詳細には、抵抗素体の一方主面において対向さ
れた第１，第２の表面電極を有する抵抗素子及びその製
造方法の改良に関する。

【０００２】

【従来の技術】従来、温度補償回路や温度検出器にチッ
プ型サーミスタ素子が広く用いられている。

【０００３】図１５は、従来のチップ型サーミスタ素子
の一例を示す断面図である。チップ型サーミスタ素子５
１は、半導体セラミックスよりなるサーミスタ素体５２
を用いて構成されている。サーミスタ素体５２の一方端
面５２ａを覆うように第１の外部電極５３ａが形成され
ている。サーミスタ素体５２の他方端面５２ｂを覆うよ
うに第２の外部電極５３ｂが形成されている。

【０００４】外部電極５３ａ，５３ｂは、サーミスタ素
体５２の端部を導電ペーストに浸漬し、しかる後、焼き
付けることにより形成されている。従って、外部電極５
３ａ，５３ｂのサーミスタ素体５２ａの上面、下面及び
両側面に至る部分の長さにばらつきが生じがちであっ
た。加えて、サーミスタ素体５２の比抵抗自体もばらつ
きがちであった。従って、サーミスタ素子５１では、抵
抗値のばらつきが大きいという問題があった。

【０００５】上記のような問題を解決するようなものと
して、特開平３−２５０６０３号公報には、図１６に示
すサーミスタ素子５４が開示されている。サーミスタ素
子５４では、サーミスタ素体５５の上面、下面及び両側
面を覆うようにガラス被覆層５６が形成されている。サ
ーミスタ素体５５の一方端面５５ａを覆うように第１の
外部電極５７ａが形成されており、他方端面５５ｂを覆
うように外部電極５７ｂが形成されている。

【０００６】サーミスタ素子５４では、ガラス被覆層５
６が形成されているため、抵抗値は、外部電極５７ａ，
５７ｂの端面５５ａ，５５ｂ上に存在する部分間で決定
される。従って、外部電極５７ａ，５７ｂの、サーミス
タ素体５５の上面、下面及び側面に至っている部分の長
さのばらつきにより抵抗値が影響されない。よって、抵
抗値のばらつきが低減される。

【０００７】しかしながら、外部電極５７ａ，５７ｂを
導電ペーストの塗布・焼付けにより形成した場合、ガラ
ス被覆層５６を構成している材料と、外部電極５７ａ，
５７ｂを構成している材料とが互いに拡散しがちであっ
た。そのため、図１６にＡで示す部分を拡大して右側に
示すように、相互拡散により、ガラス被覆層５６の一部
が欠落し、外部電極５７ｂがサーミスタ素体５５の下面
等において直接サーミスタ素体５５に接触することがあ
った。

【０００８】上記相互拡散を制御することは困難であ
り、従って、やはり、抵抗値が設計値からずれがちであ
るという問題があった。加えて、サーミスタ素体５５自
体の抵抗値ばらつきは依然として存在し、従って所望の
抵抗値のサーミスタ素子５４を高精度に得ることは非常
に困難であった。

【０００９】さらに、様々な抵抗値のサーミスタ素子５
４を製造しようとした場合、目的とする抵抗値ごとに、
異なる比抵抗を有するサーミスタ素体５５を用意しなけ
ればならなかった。従って、様々な抵抗値のサーミスタ
素子５４を供給することが困難であった。

【００１０】そこで、特開平４−１３０７０２号公報に
は、図１７（ａ），（ｂ）に示すチップ型サーミスタ素
子５８が提案されている。チップ型サーミスタ素子５８
では、サーミスタ素体５９内に、第１，第２の内部電極
６０，６１が配置されている。内部電極６０，６１は同
じ高さ位置に形成されており、かつそれぞれの先端６０
ａと先端６１ａとが互いに所定距離を隔てて対向されて
いる。内部電極６０，６１は、それぞれ、端面５９ａ，
５９ｂに引き出されており、かつ外部電極６２ａ，６２
ｂにそれぞれ電気的に接続されている。

【００１１】チップ型サーミスタ素子５８は、周知の積
層セラミックス一体焼成技術を用いて得られる。この場
合、第１，第２の内部電極６０，６１は、同一セラミッ
クグリーンシート上に導電ペーストを印刷することによ
り形成される。従って、第１の内部電極６０の先端６０
ａと、第２の内部電極６１の先端６１ａとの間隔は、ス
クリーン印刷により容易に制御することができる。従っ
て、同じサーミスタ素体５９を用いて、上記間隔を制御
することにより、様々な抵抗値のサーミスタ素子５８を
容易に実現することができる。

【００１２】しかしながら、実際には、図１７（ｂ）中
の矢印Ｂで示す楕円部分を拡大して下方に示すように、
導電ペーストの滲みにより内部電極６０，６１の端縁が
歪むことがあった。

【００１３】また、導電ペーストが印刷されたセラミッ
クグリーンシートと、導電ペーストが印刷されていない
複数枚のセラミックグリーンシートとを積層し、一体焼
成しているため、焼成に際しての収縮ばらつきによって
も、内部電極６０，６１の形状にばらつきが生じがちで
あった。

【００１４】従って、やはり、抵抗値が設計値からずれ
がちであり、設計値どおりの抵抗値を有するチップ型サ
ーミスタ素子５８を高精度に得ることは困難であった。
特開平６−６１１０１号公報には、上記のような抵抗値
ばらつきを低減し得るチップ型サーミスタ素子が提案さ
れている。図１８（ａ）及び（ｂ）に示すように、この
チップ型サーミスタ素子６３では、サーミスタ素体６４
の上面において、矩形の第１，第２の表面電極６５，６
６が形成されている。第１，第２の表面電極６５，６６
の先端は、サーミスタ素体６４の上面中央において所定
距離を隔てて対向されている。また、表面電極６５，６
６は、それぞれ、サーミスタ素体６４の端面６４ａ，６
４ｂと上面とのなす端縁まで引き出されている。

【００１５】外部電極６７ａ、６７ｂは、それぞれ、サ
ーミスタ素体６４の端面６４ａ，６４ｂを覆うように、
かつ一対の側面及び上面並びに下面に至るように形成さ
れている。外部電極６７ａは、第１の表面電極６５に、
外部電極６７ａは第２の表面電極６６に電気的に接続さ
れている。

【００１６】さらに、第１，第２の表面電極６５，６６
の対向領域及び先端近傍部分を被覆するように、絶縁層
６８が形成されている。上記表面電極６５，６６は、メ
ッキ、蒸着もしくはスパッタリングなどの薄膜形成法に
よりサーミスタ素体６４の上面に形成することができ
る。従って、薄膜形成法を用いるため、表面電極６５，
６６は正確な形状に形成することができ、サーミスタ素
子６３の抵抗値ばらつきを低減することが可能とされて
いる。

【００１７】

【発明が解決しようとする課題】上述したように、従来
のチップ型サーミスタ素子５１，５４，５８では、抵抗
値のばらつきを低減することが困難であり、設計値どお
りの抵抗値を有するサーミスタ素子を高精度に得ること
はできなかった。

【００１８】他方、チップ型サーミスタ素子は、通常温
度検出や温度補償に用いられるものであるため、その抵
抗値については、非常に高い精度を有することが強く望
まれている。

【００１９】そこで、従来、製造された多数のチップ型
サーミスタ素子の抵抗値ばらつきが大きいことに鑑み、
大量に製造されたチップ型サーミスタ素子の抵抗値を測
定し、抵抗値が設計値に近接した値のものを選別すると
いう煩雑な作業が強いられていた。従って、他の電子部
品に比べ、選別作業が必要な分だけ、コストが高くつく
という問題があった。

【００２０】他方、図１８に示したチップ型サーミスタ
素子６３では、表面電極６５，６６を正確に形成するこ
とができ、表面電極６５，６６の対向領域及び先端近傍
を被覆するように絶縁層６８が形成されているため、デ
ィッピング法を利用して形成される外部電極６７ａ，６
７ｂに比べて高精度に形成される表面電極６５，６６に
より抵抗値の大部分が決定される。従って、抵抗値のば
らつきを一応小さくすることが可能とされている。

【００２１】しかしながら、表面電極６５，６６は、矩
形形状を有するため、より低い抵抗値のチップ型サーミ
スタ素子を得ようとした場合には、限界があった。すな
わち、抵抗値が低いチップ型サーミスタ素子６３を構成
しようとした場合、表面電極６５，６６の先端間の対向
面積を小さくする必要がある。しかしながら、表面電極
６５の先端と表面電極６６の先端との間の間隔が１００
μｍ以下になると、高湿度条件下で電圧が印加され続け
ると、表面電極６５，６６から金属イオンが流出し、イ
オンマイグレーションが生じるという問題があった。

【００２２】逆に、表面電極６５，６６の先端の対向距
離を１００μｍ以上とし、かつ抵抗値を小さくしようと
した場合には、表面電極６５，６６の先端の幅方向寸法
を大きくする必要がある。従って、サーミスタ素体６４
が大きくならざるを得ず、チップ型サーミスタ素子の小
型化に対応することができない。

【００２３】加えて、表面電極６５，６６を、フォトリ
ソグラフィー法を用いて形成する場合には、エッチング
に際してのオーバーエッチングにより表面電極６５，６
６の端縁の形状がばらつき、抵抗値のばらつきが大きく
なることがあった。すなわち、表面電極６５，６６の膜
厚を厚くした場合、エッチングに際してのエッチング液
の作用によりオーバーエッチングが生じることがあり、
それによって抵抗値のばらつきが大きくなることがあっ
た。表面電極６５，６６の膜厚を薄くすれば、オーバー
エッチングは避けることができるものの、電極自身の抵
抗値が上昇するため、やはり抵抗値のばらつきの原因と
なる。

【００２４】本発明の目的は、抵抗値のばらつきが少な
く、従って製造後に抵抗値を選別する煩雑な作業を簡略
化し得る、チップ型抵抗素子及びその製造方法を提供す
ることにある。

【００２５】本発明の他の目的は、抵抗値のばらつきが
少ないだけでなく、高湿度条件下で使用されたとしても
イオンマイグレーションが生じ難く、低抵抗化及び小型
化に対応可能なチップ型抵抗素子及びその製造方法を提
供することにある。

【００２６】

【課題を解決するための手段】請求項１に記載の発明に
係る抵抗素子は、対向し合う第１，第２の主面と、第
１，第２の主面を結ぶ第１，第２の端面及び一対の側面
を有する抵抗素体と、前記抵抗素体の第１の主面上にお
いて互いに対向するように形成された第１，第２の表面
電極と、前記第１，第２の表面電極にそれぞれ電気的に
接続されており、かつ前記抵抗素体の第１，第２の端面
を覆うようにそれぞれ形成されている第１，第２の外部
電極とを備え、前記第１，第２の表面電極が少なくとも
２層の電極膜を積層することにより構成されており、少
なくとも第１，第２の表面電極が対向している部分にお
いて、少なくとも最上層の電極膜の外周縁が、最下層の
電極膜の外周縁よりも内側となるように形成されている
ことを特徴とする。

【００２７】請求項２に記載の発明では、前記第１，第
２の表面電極が複数本の電極指を有するくし歯状電極に
より構成されており、第１，第２の表面電極の互いの電
極指が間挿し合うように配置されて第１，第２の表面電
極が第１の主面上において対向されている。

【００２８】請求項３に記載の発明では、前記第１，第
２の表面電極が矩形の平面形状を有し、互いの先端が第
１の主面の中央領域において所定距離を隔てて対向され
ている。

【００２９】請求項４に記載の発明では、前記最下層の
電極膜がＡｇを含まない金属材料により構成されてい
る。請求項５に記載の発明では、前記最下層の電極膜の
厚みが０．０１〜１μｍの範囲とされている。

【００３０】請求項６に記載の発明では、前記抵抗素体
がサーミスタ素体であり、サーミスタ素子とされてい
る。請求項７に記載の発明は、請求項１〜６の何れかに
記載の抵抗素子の製造方法であって、前記抵抗素体の第
１の主面上において、前記第１，第２の表面電極を構成
するための複数の電極膜を形成する工程と、複数の電極
膜のうち、最下層の電極膜を除き、少なくとも最上層の
電極膜をエッチングすることにより、少なくとも第１，
第２の表面電極が対向している部分において、少なくと
も最上層の電極膜の外周縁が最下層の電極膜の外周縁よ
りも内側に位置するように、最上層の電極膜を形成する
工程とを備えることを特徴とする。

【００３１】請求項８に記載の発明では、前記複数の電
極膜を形成する工程が、複数の金属膜をフォトリソグラ
フィーにより順次積層形成し、積層された複数の金属膜
を同時にエッチングすることにより行われ、次に、エッ
チング後に、少なくとも最上層の電極が再度エッチング
される。

【００３２】請求項９に記載の発明では、前記複数の電
極膜を積層形成する工程が、フォトリソグラフィーによ
り金属膜を形成し、エッチングすることにより最下層の
電極膜を形成した後、残りの電極膜を構成する金属膜を
フォトリソグラフィーにより形成することにより行わ
れ、しかる後、上記最下層の電極膜を除き、残りの電極
膜のうち少なくとも最上層の電極膜がエッチングされ
る。

【００３３】

【発明の実施の形態】以下、本発明の具体的な実施例を
挙げることにより、本発明をより詳細に説明する。

【００３４】図１（ａ）及び（ｂ）は、本発明の第１の
実施例に係るチップ型サーミスタ素子の側面断面図及び
平面図である。チップ型サーミスタ素子１は、半導体セ
ラミックスよりなるサーミスタ素体２を用いて構成され
ている。

【００３５】サーミスタ素体２の上面２ａ上には、第
１，第２の表面電極３，４が形成されている。表面電極
３，４はくし歯状の形状を有し、それぞれ、複数本の電
極指３ａ，４ａを有する。複数本の電極指３ａ，４ａは
互いに間挿し合うように配置されている。

【００３６】従って、表面電極３，４は、上記くし歯状
形状を有するため、対向し合っている部分の長さは、表
面電極３，４の幅方向寸法よりも長くされており、対向
面積が大きくされている。

【００３７】本実施例では、表面電極３，４は、それぞ
れ、２層の電極膜を積層した構造を有する。すなわち、
表面電極３は、最下層の電極膜３Ａ上に、電極膜３Ｂを
積層した構造を有し、同様に、表面電極４は、最下層の
電極膜４Ａ上に、電極膜４Ｂを積層した構造を有する。

【００３８】最下層の電極膜３Ａ，４Ａと、上層の電極
膜３Ｂ，４Ｂとは、異なる金属で構成されている。電極
膜３Ａ，４Ａは、高湿度条件下におけるイオンマイグレ
ーションが生じ難い金属、例えば、Ｎｉ、Ｃｒ、Ｃｕ、
Ｔｉ及びそれらの合金の中の１つより構成されている。
電極膜３Ｂ，４Ｂは、マイグレーションの生じ易さとは
関係なく、電極としての機能、すなわち抵抗が少ない金
属、例えばＡｇなどから構成されている。

【００３９】第１，第２の表面電極３，４の製造方法に
ついては特に限定されるわけではないが、好ましくは、
蒸着、スパッタリングもしくはメッキなどの薄膜形成法
が用いられる。従って、表面電極３，４は、導電ペース
トの塗布・焼付け法に比べて、より正確な形状を有する
ように構成されている。

【００４０】表面電極３，４を覆うように、絶縁層５ａ
が形成されている。また、サーミスタ素体２の下面２ｂ
にも、絶縁層５ｂが形成されている。絶縁層５ａ，５ｂ
は、例えばポリイミドなどの耐熱性樹脂を用いて構成さ
れている。ここで、耐熱性樹脂とは、１５０℃の温度に
耐える程度の耐熱性、具体的には、ＡＳＴＭ法Ｄ６４８
による熱変形温度が１５０℃以上である耐熱性を有する
樹脂をいうものとする。

【００４１】好ましくは、絶縁層５ａ，５ｂは、上記耐
熱性樹脂をスピンコートすることにより形成され、それ
によって、絶縁層５ａ，５ｂの厚みを均一にすることが
できる。

【００４２】サーミスタ素体２の端面２ｃ，２ｄを覆う
ように、それぞれ、第１，第２の外部電極６，７が形成
されている。外部電極６，７は、端面２ｂ，２ｃだけで
なく、サーミスタ素体２の上面２ａ及び下面２ｂにも至
るように形成されている。

【００４３】外部電極６，７は、下地層６ａ，７ａと、
下地層６ａ，７ａ上に形成された外側層６ｂ，７ｂとを
有する。下地層６ａ，７ａは、表面電極３，４との電気
的接続性に優れた導電性材料により構成されている。こ
の下地層６ａ，７ａを構成する導電性材料の種類につい
ては、表面電極３，４の材料に応じて適宜選択される。
例えば、表面電極３，４がＮｉ−Ｃｒ合金からなる電極
膜３Ａ，４Ａ上に、Ａｇよりなる電極膜３Ｂ，４Ｂを積
層した構造とした場合には、下地層６ａ，７ａについて
も、Ｎｉ−Ｃｒ合金膜やＡｇ膜などが用いられる。

【００４４】また、外側層６ｂ，７ｂは、はんだ付性に
優れた材料、例えばＳｎ、Ｐｂ、Ｓｎ−Ｐｂ合金などに
より構成することができる。なお、下地層６ａ，７ａ
と、外側層６ｂ，７ｂとの間に、下地層６ａ，７ａを保
護し、かつ外側層６ｂ，７ｂとの付着強度に優れた中間
層を介在させてもよい。このような中間層は、例えばＮ
ｉ膜により形成することができる。

【００４５】本実施例のチップ型サーミスタ素子１で
は、第１，第２の表面電極３，４の最下層の電極膜３
Ａ，４Ａが対向している部分の対向面積により抵抗値が
決定される。従って、表面電極３，４を正確に形成する
ことができれば、抵抗値のばらつきを低減することがで
きる。

【００４６】他方、第１，第２の表面電極３，４は、上
記のように、サーミスタ素体２の上面２ａ上において、
薄膜形成法により形成することができ、従って、正確な
形状を有するように構成することができる。

【００４７】また、第１，第２の表面電極３，４におい
ては、Ｎｉ−Ｃｒ膜よりなる電極膜３Ａ，４Ａの外周縁
よりも、Ａｇよりなる電極膜３Ｂ，４Ｂの外周縁が内側
に位置するように形成されている。従って、最下層の電
極膜３Ａ，４ＡがＡｇを含まないため、外部電極の焼付
け等の工程や、高湿度下において、イオンマイグレーシ
ョンが生じ難い。よって、そのことによっても、抵抗値
のばらつきが低減される。

【００４８】加えて、Ｎｉ−Ｃｒ膜よりなる電極膜３
Ａ，４Ａだけでは、膜厚が薄く、その電気抵抗は十分に
低くならないため、抵抗値がばらつく恐れがある。そこ
で、本実施例では、２層目として、Ａｇよりなる電極膜
３Ｂ，４Ｂが積層されている。すなわち、Ａｇ膜の積層
により、表面電極３，４の電気抵抗が小さくされ、それ
によって抵抗値のばらつきがより一層低減される。

【００４９】さらに、上記のように、電極膜３Ａ，４Ａ
の外周端縁よりも内側に外周端縁が位置するように最上
層の電極膜３Ｂ，４Ｂが積層されているので、後述のフ
ォトリソグラフィー−エッチング法により、このような
電極膜３Ａ，３Ｂ，４Ａ，４Ｂを容易に形成することが
できると共に、Ａｇからなる電極膜３Ｂ，４Ｂ間のマイ
グレーションも生じ難い。よって、本実施例によれば、
抵抗値のばらつきが少なく、設計値どおりのサーミスタ
素子１を容易に得ることができる。

【００５０】次に、チップ型サーミスタ素子１の具体的
な実験例を説明することにより、製造方法及び抵抗値の
ばらつきが低減されることを明らかにする。まず、Ｍｎ
酸化物、Ｎｉ酸化物及びＣｏ酸化物をバインダーと共に
混練し、セラミックスラリーを得た。このセラミックス
ラリーを用い、ドクターブレード法によりセラミックグ
リーンシートを成形した。次に、得られたセラミックグ
リーンシートを６５ｍｍ×６５ｍｍの平面形状を有する
ようにカットし、矩形のセラミックグリーンシートを得
た。

【００５１】次に、図２（ａ）に略図的に示すように、
複数枚の上記矩形のセラミックグリーンシート１１を積
層し、圧着することにより、積層体を得た。この積層体
を、１３００℃の温度で１時間焼成し、図２（ｂ）に示
す５０×５０×０．５ｍｍの寸法を有するサーミスタウ
エハー１２を得た。

【００５２】次に、上記サーミスタウエハー１２の上面
に、最下層の電極膜を構成するために、スパッタリング
により０．５μｍのＮｉ−Ｃｒ合金膜１３を形成した。
続いて、最上層の電極膜を構成するために、スパッタリ
ングにより、０．５μｍの厚みのＡｇ膜１４を形成し
た。

【００５３】次に、Ａｇ膜１４上にフォトレジストをス
ピンコートし、厚み１μｍのフォトレジスト層１５を形
成した。さらに、図２（ｄ）に示すように、フォトレジ
スト層１５上に所定形状のマスク１６を当接し、露光
し、露光後に溶剤を用いて現像し、フォトレジスト層を
１５をパターニングした。パターニングされたフォトレ
ジスト層１５Ａを図２（ｅ）に示す。

【００５４】しかる後、残存しているフォトレジスト層
１５Ａで被覆されていない電極膜部分を強酸を用いてエ
ッチングして除去し、Ｎｉ−Ｃｒ膜１３及びＡｇ膜１４
からなる積層金属膜１７をパターニングした。

【００５５】パターニングされた積層金属膜１７Ａを図
３（ａ）に示す。この積層金属膜１７Ａでは、パターニ
ングされたＮｉ−Ｃｒ膜１３Ａと、パターニングされた
Ａｇ膜１４Ａとが積層されている。

【００５６】次に、パターニングされた積層金属膜１７
Ａ上に残存しているフォトレジスト層１５Ａを溶剤によ
り剥離した。その結果、図３（ｂ）に示すように、パタ
ーニングされた積層金属膜１７Ａが形成されたサーミス
タウエハー１２を得た。

【００５７】そこで、パターニングされた積層金属膜１
７Ａは、複数のサーミスタ素子の表面電極を集合した形
状を有する。また、最終的に得られる個々のサーミスタ
素子部分における第１，第２の表面電極間の対向距離は
１００μｍとした。サーミスタ素子の抵抗値の精度の大
部分は、第１，第２の表面電極間の距離に依存する。本
実施例の製造方法では、フォトリソグラフィー加工の精
度や求める抵抗値を考慮し、第１，第２の表面電極間の
距離は、１０〜１００μｍの範囲とすることが望まし
い。

【００５８】次に、図４（ａ）に示すように、パターニ
ングされた積層金属膜１７Ａを覆うように、サーミスタ
ウエハー１２の上面にフォトレジスト層１８を形成し
た。しかる後、図４（ｂ）に示すように、所定の形状の
マスク１９をフォトレジスト層１８の上面に当接させ、
露光した。露光後、溶剤を用いて現像し、積層金属膜１
７Ａのうち、上層のＡｇ膜１４Ａの最終的に除去される
部分上のフォトレジストを除去した（図４（ｃ））。

【００５９】また、最下層の電極膜を構成するためのＮ
ｉＣｒ膜１３Ａを残し、Ａｇ膜１４Ａのみを強酸でエッ
チングし、Ａｇ膜１４Ａの除去すべき部分のみをエッチ
ングにより除去した。このようにして、最下層のＮｉ−
Ｃｒ膜１３Ａの外周端縁よりも、最上層のＡｇ膜１４Ａ
の外周端縁が内側となるように積層されている電極膜１
７Ｂを形成した。

【００６０】上記エッチングに際しては、ＮｉＣｒ膜が
溶解し難いが、Ａｇ膜を溶解し易い酸を用いることが望
ましく、このような酸としては、例えば硝酸系の溶剤な
どを用いることができ、本実施例では硝酸第２鉄液を用
いた。

【００６１】次に、残存しているフォトレジスト層１８
Ａを溶剤を用いて除去した（図４（ｅ））。しかる後、
図５（ａ）に示すように、ウエハー１２の上面及び下面
に、厚み４μｍのポリイミドからなる絶縁層２０，２１
をスピンコートにより形成した。

【００６２】次に、図５（ｂ）に示すように、上記ウエ
ハー１２を厚み方向に切断し、短冊状のウエハー分割体
２２を複数個得た。この短冊状のウエハー分割体２２
は、図５の紙面−紙背方向に伸び、紙面−紙背方向に複
数のチップ型サーミスタ素子が集合されている構造に相
当する。

【００６３】上記ウエハー１２の分割に際しては、スク
ライブ法により、ウエハー１２の上面に互いに直交する
方向に複数のスリットを形成し、しかる後短冊状となる
ように一方の方向に伸びるスリットに沿ってウエハー１
２を分割することにより行った。

【００６４】次に、上記のようにして得たウエハー分割
体２２の両側面２２ａ，２２ｂに、それぞれ、厚み１μ
ｍのＮｉ−Ｃｒ合金膜及びＡｇ膜をメッキ法により順次
形成した。さらに、このようにして得られたメッキ膜上
に、湿式電解メッキにより、Ｎｉ膜及びＳｎ膜をそれぞ
れ２μｍの厚みとなるように積層した。

【００６５】しかる後、上記ウエハー分割体２２を残存
しているスリットに沿って分割し、複数個のチップ型サ
ーミスタ素子１を得た。マスク１６，１９を変更し、第
１，第２の表面電極における各くし歯電極における電極
指の数、電極指の１層目（Ｎｉ−Ｃｒ膜）及び２層目
（Ａｇ膜）からなる長さ、電極指の幅並びに第１，第２
の表面電極における最下層の電極膜であるＮｉ−Ｃｒ膜
間の間隔（表１では電極間隔と表す。）を下記の表１に
示すように異ならせ、実施例１〜４の各チップ型サーミ
スタ素子を得た。

【００６６】比較のために、上記実施例１〜４に用いた
のと同じサーミスタ素体を用い、図１５〜図１８に示し
た従来のチップ型サーミスタ素子５１，５４，５８，６
３を作製した。

【００６７】上記のようにして得た各チップ型サーミス
タ素子の抵抗値及び抵抗値ばらつきを測定した。また、
各チップ型サーミスタ素子について、下記の要領で湿中
連続負荷試験を行い、該負荷試験後のマイグレーション
の有無を目視により評価した。すなわち、各チップ型サ
ーミスタ素子を、４０℃及び相対湿度９５％の雰囲気下
に置き、直流電圧１．８Ｖを印加したまま１０００時間
放置し、湿中連続負荷試験を行った。

【００６８】結果を下記の表１に示す。なお、上記実施
例及び従来例のチップ型サーミスタ素子に用いたサーミ
スタ素体の比抵抗は２ｋΩ・ｃｍ（２５℃）であり、サ
ーミスタ素体の寸法は、すべて、１．６×０．８×０．
８ｍｍである。また、表１における抵抗値は、サンプル
数ｎ＝１００の場合の抵抗値の平均値を示し、抵抗値ば
らつき３ＣＶは、サンプル数ｎ＝１００の場合の抵抗値
ばらつきを示す。また、上記湿中連続負荷試験について
は、サンプル数ｎ＝２０とし、２０個のチップ型サーミ
スタ素子においてマイグレーションが発生したか否かを
評価した。

【００６９】

【表１】

【００７０】表１から明らかなように、実施例１〜４に
おいては、第１，第２の表面電極の電極指の数、長さ及
び幅並びに第１，第２の表面電極の間隔を変更すること
により、２．５ｋΩから３３．２ｋΩの範囲の様々な抵
抗値のチップ型サーミスタ素子を得ることができること
がわかる。

【００７１】また、従来例のチップ型サーミスタ素子に
比べて、より低い抵抗値のチップ型サーミスタ素子を容
易に構成し得ることがわかる（実施例１，２参照）。さ
らに、従来のチップ型サーミスタ素子では、抵抗値のば
らつきが大きいのに対し、実施例１〜４のチップ型サー
ミスタ素子では、抵抗値のばらつきが小さく、抵抗値ば
らつき３ＣＶが１．６％以下と小さくなることがわか
る。

【００７２】さらに、実施例１〜４のチップ型サーミス
タ素子では、最上層の電極膜の外周端縁が、最下層の電
極膜の外周縁により内側に配置しているため、従来の第
１，第２の表面電極を有するチップ型サーミスタ素子６
３に比べて、湿中負荷試験におけるマイグレーションが
生じ難いことがわかる。

【００７３】（第１の実施例の変形例）図６〜図８は、
本発明の第１の実施例に係るチップ型サーミスタ素子１
の変形例を示す。

【００７４】図６（ａ）及び（ｂ）に示すチップ型サー
ミスタ素子２３では、第１，第２の表面電極３，４が、
３層の電極膜を積層することにより構成されている。す
なわち、表面電極３は、最下層の電極膜３Ａ₁ 上に、電
極膜３Ａ₂ 及び電極膜３Ｂが積層されている構造を有す
る。同様に、表面電極４は、最下層の電極膜４Ａ₁ 上
に、電極膜４Ａ₂ 及び電極膜４Ｂが積層されている構造
を有する。

【００７５】ここでは、中央の電極膜３Ａ₂ ，４Ａ₂ の
外周端縁が、最下層の電極膜３Ａ₁，４Ａ₁ と等しくさ
れている。最上層の電極膜３Ｂ，４Ｂの外周端縁は、最
下層の電極膜３Ａ₁ ，４Ａ₁ の外周端縁よりも内側とな
るように形成されている。

【００７６】図７（ａ）及び（ｂ）に示すチップ型サー
ミスタ素子２４では、表面電極３，４がチップ型サーミ
スタ素子２３と同様に３層の電極膜を積層することによ
り構成されている。もっとも、チップ型サーミスタ素子
２４では、最下層の電極膜３Ａ，４Ａ上に、電極膜３Ｂ
₁ ，４Ｂ₁ 及び電極膜３Ｂ₂ ，４Ｂ₂ が積層されてい
る。ここでは、中央の電極膜４Ｂ₁ ，４Ｂ₂ の外周端縁
は、それぞれ、最上層の電極膜４Ｂ₂ ，４Ｂ₂ と同じ形
状とされている。

【００７７】図８（ａ），（ｂ）に示すチップ型サーミ
スタ素子２５では、第１，第２の表面電極３，４は、や
はり３層の電極膜を積層することにより構成されてい
る。ここでは、最下層の電極膜３Ａ，４Ａ上に、電極膜
３Ａ，４Ａの外周端縁よりも外周端縁が内側となるよう
に、中央の電極膜３Ｃ，４Ｃが積層されている。さら
に、電極膜３Ｃ，４Ｃ上に、外周端縁が電極膜３Ｃ，４
Ｃの外周端縁よりも内側となるように、最上層の電極膜
３Ｂ，４Ｂが積層されている。

【００７８】すなわち、図６〜図８に示したように、第
１，第２の表面電極３，４は３層以上の電極膜を積層し
た構造であってもよく、その場合、最上層の電極膜の外
周端縁が、最下層の電極膜の外周端縁よりも内側に位置
する限り、中間に配置される電極膜の形状についても、
種々変更することができる。

【００７９】（第２の実施例）図９（ａ）〜（ｃ）は、
本発明の第２の実施例に係るチップ型サーミスタ素子を
説明するための平面図、側面図及び側面断面図である。

【００８０】本発明のチップ型サーミスタ素子３１で
は、直方体状のサーミスタ素体３２が用いられている。
サーミスタ素体３２の上面３２ａ上には、矩形の平面形
状を有する第１，第２の表面電極３３，３４が形成され
ている。表面電極３３，３４は、最下層の電極膜３３
Ａ，３４Ａ上に、電極膜３３Ｂ，３４Ｂを積層した構造
を有する。本実施例においても、最上層の電極膜である
電極膜３３Ｂ，３４Ｂの外周端縁が、最下層の電極膜で
ある電極膜３３Ａ，３４Ａの内側に位置するように形成
されている。

【００８１】また、サーミスタ素体３２の上面３２ａ上
においては、絶縁層３５ａが、下面３２ｂ上にも、絶縁
層３５ｂが形成されている。さらに、端面３２ｃ，３２
ｄを覆うように、それぞれ、外部電極３６，３７が形成
されている。

【００８２】外部電極３６は表面電極３３に、外部電極
３７は表面電極３４に電気的に接続されている。外部電
極３６，３７は、端面３２ｃ，３２ｄ上を覆うだけでな
く、サーミスタ素体３２の上面３２ａ上及び下面３２ｂ
上にも至っている。もっとも、外部電極３６，３７のサ
ーミスタ素体３２の上面３２ａ及び下面３２ｂ上に至っ
ている部分では、サーミスタ素体３２との間に絶縁層３
５ａ，３５ｂが介在されている。

【００８３】すなわち、本実施例のチップ型サーミスタ
素子３１は、第１の実施例のチップ型サーミスタ素子１
に対し、表面電極３３，３４の平面形状が矩形の形状と
されていること、並びに外部電極３６，３７が単一層の
電極膜により形成されていることを除いては、第１の実
施例のチップ型サーミスタ素子１と同様に構成されてい
る。

【００８４】本実施例のように、第１，第２の表面電極
３３，３４の平面形状は、矩形とされていてもよく、す
なわち、本発明において、第１，第２の表面電極の平面
形状についてはくし歯状のものに限らず、矩形形状及び
その他の適宜の形状とすることができる。

【００８５】もっとも、第１の実施例のように、くし歯
状の形状とした場合には、第１，第２の表面電極の対向
面積を大きくすることができ、より低抵抗化を図ること
ができ、好ましい。

【００８６】もっとも、本実施例のように矩形の表面電
極３３，３４を形成した場合には、電極の平面形状が単
純であるため、より高精度にかつ容易に表面電極を形成
することができる。

【００８７】本実施例においても、表面電極３３，３４
は、サーミスタ素体３２の上面３２ａ上に形成されてい
るので、スパッタ、蒸着、メッキ等の薄膜形成法により
高精度に形成することができる。また、フォトリソグラ
フィー及びエッチング技術を用いることにより、最上層
の電極膜３３Ｂ，３４Ｂの外側端縁が、最下層の電極膜
３３Ａ，３４Ａの外周端縁よりも内側に位置するように
電極膜３３Ａ〜３４Ｂを容易にかつ高精度に形成するこ
とができる。従って、本実施例においても、抵抗値のば
らつきの少ないチップ型サーミスタ素子３１を提供する
ことができる。

【００８８】（第２の実施例の変形例）図１０（ａ）及
び（ｂ）は、第２の実施例のチップ型サーミスタ素子３
１の変形例である。このチップ型サーミスタ素子３８で
は、第１，第２の表面電極３９，４０が、中央領域に向
かって突出された突出部３９ａ，４０ａを有する形状と
されている。その他の点については、チップ型サーミス
タ素子３８は、チップ型サーミスタ素子３１と同様に構
成されている。このように、第１，第２の表面電極の平
面形状については、矩形の他様々な形状とすることがで
きる。

【００８９】（第２の実施例のチップ型サーミスタ素子
の製造方法）図１１〜図１４を参照して、第２の実施例
に係るチップ型サーミスタ素子３１の製造方法をより具
体的に説明すると共に、具体的な実験例を挙げることに
より、その効果を明らかにする。

【００９０】まず、チップ型サーミスタ素子１の製造に
際して用いたのと同じ６５×６５ｍｍの矩形形状のセラ
ミックグリーンシートを用意した。次に、図１１（ａ）
に示すように、上記セラミックグリーンシート４１を複
数枚積層し、圧着して積層体を得た。この積層体を１３
００℃の温度で１時間焼成し、５０×５０×０．６ｍｍ
のサーミスタウエハー４２を得た。

【００９１】次に、サーミスタウエハー４２の上面の全
面に厚さ０．０５μｍのＮｉ−Ｃｒ膜４３を形成した。
さらに、上記Ｎｉ−Ｃｒ膜４３上に、スピンコート法に
より厚さ１．５μｍのフォトレジスト層４４を形成した
（図１１（ｄ））。

【００９２】上記フォトレジスト層４４上に、マスク４
５を当接し、露光した（図１２（ａ））。次に、溶剤で
現像し、フォトレジスト層４４をパターニングした。こ
のようにして、図１２（ｂ）に示すように、パターニン
グされたフォトレジスト層４４Ａを形成した。

【００９３】次に、それを用いてＮｉ−Ｃｒ膜４３をエ
ッチングした。その結果、図１２（ｃ）に示すように、
パターニングされたＮｉ−Ｃｒ膜４３Ａを形成した。次
に、パターニングされたＮｉ−Ｃｒ膜４３上のフォトレ
ジスト層４４Ａを溶剤を用いて除去した。上記のように
して、図１２（ｄ）に示すようにパターニングされたＮ
ｉ−Ｃｒ膜４３Ａが形成されたサーミスタウエハー４２
を得た。ここで、サーミスタウエハー４２上における隣
接するＮｉ−Ｃｒ膜４３Ａ間の対向距離Ｌは１００μｍ
とした。このＮｉ−Ｃｒ膜４３Ａは、最終的に分割され
て個々のサーミスタ素子の表面電極を構成するものであ
り、上記隣接するＮｉ−Ｃｒ膜４３Ａ間の対向距離Ｌ
が、最終的に得られるチップ型サーミスタ素子３１にお
ける第１，第２の表面電極間の対向距離に相当する。

【００９４】図１３（ａ）に示すように、サーミスタウ
エハー４２の上面において、全面に、すなわちＮｉ−Ｃ
ｒ膜４３Ａをも被覆するようにＡｇ膜４６をスパッタリ
ングにより１μｍの厚みとなるように形成した。

【００９５】しかる後、Ａｇ膜４６上にスピンコート法
により厚さ１．５μｍのフォトレジスト層４７を形成し
た（図１３（ｂ））。しかる後、フォトレジスト層４７
上にマスク４８を当接し、露光し、溶剤より現像した
（図１３（ｃ）参照）。この場合、マスク４８として
は、パターニングされたＮｉ−Ｃｒ膜４３Ａの外周端縁
よりも外周端縁が内側となるようにフォトレジスト層４
７を残存させるマスクを用いた。その結果、図１３
（ｄ）に示すように、上記現像後には、Ｎｉ−Ｃｒ膜４
３Ａの外周端縁よりも外周端縁が内側に位置するように
パターニングされたフォトレジスト層４７Ａが積層され
ている。

【００９６】しかる後、Ａｇ膜４６を先のエッチングで
用いたのと異なるエッチング液、例えば硝酸第２鉄液を
用いてエッチングした（図１３（ｅ））。しかる後、残
存しているフォトレジスト層４７Ａを溶剤を用いて除去
し、図１４（ａ）に示すように、パターニングされたＮ
ｉ−Ｃｒ膜４３Ａ及びＡｇ膜４６Ａが積層されたサーミ
スタウエハー４２を得た。

【００９７】次に、図１４（ｂ）に示すように、上記サ
ーミスタウエハー４２の上面及び下面を被覆するように
絶縁層を構成するためのポリイミド膜４８ａ，４８ｂを
形成した。

【００９８】しかる後、上記サーミスタウエハー４２
を、１．６ｍｍ幅の短冊状となるようにダイシングし、
図１４（ｃ）に示すように短冊型のウエハー分割体４９
を複数得た。このウエハー分割体４９は、図１４の紙面
−紙背方向に延びる形状を有しており、該方向において
複数のチップ型サーミスタ素子が複数個集合された構造
に相当する。

【００９９】しかる後、図１４（ｄ）に平面図で示すよ
うに、上記短冊型ウエハー４９の両側面に、Ｎｉ−Ｃｒ
膜をスパッタリングにより付与し、さらに湿式電解メッ
キによりＮｉ膜及びＳｎ膜を順次形成し、外部電極４９
ａ，４９ｂを形成した。

【０１００】さらに、図１４（ｅ）に示すように、上記
ウエハー分割体４９を０．８ｍｍ幅にダイシングし、チ
ップ型サーミスタ素子３１を得た。本実施例において
も、最終的な抵抗値は、表面電極の形状、サーミスタ素
体４２の厚み、各ダイシングに際してのカット精度によ
り決定される。この場合、サーミスタウエハーを得る工
程及びダイシング工程は従来のサーミスタ素子の製造方
法と同様であるが、表面電極については、上記のように
フォトリソグラフィー−湿式エッチングにより形成され
ている。湿式エッチングを用いた場合、電極膜の膜厚を
薄くした場合、オーバーエッチングの量が少なくなり、
加工精度が向上する。従って、上記製造方法では、１層
目のＮｉ−Ｃｒ膜４３Ａについては、０．０５μｍの厚
みとし、７５０μｍ×６００μｍの矩形形状の表面電極
を形成した場合、その形状のばらつきは、端縁の位置を
基準として０．５μｍ以下とすることができる。

【０１０１】他方、Ｎｉ−Ｃｒ膜４３Ａだけでは、膜厚
が薄く、その電気的抵抗が十分に低くならないため、抵
抗値がばらつく要因となる。そこで、本製造方法では、
上記Ｎｉ−Ｃｒ膜４３Ａ上に、２層目として、Ａｇ膜４
６Ａが積層されている。すなわち、Ａｇ膜を積層するこ
とにより、表面電極全体の電気的抵抗を小さくすること
ができ、それによって抵抗値ばらつきを効果的に低減す
ることが可能とされている。上記のようにして得た第２
の実施例のチップ型サーミスタ素子の抵抗値及び抵抗値
のばらつき３ＣＶを下記の表２において実施例５として
示す。また、比較のために、図１５〜図１８に示した従
来のチップ型サーミスタ素子５１，５４，５８，６３に
おける抵抗値及び抵抗値のばらつき３ＣＶを下記の表２
に併せて示す。

【０１０２】

【表２】

【０１０３】表２から明らかなように、実施例５のチッ
プ型サーミスタ素子によれば、従来のチップ型サーミス
タ素子に比べて、抵抗値のばらつき３ＣＶを効果的に低
減し得ることがわかる。

【０１０４】なお、上述した第１，第２の実施例では、
チップ型サーミスタ素子についての例を示したが、この
場合チップ型サーミスタ素子は、正特性サーミスタ素子
及び負特性サーミスタ素子の何れであってもよい。ま
た、サーミスタ素子に限定されず、固定抵抗値を有する
抵抗素子など他の抵抗素子にも本発明を適用することが
できる。

【０１０５】

【発明の効果】請求項１に記載の発明に係る抵抗素子で
は、抵抗素体の第１の主面上において、対向するように
形成された第１，第２の表面電極が、少なくとも２層の
電極膜を積層することにより構成されており、少なくと
も第１，第２の表面電極が対向している部分において、
少なくとも最上層の電極膜の外周縁が最下層の電極膜の
外周縁よりも内側となるように形成されているので、フ
ォトリソグラフィー−エッチングにより、第１，第２の
表面電極を正確な形状に形成することができる。

【０１０６】従って、抵抗値のばらつきの少ない抵抗素
子を提供することが可能となる。請求項２に記載の発明
では、第１，第２の表面電極がくし歯状電極により構成
されており、第１，第２の表面電極の互いの電極指が間
挿し合うように配置されているので、第１，第２の表面
電極の対向面積を増大することができ、それによって抵
抗値のばらつきが少ない、しかも低抵抗の抵抗素子を提
供することができる。

【０１０７】請求項３に記載の発明では、第１，第２の
表面電極が矩形の形状を有し、互いの先端が第１の主面
の中央領域において対向されているので、抵抗値のばら
つきが少なく、かつ比較的単純な形状を有するため表面
電極を高精度に容易に形成し得る抵抗素子を提供するこ
とができる。

【０１０８】請求項４に記載の発明では、最下層の電極
膜Ａｇを含まない金属材料により構成されているので、
高湿度下で使用されたとしても、第１，第２の表面電極
間のマイグレーションが生じ難い抵抗素子を提供するこ
とができる。

【０１０９】請求項５に記載の発明では、最下層の電極
膜の厚みが０．０１〜１μｍの範囲とされているので、
第１，第２の表面電極間の短絡が生じ難く、かつ低抵抗
の抵抗素子を提供することができる。

【０１１０】請求項６に記載の発明では、抵抗素体がサ
ーミスタ素体を用いて構成されており、従って、抵抗値
のばらつきが少ない、サーミスタ素子を提供することが
可能となる。

【０１１１】請求項７に記載の発明に係る抵抗素子の製
造方法では、第１，第２の表面電極を構成するための複
数の電極膜を形成した後、複数の電極膜のうち、最下層
の電極膜を除き、少なくとも最上層の電極膜をエッチン
グすることにより、少なくとも第１，第２の表面電極が
対向している部分において、少なくとも最上層の電極膜
の外周縁が最下層の電極膜の外周縁よりも内側に位置さ
れる。従って、本発明に係る抵抗素子をフォトリソグラ
フィー−エッチング法により容易に提供することができ
る。

【０１１２】請求項８に記載の発明では、積層された金
属膜をフォトリソグラフィーにより順次形成した後、複
数の金属膜を同時にエッチングした後に、少なくとも最
上層の電極膜を再度エッチングすることにより、容易
に、最上層の電極膜の外周縁を最下層の電極膜の外周縁
の内側に位置させることができる。

【０１１３】請求項９に記載の発明では、複数の電極膜
を積層形成するにあたり、フォトリソグラフィーにより
金属膜を形成し、エッチングすることにより、まず最下
層の電極膜が形成される。しかる後、残りの電極膜を構
成する金属膜をフォトリソグラフィーにより形成し、残
りの電極膜のうち少なくとも最上層の電極膜をエッチン
グすることにより、容易に最上層の電極膜の外周縁を最
下層の電極膜の外周縁よりも内側に位置させることがで
きる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の第１の実施例に
係る抵抗素子としてのチップ型サーミスタ素子を示す側
面断面図及び平面図。

【図２】（ａ）〜（ｅ）は、第１の実施例に係るチップ
型サーミスタ素子を製造する工程を説明するための各側
面図であり、但し、（ｄ）においてマスクは断面を示
す。

【図３】（ａ）及び（ｂ）は、第１の実施例に係るチッ
プ型サーミスタ素子を製造する工程を説明するための各
側面図。

【図４】（ａ）〜（ｅ）は、第１の実施例に係るチップ
型サーミスタ素子を製造する工程を説明するための各側
面図であり、但し、（ｂ）のマスクは断面で示す。

【図５】（ａ）及び（ｂ）は、第１の実施例のチップ型
サーミスタ素子を得る工程を説明するための図であり、
（ａ）はサーミスタウエハーの側面図、（ｂ）はスクラ
イブ法により分割された短冊状ウエハー分割体を説明す
るための側面図。

【図６】（ａ）及び（ｂ）は、第１の実施例に係るチッ
プ型サーミスタ素子の変形例を説明するための側面断面
図及び平面図。

【図７】（ａ）及び（ｂ）は、第１の実施例のチップ型
サーミスタ素子の他の変形例を説明するための側面断面
図及び平面図。

【図８】（ａ）及び（ｂ）は、第１の実施例に係るチッ
プ型サーミスタ素子のさらに他の変形例を説明するため
の側面断面図及び平面図。

【図９】（ａ）〜（ｃ）は、それぞれ、本発明の第２の
実施例に係るチップ型サーミスタ素子を説明するための
平面図、側面図及び側面断面図。

【図１０】（ａ）及び（ｂ）は、第２の実施例に係るチ
ップ型サーミスタ素子の変形例を説明するための平面図
及び側面断面図。

【図１１】（ａ）〜（ｄ）は、第２の実施例のチップ型
サーミスタ素子を製造する工程を説明するための各側面
図。

【図１２】（ａ）〜（ｄ）は、第２の実施例のチップ型
サーミスタ素子を製造する工程を説明するための各側面
図であり、但し、（ａ）のマスクは断面で示す。

【図１３】（ａ）〜（ｅ）は、第２の実施例のチップ型
サーミスタ素子を製造する工程を説明するための各側面
図であり、但し、（ｃ）のマスクは断面で示す。

【図１４】（ａ）〜（ｅ）は、本発明の第２の実施例に
係るチップ型サーミスタ素子の製造工程を説明するため
の図であり、（ａ）〜（ｃ）は、側面図、（ｄ），
（ｅ）は、平面図。

【図１５】従来のチップ型サーミスタ素子の一例を示す
断面図。

【図１６】従来のチップ型サーミスタ素子の他の例を示
す断面図。

【図１７】（ａ）及び（ｂ）は、それぞれ、従来のチッ
プ型サーミスタ素子のさらに他の例を示す側面断面図及
び平面断面図。

【図１８】（ａ）及び（ｂ）は、従来のチップ型サーミ
スタ素子の他の例を示す平面図及び側面断面図。

【符号の説明】

１…チップ型サーミスタ素子 ２…サーミスタ素体 ２ａ…上面 ２ｂ…下面 ２ｃ，２ｄ…端面 ３，４…第１，第２の表面電極 ３Ａ，３Ｂ，４Ａ，４Ｂ…電極膜 ３ａ，４ａ…電極指 ５ａ，５ｂ…絶縁層 ６，７…外部電極 ３１…チップ型サーミスタ素子 ３２…サーミスタ素体 ３２ａ…上面、３２ｂ…下面 ３２ｃ，３２ｄ…第１，第２の端面 ３３，３４…第１，第２の表面電極 ３３Ａ，３３Ｂ，３４Ａ，３４Ｂ…電極膜 ３５ａ，３５ｂ…絶縁層 ３６，３７…外部電極

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E028 AA06 AA10 BA23 BB01 BB08 CA02 EA01 EB01 JC01 JC05 JC12 5E032 AB10 BA23 BB01 BB08 CA02 CC03 CC14 DA02 5E034 AA09 AA10 AB01 AC01 BA09 BA10 BB01 BC02 DA02 DB05 DC01 DC03 DC09 DC10 DE17

Claims (9)

【特許請求の範囲】
1. 【請求項１】 対向し合う第１，第２の主面と、第１，
   第２の主面を結ぶ第１，第２の端面及び一対の側面を有
   する抵抗素体と、 前記抵抗素体の第１の主面上において互いに対向するよ
   うに形成された第１，第２の表面電極と、 前記第１，第２の表面電極にそれぞれ電気的に接続され
   ており、かつ前記抵抗素体の第１，第２の端面を覆うよ
   うにそれぞれ形成されている第１，第２の外部電極とを
   備え、 前記第１，第２の表面電極が少なくとも２層の電極膜を
   積層することにより構成されており、少なくとも第１，
   第２の表面電極が対向している部分において、少なくと
   も最上層の電極膜の外周縁が、最下層の電極膜の外周縁
   よりも内側となるように形成されていることを特徴とす
   る、抵抗素子。
2. 【請求項２】 前記第１，第２の表面電極が複数本の電
   極指を有するくし歯状電極により構成されており、第
   １，第２の表面電極の互いの電極指が間挿し合うように
   配置されて第１，第２の表面電極が第１の主面上におい
   て対向されている、請求項１に記載の抵抗素子。
3. 【請求項３】 前記第１，第２の表面電極が矩形の平面
   形状を有し、互いの先端が第１の主面の中央領域におい
   て所定距離を隔てて対向されている、請求項１に記載の
   抵抗素子。
4. 【請求項４】 前記最下層の電極膜がＡｇを含まない金
   属材料により構成されている、請求項１〜３の何れかに
   記載の抵抗素子。
5. 【請求項５】 前記最下層の電極膜の厚みが０．０１〜
   １μｍの範囲とされている、請求項１〜４の何れかに記
   載の抵抗素子。
6. 【請求項６】 前記抵抗素体がサーミスタ素体であり、
   サーミスタ素子とされている、請求項１〜５の何れかに
   記載の抵抗素子。
7. 【請求項７】 請求項１〜６の何れかに記載の抵抗素子
   の製造方法であって、 前記抵抗素体の第１の主面上において、前記第１，第２
   の表面電極を構成するための複数の電極膜を形成する工
   程と、 複数の電極膜のうち、最下層の電極膜を除き、少なくと
   も最上層の電極膜をエッチングすることにより、少なく
   とも第１，第２の表面電極が対向している部分におい
   て、少なくとも最上層の電極膜の外周縁が最下層の電極
   膜の外周縁よりも内側に位置するように、最上層の電極
   膜を形成する工程とを備えることを特徴とする、抵抗素
   子の製造方法。
8. 【請求項８】 前記複数の電極膜を形成する工程が、複
   数の金属膜をフォトリソグラフィーにより順次積層形成
   し、積層された複数の金属膜を同時にエッチングするこ
   とにより行われ、 前記エッチング後に、少なくとも最上層の電極膜を再度
   エッチングする、請求項７に記載の抵抗素子の製造方
   法。
9. 【請求項９】 前記複数の電極膜を積層形成する工程
   が、フォトリソグラフィーにより金属膜を形成し、エッ
   チングすることにより最下層の電極膜を形成した後、残
   りの電極膜を構成する金属膜をフォトリソグラフィーに
   より形成することにより行われ、 前記最下層の電極膜を除いて、残りの電極膜のうち少な
   くとも最上層の電極膜をエッチングすることを特徴とす
   る、請求項７に記載の抵抗素子の製造方法。