JP2000030905A - チップ型サーミスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗値のばらつきが少ないチップ型サーミス
タを提供する。 【解決手段】 サーミスタ素体２の第１の主面２ａ上に
おいて第１，第２の表面電極３，４が対向するように配
置されており、第１，第２の表面電極にそれぞれ電気的
に接続されるように第１，第２の外部電極８，９が形成
されており、第１の主面２ａ上において、第１，第２の
表面電極３，４が対向している領域を少なくとも含むよ
うにして、第１，第２の表面電極３，４が形成されてい
ない領域に第１の絶縁層５が形成されており、第１，第
２の表面電極の端縁が第１の絶縁層５上に至るように形
成されている、チップ型サーミスタ１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリント回路基板
などに表面実装可能なチップ型サーミスタ及びその製造
方法に関し、より詳細には、温度検出回路や温度補償回
路に用いるチップ型サーミスタ及びその製造方法に関す
る。

【０００２】

【従来の技術】従来、チップ型サーミスタとして、半導
体セラミックスよりなるサーミスタ素体の両端面に電極
を形成した構造が用いられていた。この場合、電極は、
サーミスタ素体の端面に導電ペーストを塗布したり、セ
ラミック素体の端面を導電ペーストに浸漬した後、焼き
付けることによって形成されている。従って、電極は、
端面だけでなく、サーミスタ素体の上面、下面及び両側
面にも至るように形成されている。よって、上記電極の
上面、下面及び両側面に至る部分の長さのばらつきによ
り、抵抗値がばらつくという問題があった。

【０００３】そこで、上記のような問題を解決するよう
なものとして、特開平３−２５０６０３号公報には、図
１９に示すチップ型サーミスタが開示されている。チッ
プ型サーミスタ５１では、サーミスタ素体５２の上面５
２ａ、下面５２ｂ及び両側面（図示せず）を被覆するよ
うにガラス層５３が形成されている。電極５４，５５が
サーミスタ素体５２の端面５２ｃ，５２ｄを覆うように
形成さている。

【０００４】電極５４，５５は、サーミスタ素体５２の
上面５２ａ，５２ｂ及び両側面にも至るように形成され
ているが、上面５２ａ，下面５２ｂ及び両側面上では、
電極５４，５５とサーミスタ素体５２との間にガラス層
が介在されている。従って、抵抗値は、端面５２ｃ，５
２ｄ間の距離で決定されるので、電極５４，５５の上面
５２ａ，５２ｂ及び両側面に至っている部分の長さのば
らつきに影響されない。

【０００５】他方、特開平４−１３０７０２号公報に
は、図２０に示すチップ型サーミスタ６１が開示されて
いる。ここでは、サーミスタ素体６２内の中間高さ位置
に、先端６３ａ，６４ａが所定距離を隔てて対向された
内部電極６３，６４が形成されている。内部電極６３
は、端面６２ａに形成された外部電極６５に電気的に接
続されている。同様に、内部電極６４は、端面６２ｂに
形成された外部電極６６に接続されている。

【０００６】抵抗値は、内部電極６３，６４間の対向距
離及びサーミスタ素体６２の固有抵抗により主として決
定される。従って、外部電極６５，６６の、サーミスタ
素体６２の上面、下面及び両側面に至っている部分の長
さのばらつきによって抵抗値が影響され難いため、抵抗
値のばらつきを低減し得るとされている。

【０００７】

【発明が解決しようとする課題】図１９に示したサーミ
スタ素体５１では、電極５４，５５の上面５２ａ，５２
ｂ及び両側面に至っている部分のばらつきにより抵抗値
が影響されないとされている。しかしながら、電極５
４，５５を焼き付ける際に、ガラス層５３を構成してい
るガラスと、電極５４，５５を構成するための導電ペー
スト中の金属粉末とが互いに拡散し、電極５４，５５が
サーミスタ素体５２に直接接触したりすることがあっ
た。すなわち、上記拡散状態を制御することが困難であ
り、やはり、抵抗値が設計した抵抗値からずれがちであ
るという問題があった。

【０００８】また、図２０に示したチップ型サーミスタ
６１では、内部電極６３，６４を有するサーミスタ素体
６２は以下のようにして製造される。先ず、内部電極６
３，６４を形成するための導電ペーストが印刷されたセ
ラミックグリーンシートの上下に無地のセラミックグリ
ーンシートを積層し、積層体を得る。この積層体を厚み
方向に加圧した後、焼成することにより、サーミスタ素
体６２が得られる。

【０００９】上記内部電極６３，６４は、セラミックグ
リーンシート上に導電ペーストをスクリーン印刷するこ
とにより形成されている。ところが、スクリーン印刷法
では、内部電極６３，６４を高精度に形成することが困
難であり、内部電極６３，６４の形状が導電ペーストの
滲みにより歪んだりすることがあった。

【００１０】また、焼成に際しての収縮率のばらつきに
よっても、焼成後の内部電極６３，６４の形状がばらつ
きがちであった。従って、やはり、抵抗値が設計値から
ずれ、抵抗値のばらつきを十分に小さくすることができ
なかった。

【００１１】本発明の目的は、上述した従来技術の欠点
を解消し、抵抗値のばらつきがより一層少ないチップ型
サーミスタ、並びにそのようなチップ型サーミスタを製
造することを可能とする方法を提供することにある。

【００１２】

【課題を解決するための手段】請求項１に記載の発明に
係るチップ型サーミスタは、第１，第２の主面と、第
１，第２の主面を結ぶ一対の側面及び第１，第２の端面
を有するサーミスタ素体と、前記サーミスタ素体の第１
の主面上において互いに対向するように配置された第
１，第２の表面電極と、第１，第２の表面電極にそれぞ
れ電気的に接続されており、かつサーミスタ素体の端部
に形成された第１，第２の外部電極と、前記サーミスタ
素体の第１の主面上において、第１，第２の表面電極が
対向している領域を少なくとも含むようにして、第１，
第２の表面電極が形成されていない領域に形成された第
１の絶縁層とを備え、前記第１，第２の表面電極の端縁
が、該第１の絶縁層上に至るように形成されていること
を特徴とする。

【００１３】請求項２に記載の発明では、前記第１，第
２の表面電極が、サーミスタ素体の主面上において、サ
ーミスタ素体の第１の主面と第１，第２の端面とのなす
端縁にそれぞれ至るように形成されており、かつ前記第
１の絶縁層が、サーミスタ素体の第１の主面上におい
て、第１，第２の表面電極が形成されていない領域の全
領域に形成されている。

【００１４】請求項３に記載の発明では、前記第１，第
２の表面電極が、サーミスタ素体の第１の主面上におい
てサーミスタ素体の端部に至らないように形成されてお
り、かつ前記第１の絶縁層がサーミスタ素体の第１の主
面上において、サーミスタ素体の端面と第１の主面との
なす端縁には至らないように形成されている。

【００１５】請求項４に記載の発明では、第１，第２の
表面電極を被覆するように形成された第２の絶縁層がさ
らに備えられる。請求項５に記載の発明では、サーミス
タ素体の第２の主面に形成された第３の絶縁層がさらに
備えられる。

【００１６】請求項６に記載の発明は、請求項１〜５に
記載の発明に係るチップ型サーミスタ製造方法であっ
て、前記サーミスタ素体を用意する工程と、前記サーミ
スタ素体の第１の主面上に所定のパターンとなるように
前記第１の絶縁層を形成する工程と、前記第１の絶縁層
を形成した後に、サーミスタ素体の第１の主面上の全面
を覆うように金属膜を形成する工程と、前記金属膜をフ
ォトリソグラフィー及びエッチングすることにより、端
縁部分が前記第１の絶縁層の上面に至っている第１，第
２の表面電極を形成する工程とを備えることを特徴とす
る。

【００１７】請求項７に記載の発明では、第１，第２の
表面電極を形成した後に第２の絶縁層が形成される。請
求項８に記載の発明では、第２の絶縁層を形成した後
に、第１，第２の外部電極が形成される。

【００１８】

【発明の実施の形態】図１は、本発明の第１の実施例に
係るチップ型サーミスタを示す縦断面図である。

【００１９】チップ型サーミスタ１では、矩形板状のサ
ーミスタ素体２が用いられている。サーミスタ素体２
は、正または負の抵抗温度特性を示す材料、例えば、半
導体セラミックスにより構成されている。サーミスタ素
体２の第１の主面２ａ上には、第１，第２の表面電極
３，４が形成されている。第１，第２の表面電極３，４
は、互いの先端３ａ，４ａが一定距離を隔てて対向され
ている。第１，第２の表面電極３，４は、サーミスタ素
体２に対してオーミック接触し得る金属材料、例えばＮ
ｉ−Ｃｒ合金により構成されている。

【００２０】表面電極３は、サーミスタ素体２の主面２
ａと端面２ｃとのなす端縁に至るように形成されてお
り、他方、表面電極４は、主面２ｃと端面２ｄとのなす
端縁に至るように形成されている。

【００２１】また、表面電極３，４の先端３ａ，４ａ近
傍は、第１の絶縁層５の上面に至るように形成されてい
る。また、表面電極３，４を被覆するように第２の絶縁
層６が形成されている。サーミスタ素体２の第２の主面
２ｂ上には、第３の絶縁層７が形成されている。

【００２２】第１〜第３の絶縁層５〜７は、それぞれ、
適宜の絶縁性樹脂やガラスなどの絶縁性材料により構成
されている。本実施例では、第１〜第３の絶縁層５〜７
はポリイミドにより構成されている。

【００２３】ところで、上記第１の絶縁層５は、第１，
第２の表面電極が対向している領域を少なくとも含むよ
うに、第１，第２の表面電極が形成されていない領域に
形成されている。これを図２（ａ）を参照して説明す
る。

【００２４】図２（ａ）は、チップ型サーミスタ１にお
いて、第２の絶縁層６及び後述の外部電極８，９を除去
した状態を示す平面図である。サーミスタ素体２の第１
の主面２ａ上においては、第１の絶縁層５は、第１，第
２の表面電極３，４が形成されていない領域の全領域に
形成されており、さらに、第１，第２の表面電極３，４
の端縁よりも内側に至るように形成されている。破線
Ａ，Ｂは、絶縁層５の端縁を示す。すなわち、第１，第
２の表面電極３，４の端縁よりも内側に至るように、第
１の絶縁層５が形成されている。

【００２５】従って、図１に示されているように、第
１，第２の表面電極３，４の互いに対向し合っている先
端３ａ，４ａは、絶縁層５の上面に至るように形成され
ている。

【００２６】なお、本実施例においては、第１，第２の
表面電極３，４が対向している領域とは、先端３ａ，４
ａに挟まれた領域を示すものとする。図１に戻り、チッ
プ型サーミスタ１では、サーミスタ素体２の端面２ｃ，
２ｄを覆うように第１，第２の外部電極８，９がそれぞ
れ形成されている。第１，第２の外部電極８，９は、導
電ペーストの塗布・焼付け、蒸着、メッキ等の適宜の導
電膜形成方法により形成することができる。

【００２７】第１，第２の外部電極８，９は、端面２
ｃ，２ｄを被覆しているだけでなく、サーミスタ素体２
の主面２ａ，２ｂにも至るように形成されている。従っ
て、主面２ａ上においては、第１，第２の外部電極８，
９は、第２の絶縁層６の上面に至るように形成されてお
り、主面２ｂ上においては、第３の絶縁層７上に至るよ
うに形成されている。

【００２８】なお、図２（ｂ）は、チップ型サーミスタ
１の平面図である。ここでは、第１，第２の表面電極
３，４は、第２の絶縁層６により被覆されているため、
破線で示されている。

【００２９】本実施例のチップ型サーミスタ１では、第
１，第２の表面電極３，４間の抵抗値が、外部電極８，
９により取り出される。外部電極８，９の主面２ａ，２
ｂ上に至っている部分は、サーミスタ素体２と直接接触
していない。従って、外部電極８，９の主面２ａ，２ｂ
上に至っている部分の長さにより抵抗値がばらつくこと
はない。

【００３０】他方、第１の絶縁層５及び第１，第２の表
面電極３，４が上記のように構成されているので、製造
に際しては、第１の絶縁層５を形成した後に、第１，第
２の表面電極３，４が形成される。従って、後述の具体
的な実験例から明らかなように、フォトリソグラフィー
及びエッチングにより、第１，第２の表面電極３，４を
形成する場合、第１の絶縁層５の存在によりサーミスタ
素体５がエッチング液により損傷を受け難い。他方、フ
ォトリソグラフィー及びエッチングにより第１，第２の
表面電極を形成した場合、導電ペースト印刷法に比べて
第１，第２の表面電極３，４を高精度に形成することが
できる。従って、抵抗値のばらつきを効果的に低減する
ことができる。

【００３１】これを、チップ型サーミスタ１の具体的な
製造方法の一例を説明することにより明らかにする。チ
ップ型サーミスタ１を製造するにあたっては、まず、図
３（ａ）に示すように、マザーのサーミスタ素体２Ａを
用意する。このマザーのサーミスタ素体２Ａを得る工程
については特に限定されない。一例を挙げると、先ず、
Ｍｎ、Ｎｉ、Ｃｏなどの酸化物をバインダーとともに混
練して得られたスラリーを用意し、該スラリーをドクタ
ーブレード法などによりシート成形することによりセラ
ミックグリーンシートを得る。このセラミックグリーン
シートを、複数枚積層し、圧着した後、焼成することに
よりサーミスタ素体２Ａを得ることができる。

【００３２】次に、マザーのサーミスタ素体２Ａの上面
の全面に感光性ポリイミド膜１１をスピンコート法によ
り形成する。しかる後、上面から第１，第２の表面電極
を形成しない領域が閉成されており、第１，第２の表面
電極を形成する部分が開口とされているフォトマスクを
当接し、露光し、有機溶剤を用いて第１，第２の表面電
極を形成する部分上のポリイミド膜１１を除去する。こ
のようにして、図４に示すように、パターニングされた
ポリイミド膜１１Ａが形成される。

【００３３】次に、パターニングされたポリイミド膜１
１Ａを形成した後、図５に示すように、サーミスタ素体
２Ａの上面の全面に、蒸着もしくはスパッタ等によりＮ
ｉ−Ｃｒ合金膜１２を全面に形成する。さらに、その表
面に、スピンコート法によりフォトレジスト膜１３を全
面に形成する。

【００３４】しかる後、図６に示すように、第１，第２
の表面電極が形成されない領域が閉成部とされており、
第１，第２の表面電極が形成される部分が開口部とされ
ているフォトマスク１４を当接し、露光し、溶剤を用い
て現像する。その結果、図７に示すように、第１，第２
の表面電極が形成されるべき部分上にフォトレジスト膜
が残存するように、パターニングされたフォトレジスト
膜１３Ａが残される。

【００３５】しかる後、硝酸などの強酸を用いてエッチ
ングすることにより、図８に示すようにフォトレジスト
膜１３Ａで被覆されていない部分においてＮｉ−Ｃｒ合
金膜が除去されて表面電極１２Ａが構成される。

【００３６】次に、フォトレジスト膜１３Ａを除去する
ことにより、チップ型サーミスタ１における第１，第２
の表面電極３，４に相当する表面電極１２Ａ及び第１の
絶縁層５に相当する絶縁層１１Ａが多数形成されている
マザーのサーミスタ素体２Ａを得ることができる（図９
及び図１０参照）。

【００３７】しかる後、サーミスタ素体２Ａの上面及び
下面に、スピンコート法などにより第３の絶縁層を構成
するためのポリイミド膜１７，１８を形成する（図１１
参照）。

【００３８】しかる後図１０の一点鎖線Ｃ，Ｃに沿って
切断することにより、第１，第２の表面電極３，４が対
向し合っているサーミスタ素子部分が第１，第２の表面
電極の対向方向と直交する方向に複数形成された第２の
マザーのサーミスタ素体２Ｂを得ることができる。図１
２は、この第２のマザーのサーミスタ素体２Ｂを示す斜
視図である。

【００３９】次に、第２のマザーのサーミスタ素体２Ｂ
の両側面にマザーの外部電極（図示せず）を形成し、し
かる後、第２のマザーのサーミスタ素体２Ｂを、図１２
の一点鎖線Ｄ及び該一点鎖線Ｄに平行な線に沿ってダイ
シングすることにより、複数のチップ型サーミスタ１を
得ることができる。

【００４０】上記外部電極の形成に際しては、図１３に
示すように、本実施例では、Ｎｉ−Ｃｒ合金膜１９ａ，
１９ｂをスパッタリングにより形成した後、Ｎｉ−Ｃｒ
合金膜１９ａ，１９ｂ上に湿式電解めっきにより、Ｎｉ
膜２０ａ，２０ｂ及びＳｎ膜２１ａ，２１ｂを形成し
た。このようにして、三層構造の第１，第２の外部電極
８，９に相当するマザーの外部電極８Ａ，９Ａをそれぞ
れ形成した。さらに、上記サーミスタ素体２Ｂを所定幅
にダイシングすることにより、図１及び図２（ｂ）に示
したチップ型サーミスタ１を得た。

【００４１】本実施例のチップ型サーミスタ１の抵抗値
は、第１，第２の表面電極３，４の形状、サーミスタ素
体２を構成している材料及び厚み、並びに各ダイシング
における切断精度等により決定される。これらの内、サ
ーミスタ素体２の材料や厚み精度、並びに各ダイシング
における切断精度は、従来と同等であるが、表面電極
３，４についてはフォトリソグラフィーを用いて形成さ
れているので、１μｍオーダーの精度で形成することが
できる。従って、チップ型サーミスタ１では、製造ロッ
ト内における抵抗値のばらつきを大幅に抑制することが
可能となる。

【００４２】なお、第１の絶縁層５が形成されていなく
とも、第１，第２の表面電極の精度は高められるもの
の、第１，第２の表面電極３，４を形成する際のエッチ
ングに際して、使用される強酸によりサーミスタ素体表
面までエッチングされることがある。従って、エッチン
グによる損傷を受けないように、本実施例では、第１の
絶縁層５が第１，第２の表面電極の端縁よりも内側にお
いて第１，第２の表面電極３，４の下方に至るように形
成されている。すなわち、第１，第２の表面電極の端縁
は、第１の絶縁層上に至るように形成されており、それ
によってサーミスタ素体のエッチングに際しての損傷を
引き起こすことなく、抵抗値精度の高いチップ型サーミ
スタ１を得ることが可能とされている。

【００４３】次に、具体的な実験例にて説明する。マザ
ーのサーミスタ素体２Ａとして、５０×５０×０．６ｍ
ｍ寸法の半導体セラミック板を用意した。この半導体セ
ラミック板を用い、Ｎｉ−Ｃｒ膜１２については１μｍ
の厚さとし、第１〜第３の絶縁層５〜７を構成するポリ
イミド膜の厚みは４μｍとし、チップ型サーミスタ１を
得た。また、第２のマザーのサーミスタ素体２Ｂを得る
にあたっては、マザーのサーミスタ素体２Ａを１．６ｍ
ｍ幅の短冊状にダイシングした。最終的にチップ型サー
ミスタ１を得るにあたってのダイシングに際しては、第
２のマザーのサーミスタ素体２Ｂを０．８ｍｍ幅にダイ
シングした。このようにして得た実施例のチップ型サー
ミスタ１における１０００個あたりの抵抗値のばらつき
を下記の表１に示す。

【００４４】比較のために、上記実施例と同じサーミス
タ素体を用い、下記の従来例１〜３のチップ型サーミス
タを作製し、それぞれ１０００個あたりの抵抗値のばら
つきを測定した。結果を下記の表１に併せて示す。

【００４５】従来例１…図１９に示したチップ型サーミ
スタ５１において、絶縁層５３を形成しなかったもの。 従来例２…図１９に示したチップ型サーミスタ５１ 従来例３…図２０に示したチップ型サーミスタ６１

【００４６】

【表１】

【００４７】表１から明らかなように、従来例１〜３の
チップ型サーミスタに比べ、本実施例によれば、抵抗値
のばらつきを大幅に低減し得ることがわかる。なお、表
中の引出電極は、電極の上面及び両側面に至っている部
分を指す。

【００４８】図１４及び図１５は、本発明の第２の実施
例に係るチップ型サーミスタを説明するための図であ
る。図１４に縦断面図で示すように、チップ型サーミス
タ３１では、サーミスタ素体２の第１の主面２ａ上にお
いて、第１，第２の表面電極３３，３４が形成されてい
る。表面電極３３，３４の先端３３ａ，３４ａは、所定
距離を隔てて対向されている。もっとも、表面電極３
３，３４の後端３３ｂ，３４ｂは、図１４及び図１５
（ａ）から明らかなように、サーミスタ素体２の主面２
ａ上において、主面２ａと端面２ｃ，２ｄとがなす端縁
には至らないように構成されている。

【００４９】従って、第２の絶縁層３６についても、第
１，第２の表面電極３３，３４と同様に、端面２ｃ，２
ｄには至らないように、第１，第２の表面電極３３，３
４の後端３３ｂ，３４ｂと同じ位置で終了している。

【００５０】他方、第１の絶縁層３５については、サー
ミスタ素体２の主面２ａ上において、第１，第２の表面
電極３３，３４が形成されていない領域に形成されてい
るが、第１，第２の表面電極３３，３４が形成されてい
ない全領域には形成されていない。すなわち、外部電極
３８，３９の端縁３８ａ，３９ａ（図１５（ｂ）参照）
近傍において、外部電極３８，３９の下に至るように形
成されている。このように、第１の絶縁層３５について
は、第１の主面２ａ上において、第１，第２の表面電極
３３，３４が形成されていない領域の全領域に形成され
いてる必要は必ずしもない。

【００５１】もっとも、第２の実施例においても、第１
の絶縁層３５は、第１の主面２ａ上において、端面２
ｃ，２ｄと主面２ａとがなす端縁に至るように形成され
ていてもよい。

【００５２】第２の実施例チップ型サーミスタ３１にお
いても、第１，第２の表面電極３３，３４をフォトリソ
グラフィーにより形成することができるので、チップ型
サーミスタ１と同様に抵抗値のばらつきを大幅に低減す
ることができる。

【００５３】なお、第１，第２の実施例のチップ型サー
ミスタ１，３１では、それぞれ、表面電極３，４及び３
３，３４は、サーミスタ素体２の幅方向寸法よりも細い
矩形形状とされていたが、図１６に平面図で示すよう
に、サーミスタ素体２の全幅に至るように第１，第２の
表面電極４３，４４を形成してもよい。

【００５４】また、図１７に平面図及び図１８に断面図
で示すように、くし歯状の第１，第２の表面電極４３
Ａ，４４Ａを形成してもよい。なお、図１６及び図１７
において、破線Ｅ〜Ｈは、それぞれ、絶縁層の端縁を示
し、破線Ｅ〜Ｈの位置まで絶縁層５が形成されている。

【００５５】

【発明の効果】請求項１に記載の発明に係るチップ型サ
ーミスタでは、サーミスタ素体の第１の主面に形成され
た第１，第２の表面電極の端縁が第１の主面上に形成さ
れた第１の絶縁層上に至るように形成されているので、
フォトリソグラフィー及びエッチングにより第１，第２
の表面電極を形成したとしても、エッチングに際して用
いられる強酸などのエッチング液がサーミスタ素体に対
して直接作用しない。従って、サーミスタ素体が損傷し
難い。他方、フォトリソグラフィーによれば第１，第２
の表面電極を高精度に形成することができる。

【００５６】よって、第１，第２の表面電極の形成精度
が高められるため、抵抗値のばらつきの少ないチップ型
サーミスタを得ることができる。請求項２に記載の発明
では、第１，第２の表面電極が、サーミスタ素体の主面
において、サーミスタ素体の第１，第２の端面と第１の
主面とがなす端縁にそれぞれ至るように形成されてお
り、かつサーミスタ素体の第１の主面上において、第１
の絶縁層が第１，第２の表面電極が形成されていない領
域の全領域に形成されているので、請求項１に記載の発
明と同様に、第１，第２の表面電極をフォトリソグラフ
ィー及びエッチングにより形成することができ、第１，
第２の表面電極の精度を高めることができるだけでな
く、第１，第２の外部電極が第１の主面上においてサー
ミスタ素体と直接接触しないため、より一層抵抗値のば
らつきの少ないチップ型サーミスタを提供することがで
きる。

【００５７】もっとも、請求項３に記載のように、第
１，第２の表面電極は、サーミスタ素体の第１の主面上
においてサーミスタ素体の第１の主面と端面とのなす端
縁に至らないように形成されていてもよく、その場合、
第１の絶縁層も、第１の主面上において、第１の主面と
端面とのなす端縁に至らないように表面電極が形成され
ていてもよい。この場合においても、第１，第２の表面
電極のフォトリソグラフィー及びエッチングによる形成
に際して、サーミスタ素体が損傷を受け難いため、請求
項１に記載の発明と同様に、抵抗値のばらつきの少ない
チップ型サーミスタを提供することができる。

【００５８】請求項４に記載の発明では、第１，第２の
表面電極を被覆するように第２の絶縁層がさらに備えら
れているので、耐湿性などの対環境特性を高めることが
でき、かつ他の部品や配線等による短絡が生じ難い、信
頼性に優れたチップ型サーミスタを提供することができ
る。

【００５９】請求項５に記載の発明では、サーミスタ素
体の第２の主面に第３の絶縁層が形成されているので、
第３の絶縁層が介在されていることにより、第１，第２
の外部電極がサーミスタ素体の第２の主面に至っている
場合であっても、抵抗値のばらつきを低減することがで
きる。

【００６０】請求項６に記載の発明に係るチップ型サー
ミスタの製造方法では、サーミスタ素体の第１の主面に
所定のパターンとなるように第１の絶縁層を形成した後
に、第１の主面の全面を覆うように金属膜を形成し、該
金属膜をフォトリソグラフィー及びエッチングすること
により、第１，第２の表面電極が形成される。この場
合、第１，第２の表面電極は、その端縁が第１の絶縁層
の上面に至るように形成されるので、エッチングに際し
てのエッチング液によりサーミスタ素体が損傷され難
い。従って、サーミスタ素体の損傷を招くことなく、フ
ォトリソグラフィーにより高精度に表面電極を形成する
ことができるので、抵抗値のばらつきの少ない本発明に
係るチップ型サーミスタを提供することが可能となる。

【００６１】請求項７に記載の発明では、第１，第２の
表面電極を形成した後に、第２の絶縁層が形成されるの
で、耐湿性などの対環境特性にすぐれており、かつ外部
電極の配線や部品等による短絡が生じ難い、信頼性に優
れたチップ型サーミスタを提供することができる。

【００６２】請求項８に記載の発明では、第２の絶縁層
を形成した後に、第１，第２の外部電極が形成されるの
で、外部電極が第１の主面上に至った場合であっても、
第２の絶縁層が介在されていることにより、抵抗値のば
らつきを低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るチップ型サーミス
タを説明するための縦断面図。

【図２】（ａ），（ｂ）は、それぞれ、図１に示したチ
ップ型サーミスタにおいて第２の絶縁層を外部電極を除
去した状態を示した平面図並びに第１の実施例のチップ
型サーミスタの平面図。

【図３】（ａ），（ｂ）は、それぞれ、第１の実施例の
チップ型サーミスタを得るのに用いたマザーのサーミス
タ素体並びにマザーのサーミスタ素体上にポリイミド膜
を形成した状態を示す各側面図。

【図４】マザーのサーミスタ素体上においてパターニン
グされたポリイミド膜を示す斜視図。

【図５】ポリイミド膜をパターニングした後に、Ｎｉ−
Ｃｒ合金膜及びレジスト膜を全面に形成した状態を示す
断面図。

【図６】レジスト膜を現像する工程を説明するための側
面断面図。

【図７】フォトレジスト膜を現像した後の状態を示す部
分切欠断面図。

【図８】エッチングによりＮｉ−Ｃｒ合金膜を部分的に
除去した状態を示す部分切欠断面図。

【図９】フォトレジスト膜を除去した後の状態を示す部
分切欠断面図。

【図１０】フォトレジスト膜を除去した後のマザーのサ
ーミスタ素体上の構造を説明するための斜視図。

【図１１】第２及び第３の絶縁層を形成した状態を示す
部分切欠断面図。

【図１２】ダイシングにより得られた第２のマザーのサ
ーミスタ素体を示す斜視図。

【図１３】第１の実施例の製造方法により得られた第２
のマザーのサーミスタ素体に外部電極を形成した状態を
示す縦断面図。

【図１４】本発明の第２の実施例に係るチップ型サーミ
スタを説明するための断面図。

【図１５】（ａ），（ｂ）は、それぞれ、第２のチップ
型サーミスタにおいて、第２の絶縁層及び外部電極を除
去した状態を示す平面図並びに第２の実施例のチップ型
サーミスタの平面図。

【図１６】表面電極の変形例を説明するための平面図。

【図１７】表面電極の他の変形例を説明するための平面
図。

【図１８】図１７に示した表面電極が備えられた変形例
のチップ型サーミスタを説明するための縦断面図。

【図１９】従来のチップ型サーミスタの一例を示す断面
図。

【図２０】従来のチップ型サーミスタの他の例を示す縦
断面図。

【符号の説明】

１…チップ型サーミスタ ２…サーミスタ素体 ２ａ…第１の主面 ２ｂ…第２の主面 ２ｃ，２ｄ…端面 ３，４…第１，第２の表面電極 ３ａ，４ａ…先端 ５…第１の絶縁層 ６…第２の絶縁層 ７…第３の絶縁層 ８，９…第１，第２の外部電極 ３１…チップ型サーミスタ ３３，３４…第１，第２の表面電極 ３３ａ，３４ａ…先端 ３５…第１の絶縁層 ３６…第２の絶縁層 ３７…第３の絶縁層 ３８，３９…第１，第２の外部電極 ４３，４４…第１，第２の表面電極 ４３Ａ，４４Ａ…第１，第２の表面電極

フロントページの続き Ｆターム(参考） 5E032 AB10 BA23 BB01 BB08 CA02 CC03 CC14 DA02 5E034 AA09 AA10 AB01 AC01 BA09 BA10 BB01 BC02 DA02 DB05 DC01 DC03 DC05 DC09 DE17

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１，第２の主面と、第１，第２の主面
   を結ぶ一対の側面及び第１，第２の端面を有するサーミ
   スタ素体と、 前記サーミスタ素体の第１の主面上において互いに対向
   するように配置された第１，第２の表面電極と、 第１，第２の表面電極にそれぞれ電気的に接続されてお
   り、かつサーミスタ素体の端部に形成された第１，第２
   の外部電極と、 前記サーミスタ素体の第１の主面上において、第１，第
   ２の表面電極が対向している領域を少なくとも含むよう
   にして、第１，第２の表面電極が形成されていない領域
   に形成された第１の絶縁層とを備え、前記第１，第２の
   表面電極の端縁が、該第１の絶縁層上に至るように形成
   されていることを特徴とする、チップ型サーミスタ。
2. 【請求項２】 前記第１，第２の表面電極が、サーミス
   タ素体の主面上において、サーミスタ素体の第１の主面
   と第１，第２の端面とのなす端縁にそれぞれ至るように
   形成されており、かつ前記第１の絶縁層が、サーミスタ
   素体の第１の主面上において、第１，第２の表面電極が
   形成されていない領域の全領域に形成されている請求項
   １に記載のチップ型サーミスタ。
3. 【請求項３】 前記第１，第２の表面電極が、サーミス
   タ素体の第１の主面上においてサーミスタ素体の端部に
   至らないように形成されており、かつ前記第１の絶縁層
   がサーミスタ素体の第１の主面上において、サーミスタ
   素体の端面と第１の主面とのなす端縁には至らないよう
   に形成されている、請求項１に記載のチップ型サーミス
   タ。
4. 【請求項４】 第１，第２の表面電極を被覆するように
   形成された第２の絶縁層をさらに備えることを特徴とす
   る、請求項１〜３の何れかに記載のチップ型サーミス
   タ。
5. 【請求項５】 前記サーミスタ素体の第２の主面に形成
   された第３の絶縁層をさらに備えることを特徴とする、
   請求項１〜４の何れかに記載のチップ型サーミスタ。
6. 【請求項６】 請求項１〜５の何れかに記載の発明に係
   るチップ型サーミスタの製造方法であって、 前記サーミスタ素体を用意する工程と、 前記サーミスタ素体の第１の主面上に所定のパターンと
   なるように前記第１の絶縁層を形成する工程と、 前記第１の絶縁層を形成した後に、サーミスタ素体の第
   １の主面上の全面を覆うように金属膜を形成する工程
   と、 前記金属膜をフォトリソグラフィー及びエッチングする
   ことにより、端縁部分が前記第１の絶縁層の上面に至っ
   ている第１，第２の表面電極を形成する工程とを備える
   ことを特徴とする、請求項１〜６の何れかに記載のチッ
   プ型サーミスタの製造方法。
7. 【請求項７】 前記第１，第２の表面電極を形成した後
   に、第２の絶縁層を形成する工程をさらに備えることを
   特徴とする、請求項６に記載のチップ型サーミスタの製
   造方法。
8. 【請求項８】 第２の絶縁層を形成した後に、第１，第
   ２の外部電極を形成する工程をさらに備えることを特徴
   とする、請求項７に記載のチップ型サーミスタの製造方
   法。