JPH09135057A - 回路基板及びその製造方法 - Google Patents

回路基板及びその製造方法

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Abstract

(57)【要約】 【課題】 部分放電開始電圧、絶縁破壊電圧が高く、高
電圧の使用にも適した信頼性の高い回路基板を得る。 【解決手段】 絶縁基板1に設けられるコレクタ電極2
1の端部を緩やかな曲線となるR加工し、コレクタ電極
21における基板21との接合面の端部21aが突出す
ることなく内側に入り込むようにした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は例えば半導体電子
部品等の電気部品を搭載する回路基板に関するもので、
特に高電圧で使用される回路基板に関するものである。
【0002】
【従来の技術】近年、パワートランジスタモジュールや
スイッチング電源モジュール用の基板として、アルミナ
板や窒化アルミ板上に銅板等の金属板を接合させた回路
基板がよく用いられる。従来、これら回路基板に関する
構造や製造方法は種々のものがあり、例えば、(1)プリ
ント回路基板便覧、全訂第2版、日本プリント回路工業
界編、昭和62年(2)特許公報昭和60−4154、
(3)日本金属学会報、第22巻、第1号、ページ3〜
7、1983年などに記載されている。従来の窒化アル
ミ回路基板の平面と断面構造の一例を図17(a)(b)に
示す。同図(a)が平面図、同図(b)が同図(a)のB−B
線断面図である。図において、1はセラミック基板であ
る窒化アルミ基板、2は窒化アルミ基板1表面に接合さ
れた銅板からなるコレクタ電極、コレクタ電極2と反対
側の面には、全面に銅板からなる接地電極3が接合され
ている。4はコレクタ電極2上に接合された絶縁ゲート
型バイポーラトランジスタ(Insulating Gate Bipo
lar Transistor 以下IGBTと略記する)等のパワ
ー半導体素子である。5はコレクタ電極2と隣接して窒
化アルミ基板1に接合されている銅板からなるエミッタ
電極である。最終製品であるパワーモジュールパッケー
ジに入れられた状態では接地電極3は冷却ブロック(図
示せず)などに接合される。半導体素子4が搭載された
回路基板はプラスチックパッケージに入れられ、パッケ
ージ内部にシリコンゲルやエポキシなどの樹脂が充填さ
れ、回路基板の表面は樹脂で覆われる(シリコンゲルは
図示せず)。
【0003】図18の説明図に従来の回路基板の製造方
法の一例として、電極パターンをエッチングによって形
成する回路基板の製造方法を工程順に示す。窒化アルミ
基板1を準備し、窒化アルミ基板1と銅板6を接合する
ためのロウ材を窒化アルミ表面に印刷する。銅板は 0.3
mm前後の厚さのものが用いられる。次に銅板6および銅
板7を窒化アルミ基板1上に積層し高温で処理すること
により接合させる。レジスト8を表と裏の両面に印刷
し、所定のパターンに露光する。レジスト現像後、残っ
たレジストをマスクとして不要な銅板(銅電極部)を除去
する。銅電極表面を研磨した後、銅電極表面にNiメッ
キを行い回路基板が完成する。
【0004】また、図19のブロック図に従来の回路基
板製造方法の他の例を工程順に示す。前述した第1の方
法では電極を窒化アルミ基板全面に接合後、エッチング
加工により所定の電極パターンを形成する。この例で
は、予め所定の形状に加工された銅電極を基板に接合す
ることによりパターンを形成する。電極パターンの加工
には打ち抜き加工やエッチング加工が利用される。パタ
ーンを形成した後、セラミック基板上に電極パターンと
同パターンの接合用のロウ材を印刷する。その後、銅電
極を積層し、高温で処理することにより接合させ、回路
基板を得る。
【0005】IGBTのオン時には 100A程度の大きな
電流が素子を流れ、オフ時には2kV以上の電圧が印加さ
れる。また、回路基板上のコレクタ電極2と接地電極3
との間に高電圧が印加される。そのため、IGBTのよ
うなパワー半導体素子が搭載される回路基板には各種の
性能が要求される。1)まず、温度上昇を防ぐためにでき
るだけ放熱特性が良好であること。そのため放熱特性を
よくするために、熱伝導性の高い窒化アルミニウム基板
などが用いられる。2)また、温度サイクル時の銅電極と
セラミックスとの膨張率の差に起因する応力により亀裂
が入らないために、できるだけ薄い銅板や窒化アルミを
使用することが要求される。3)また、半導体素子が動作
しているときに回路基板の電極パターンにおいて放電が
起こらないことが要求される。
【0006】さらに、近年、半導体デバイスの製造技術
の進歩により、3kV以上の高い電圧で動作する半導体素
子が回路基板上に搭載されるようになってきた。半導体
素子の動作電圧が高くなるにともない、従来の回路基板
では問題とはならなかった絶縁耐圧不良や部分放電が新
たな問題として回路基板の信頼性を著しく阻害するよう
になってきた。部分放電とは、回路基板の電界の高い部
分において発生する局所的な放電である。部分放電が発
生すると、放電に起因するノイズにより回路基板上の半
導体素子が誤動作したり、また、継続的に部分放電が生
ずると、絶縁材料が経時的に劣化し最終的には絶縁破壊
を引き起こす。回路基板が絶縁破壊を引き起こすと、回
路基板を含んだ装置は正常な動作をしなくなる。而して
半導体素子動作電圧の高電圧化にともない、絶縁破壊電
圧が高く、かつ部分放電開始電圧が高い回路基板が要求
されるようになってきた。
【0007】従来の回路基板では、搭載される半導体素
子の動作電圧がさほど高くなかったために部分放電現象
は大きな問題ではなかった。そのため、従来は部分放電
現象について検討されていなかったが、発明者らは昨今
の現状に鑑み部分放電現象について検討を加えた。ま
ず、従来の回路基板製造方法のエッチングによりパター
ン形成した回路基板での部分放電開始電圧を測定した。
その結果、例えば、1.0mm の窒化アルミニウム基板にお
いて、約5kVの低い電圧で部分放電が開始することが実
験的に明らかになった。この原因を明らかにするため
に、電極パターン端部の断面形状を観察したところ、図
20の断面図に示したように、電極パターン2端部のセ
ラミック基板1に接する角部2aが極めて鋭角的な形状
をしていた。窒化アルミニウム基板が1.0mmで、電極パ
ターンの銅板の厚さが0.3mmの場合は、鋭角部2aの曲
率半径は0.01mmと極めて小さかった。電極2に厚みがあ
るために、鋭角的な部分は基板1に接する角部2aとは
反対側の2b部にも生じている。通常、エッチング加工
では非等方的にエッチングが進むために、横方向にも銅
パターンが浸食され、断面、特にセラミック基板1に接
する面は極めて鋭角的となることはよく知られている事
実である。例えば、プリント回路技術便覧 全訂第2
版、日本プリント回路工業界編、昭和62年に示されて
いる。しかし、このような鋭角部分における電界の大き
さや、放電の影響については殆ど知られていなかった。
そこで、発明者らは基板1に接する鋭角部2aでの電界
を数値計算により解析したところ、極めて高い電界とな
っていることが判明した。例えば、電極2に5kVの電圧
が印加されているとき、角部2a近傍での最大電界は8
0kV/mmにも達していることがわかった。そして、この
鋭角部2aでの電界強度が部分放電開始電圧を低くして
いることが明らかとなった。すなわち、従来の回路基板
では電極パターンのパターン端部での電界集中により、
部分放電開始電圧が低くなっていた。
【0008】
【発明が解決しようとする課題】従来の回路基板では、
電極パターンと絶縁基板が接する端部に鋭角的な部分が
存在していた。接地電極と対向する電極端部に鋭角的な
領域が存在すると、電気力線がその端部に集中し電界が
高くなるという問題があった。また、放電は電極パター
ン端部近傍のガス空間部で生じる。従って、高電界部の
ガス空間部をなくすようにすれば、放電開始電圧の高い
回路基板が得られる。このガス空間部をなくすために、
回路基板はケースに入れられ、シリコンゲルが充填され
ている。この場合、ゲル中に微小なボイドが発生するこ
とがある。図21はゲル中に設置された回路基板でボイ
ドが発生している状態を示す断面模式図であり、図にお
いて、9はシリコンゲル、10はボイドである。通常、
誘電体に囲まれたボイド中での電界は周囲の誘電体中の
電界よりも高くなる。従って、高電界となるパターン電
極2周辺部にこのようなボイド10が存在すると、さら
に放電が発生しやすくなり、信頼性が低下する。従来の
回路基板ではゲル9が充填されたときにボイド10が高
電圧部近傍に形成されるという問題があった。
【0009】この発明は上記のような問題点を解消する
ためになされたもので、部分放電開始電圧が高く、かつ
絶縁破壊電圧が高い回路基板を得ることを目的としてお
り、さらにその回路基板の製造方法を提供することを目
的としている。
【0010】
【課題を解決するための手段】この発明に係る回路基板
の第1の構成は、絶縁基板に設けられる電気回路パター
ンの導体層端部を緩やかな曲線となるR加工、C面加
工、あるいは段差加工し、電気回路パターンの導体層に
おける基板との接合面の端部がその回路パターンの導体
層の最外周端部より内側に入り込む断面構造にしたもの
である。
【0011】また、この発明に係る回路基板の第2の構
成は、上記に加え、電気回路パターンの導体層端部の厚
さを中央部より厚くしたものである。
【0012】また、この発明に係る回路基板の第3の構
成は、電気回路パターンの導体層の周囲の、この導体層
との沿面距離が絶縁基板の厚さ以下の位置に、上記回路
パターンと電気的に接続して設けられ、上記基板との接
合面外周端部が最外周端部より内側に入り込んだ断面構
造をなすガード電極を設けたものである。
【0013】また、この発明に係る回路基板の第4の構
成は、電気回路パターンの導体層端部に電気的に接続さ
れ、この端部から上記基板に形成された上記電気回路パ
ターンの導体層を取り巻く凹部の底面部にわたって設け
られた導電膜を設けたものである。
【0014】また、この発明に係る回路基板の第5の構
成は、電気回路パターンの導体層の少なくとも一部を絶
縁基板に埋設したものである。
【0015】さらに、この発明に係る回路基板の製造方
法は、電気回路パターンの導体層における上記基板との
接合面の端部がその導体層の最外周端部より内側に入り
込んでいる断面構造をなす回路基板を製造する方法にお
いて、上記電気回路パターンの導体層の周囲を電解研磨
し、上記接合面の端部を除去するようにしたものであ
る。
【0016】
【発明の実施の形態】
実施の形態1.図1(a)(b)(c)はこの発明の実施の形態
1の回路基板を示すもので、同図(a)は平面図、同図
(b)は同図(a)のB−B線断面、電極パターン端部を示
す断面図、同図(c)は同図(b)の部分拡大断面図であ
る。図において、1は絶縁基板、例えばこの場合は板厚
が1mmの窒化アルミニウム基板、21は絶縁基板1の一
面に設けられた導体層の電気回路パターンで、この場合
は機器動作中に高電圧となるコレクタ電極、3は絶縁基
板1の他面に設けられた導体層の接地電極、4は半導体
素子、5は絶縁基板1の一面に設けられた導体層の電気
回路パターンで、この場合はエミッタ電極である。接地
電極3は放熱ブロック(図示せず)に接合されている。
各電極パターン21,3を構成する導体層は銅板で、そ
の厚さは 0.3mmである。コレクタ電極21の端部はR加
工され、基板1との接合面端部21aはコレクタ電極2
1の最外周端より内側に入り込むように形成されてい
る。
【0017】まず、この構成の回路基板の製造方法の一
例を図2のブロック図により説明する。本製造方法で
は、電極パターンの形成後、基板に電極パターンを接合
する前に予め電極パターン端部を加工、断面の鋭角部を
なくす工程を施している。本実施の形態ではコレクタ電
極パターン21の端部21aを接合前にR加工してい
る。このようなR形状は、切削により接合前にパターン
端面を削ることによって形成できる。また、電界研磨に
よっても達成できる。そして、これら電極パターンは、
例えば特公昭60−4154号公報に開示されている従
来法により、即ち高温でセラミックスと反応させること
によって接合される。この製造方法のように、予め電極
パターンをセラミックス、窒化アルミニウム基板へ積層
する前に加工することにより、セラミック基板を傷つけ
ることなく回路基板を形成することができる。また、電
界研磨においては、電界が集中する21a部のような鋭
角部では研磨される速度が速くなるので、鋭角部を除去
するR形状に加工するのには適する加工方法である。銅
パターンの電界研磨は、例えば、100mm×10mm×1mm の
銅パターンの端部を加工する場合、リン酸(H3PO4)水
溶液(85%)中にて銅パターンを陽極として20アンペ
アの電流を約1分間流すことにより、電極エッジ21a
に 0.1mmの曲率を持つR形状を形成することができる。
【0018】本実施の形態1の効果を示すために断面形
状に依存して電極パターン端部である21a部での最大
電界がどのようになるかを計算し、その結果を図3の特
性図に、エッジ21a部の最大電界の曲率半径依存性と
して示した。なお、破線は図20に示した従来構造の鋭
角部2a(曲率半径rを0.01mmとして演算した場合)に
おける電界を示している。図3に示したように曲率半径
rが大きくなるに従って、最大電界が小さくなってお
り、R加工を施すことにより電界抑制効果が顕著である
ことがわかる。
【0019】本実施の形態では、電極周辺部の断面形状
をR形状としたので、電気力線の集中を抑制でき、電界
集中が抑制され、部分放電開始電圧を高く、かつ絶縁破
壊電圧を高くできる効果がある。半導体素子の誤動作を
防止でき、回路基板の信頼性が向上する。なお、電極パ
ターン端部の加工は、銅張基板を所定パターンにエッチ
ング後、数値制御加工により鋭角部を削りとる、あるい
は電解研磨等によって行っても同様の効果を奏する。
【0020】実施の形態2.図4(a)(b)はこの発明の
実施の形態2の回路基板を示すもので、同図(a)は電極
パターン端部を示す断面図、同図(b)は同図(a)の部分
拡大断面図である。22は基板1の一面に形成され、周
辺部をC面加工したコレクタ電極で、接合面端部が内側
に入り込んでいる。本実施の形態2は図19に示した従
来構造におけるパターン端2a近傍がC面となるように
加工し、接合面端部が内側に入り込むようにしたもので
あり、C面加工したことによって、新たにコーナー部が
2カ所形成される。窒化アルミニウム基板1に接するコ
ーナー部、接合面端部を22a、もうひとつを22bと
表す。本実施の形態では、従来構造の電界が最も強くな
る箇所2a近傍に対応する部分では、コレクタ電極22
と接地電極3との距離が外側に向かって徐々に離れてい
くので電界集中が抑制される。また、本実施の形態2で
は、電極パターン端部を外周に沿ってC面加工するため
に、実施の形態1に示した曲線加工よりも加工が容易
で、かつ、電界が抑制できる効果がある。
【0021】本実施の形態2の効果を示すために、C面
の角度に依存して22a部での電界がどのようになるか
を図5の特性図に示した。図4(b)に示すように電極厚
さ0.3mm、C面加工部分の厚さ0.15mm、両コーナー部2
2a,22b部の曲率半径rは0.03mmとして計算した。
なお、破線は従来構造の鋭角部2a(曲率半径rを0.01
mmとして演算した場合)における電界を示している。C
面が窒化アルミニウム基板1面となす角度θが小さくな
るに従って、22a部の最大電界が小さくなっており、
C面加工を施すことにより電界が抑制されることがわか
る。
【0022】実施の形態3.図6(a)(b)(c)はこの発
明の実施の形態3の回路基板、電極の周辺部を折り曲げ
加工した例を示すもので、同図(a)は平面図、同図(b)
は同図(a)のB−B線断面の電極パターン端部を示す断
面図、同図(c)は同図(b)の部分拡大断面図である。2
3は周辺部を窒化アルミニウム基板1の反対側に折り曲
げ加工したコレクタ電極である。鋭角的な電極23のパ
ターン端23aは接地電極3より離れるため、パターン
端23aでの電界は低くなる。折り曲げることによっ
て、電極23が窒化アルミニウム基板1と接する折曲部
23bが生じ、この部分の電界が高くなる。しかし、例
えばプレス加工を使用することにより、折り曲げられた
23b部の曲率半径を大きく加工できるので、パターン
端23aが窒化アルミニウム基板1に接している従来構
造の電極パターンより電界を低くできる特長がある。
【0023】本実施の形態3の効果を示すために、折り
曲げた角度に対して、折曲部(接合部)23b部での電
界がどのように変化するかを調べた。基板厚さ1mm、電
極厚さ 0.3mm、パターン端23aの曲率半径rを0.03m
m、折曲部23bの曲率半径rを0.15mmとして計算し
た。その結果を図7の特性図に示す。従来構造の鋭角部
2a(曲率半径rを0.01mmとして演算した場合:破線で
示す)では最大電界は80kV/mmである。それに比較し
て、折り曲げた場合、パターン端23a部での電界(A
で示す)と折曲部23b部での電界(実線で示す)は低
く、電極のパターン端部を本実施の形態の構造とするこ
とにより、電界抑制効果が得られることが明らかであ
る。
【0024】実施の形態4.図8(a)(b)はこの発明の
実施の形態4の回路基板を示すもので、同図(a)は平面
図、同図(b)は同図(a)のB−B線で切断した電極パタ
ーン端部の断面を示す斜視図である。11はコレクタ電
極2周辺に沿って配置されたコレクタ電極2よりも厚
い、この場合は厚さ1mmのシールド電極であり、シール
ド電極11の窒化アルミニウム基板1と対向する面(端
部)11aはR加工してある。部品が搭載されるコレク
タ電極2としては 0.3mm程度の非常に薄い電極が使用さ
れることが多い。そのため、コレクタ電極のパターン端
部2aをRあるいはC面加工するにしても、電極厚さに
より自ずから限界が生じる。この限界をなくすために、
電極パターン全体を厚くすることが考えられるが、熱応
力に起因する歪みが大きくなるために望ましくない。本
実施の形態4では、部品が搭載される部分の電極、コレ
クタ電極2の厚さよりも厚いシールド電極11を、コレ
クタ電極2のパターンの外周部だけに配置するので、応
力による歪みの問題は発生しない。そして、電極端部、
即ちシールド電極11の厚さを厚くできるので、端部1
1aでの曲率半径rを、コレクタ電極2の膜厚で制限さ
れる曲率半径よりもさらに大きくできる。そして、電極
2の端部2aに集中していた電気力線が電極11の端部
11aへ分散されるので2a部での電界が抑制される。
図9はシールド電極11の効果を示す特性図で、図中、
Bは電極2の周囲の外方向に突出する接合面鋭角部を除
去したのみの端部2a(曲率半径rは0.03mm)における
電界、Cはこれにシールド電極を設けた場合の端部2a
における電界、破線は図20の従来構造の鋭角部2a
(曲率半径rを0.01mmとして演算した場合)における電
界を示している。シールド電極11を設けることにより
電界が抑制されていることがわかる。
【0025】実施の形態5.図10(a)(b)はこの発明
の実施の形態5の回路基板を示すもので、同図(a)は
平面図、同図(b)は同図(a)のB−B線で切断した電
極パターン端部の断面を示す斜視図である。この実施の
形態5では部品を搭載するコレクタ電極2とは独立し、
かつ、コレクタ電極2よりも厚さが厚いガード電極12
をコレクタ電極2の周囲に沿ってこれと離隔して配置し
ている。そして、ガード電極12の外側端面、基板1と
の対向面端部12aはR形状に加工されている。ガード
電極12の電位は、コレクタ電極2と接続することによ
って同電位としてある。本実施の形態の効果は実施の形
態4と同じであり、コレクタ電極2の端部2aに集中し
ている電気力線をガード電極12端部12aに配分され
るような構造として、電界を抑制している。実施の形態
4ではコレクタ電極2の上にシールド電極11を重ねて
接合しているのでコレクタ電極2とシールド電極11と
を接合する工程が必要である。ところが、本実施の形態
では、ガード電極12とコレクタ電極2を同時にセラミ
ック基板の窒化アルミニウム基板1に接合するので工程
が少なくてすみ、かつ、同様の電界抑制効果が期待でき
る。なお、コレクタ電極2とガード電極12との沿面距
離dはセラミック基板1の厚さtと同程度以下であるこ
とが望ましい。図11にガード電極とコレクタ電極間の
沿面距離dとコレクタ電極上の最大電界の関係を示し
た。なお、コレクタ電極2は周囲の外方向に突出するた
接合面鋭角部を除去した端部2aの曲率半径rが0.03m
m、ガード電極12の基板対向面側端部の曲率半径rが
0.5mmの場合の結果である。破線は従来構造の鋭角部2
a(曲率半径rを0.01mmとした場合)における電界を示
している。図11に示したように沿面距離dがセラミッ
ク基板の厚さt以上では最大電界が大きいが、基板厚さ
tを境にdが小さくなると急激に最大電界は小さくな
り、電界抑制の効果が大きいことがわかる。
【0026】実施の形態6.図12(a)(b)はこの発明
の実施の形態6の回路基板、埋め込み電極構造の一例を
示すもので、同図(a)は平面図、同図(b)は同図(a)の
B−B線断面の電極パターン端部を示す断面図である。
コレクタ電極24と同形状の溝をセラミック基板1に形
成し、そこにコレクタ電極24を厚みの半分ほど埋め込
んだ構造としている。一般に、部分放電が生じるのは電
極パターン端部のガス空間部である。ところが図12の
ような埋め込み構造とすると、高電界となる電極24の
パターン端部24a部の周囲にはガス空間がなくなるの
で、放電が発生しにくくなる。図13の断面図に本実施
の形態6の回路基板がシリコンゲル9内に置かれたとき
に、シリコンゲル9内にボイド10が発生したときの様
子を示す。本構造ではコレクタ電極24上の電界の一番
高い部分24aがセラミックスで覆われた構造となって
いるため、ゲル9を充填したときにボイド10が発生し
たとしても高電界部である24aから離れているので、
部分放電開始電圧が低下することはない。この発明で
は、放電の原因となるボイドが高電界部に形成されにく
いという効果がある。なお、コレクタ電極24をすっか
り基板1に埋め込み、コレクタ電極24と基板1とを面
一にしコレクタ電極24が突出しないように形成しても
良い。
【0027】実施の形態7.図14(a)(b)はこの発明
の実施の形態7の回路基板を示すもので、同図(a)は電
極パターン端部を示す断面図、同図(b)は同図(a)の拡
大断面図である。電極に段差をつけた構造からなる実施
の形態を示している。25は周辺部の窒化アルミニウム
基板1への接合面の一部を削り取った段差を有する構造
のコレクタ電極である。基板との接合面端部25aはそ
の上方の突出部25b部分に覆われ、内側に入り込んだ
構造となるので、電気力線は接合面端部25aと上方突
出部の基板との対向面端部25bに分散し接合面端部2
5aでの電界集中を抑制できる。このような構造とする
ことによる電界抑制の効果を図15の特性図に示す。電
極厚さが 0.3mmで、厚みを2分するように段差が形成さ
れ、接合面端部25aの曲率半径rが0.03mmとして計算
した。接合面端部25aの上方突出部端部25bと接合
面端部25aとの距離dが大きくなり、接合面端部25
aが内部に形成されるほど電界が低くなることがわか
る。なお、破線は図20に示した従来構造の鋭角部2a
(曲率半径rを0.01mmとした場合)における電界を示
す。このような段差は電極を形成するための打ち抜き加
工用の型に段差をつけたり、あるいは、電極打ち抜き
後、電極端部を切削加工することにより実現できる。本
実施の形態7は、実施の形態4に示した周辺部を厚く形
成した電極、シールド電極に適用しても電界抑制の効果
が期待できる。
【0028】実施の形態8.図16(a)(b)はこの発明
の実施の形態8の回路基板を示すもので、同図(a)は平
面図、同図(b)は同図(a)のB−B線断面、電極パター
ン端部を示す断面図である。14は窒化アルミニウム基
板1に凹状に形成された溝、15は窒化アルミニウム基
板1の溝14表面に形成された導体膜である。導体膜1
5はコレクタ電極2の端部2a及び溝14部の底面を覆
うようにして形成してある。導体膜15は金属の蒸着や
導電性ペーストを塗布することにより形成できる。従来
構造で高電界となっていた2a部は新たに形成された導
体膜15に覆われて平坦になるため高電界が抑制され
る。また、溝14部も接地電極2に向かってゆるやかな
R形状となっているので電界の集中を抑制することがで
きる。
【0029】なお、上記実施の形態では、絶縁基板とし
てセラミック基板の窒化アルミニウム基板について説明
したが、この発明の効果は他のセラミック基板、セラミ
ックス以外の種々の絶縁基板に対して適用でき、電界集
中を抑制でき、部分放電開始電圧の高い回路基板が得ら
れるることはいうまでもない。
【0030】また、絶縁基板に設けられる導体層の一方
が電気回路パターン、他方が接地電極の場合について説
明したが、両方が電気回路パターンの場合に適用しても
同様の効果を奏する。また、電気回路パターンもコレク
タ電極とエミッタ電極に限らず、種々のものに適用して
も、同様の効果を奏する。さらに、上記実施例では、エ
ミッタ電極には高電圧が印加されないので、電極パター
ンの高電圧が印加されるコレクタ電極だけに、その電極
パターン端部の断面をRあるいはC面加工するなどして
電界を抑制する処理を施したが、エミッタ電極に同様の
処理を施してもよい。さらに、例えば電気回路パターン
の導体層がリング状の場合は、その内周端部において、
基板との接合面端部が突出することなく導体層の中(内
側)の方に入るように形成する。このような場合、厳密
に言うとその導体層最内周端部よりとなるが、この明細
書における導体層最外周端部より内側に入り込む断面構
造は、上記のような場合も含むものとする。
【0031】
【発明の効果】以上のように、この発明に係る回路基板
の第1の構成においては、絶縁基板に設けられる電気回
路パターンの導体層端部を緩やかな曲線となるR加工、
C面加工、あるいは段差加工し、電気回路パターンの導
体層における基板との接合面の端部がその導体層最外周
端部より内側に入り込む断面構造にしたので、回路基板
内の高電界部分の電界集中を抑制でき、絶縁破壊電圧、
部分放電開始電圧を高くでき、回路基板の信頼性を向上
できる。
【0032】また、この発明に係る回路基板の第2の構
成は、上記に加え、電気回路パターンの導体層端部の厚
さを中央部より厚くしたので、さらに電界集中を抑制で
き、絶縁破壊電圧、部分放電開始電圧を高くでき、回路
基板の信頼性を向上できる。
【0033】また、この発明に係る回路基板の第3の構
成は、 電気回路パターンの導体層の周囲の、この導体
層との沿面距離が絶縁基板の厚さ以下の位置に、上記回
路パターンと電気的に接続して設けられ、上記基板との
接合面外周端部が最外周端部より内側に入り込んだ断面
構造をなすガード電極を設けたので、上記と同様、さら
に電界集中を抑制でき、絶縁破壊電圧、部分放電開始電
圧を高くでき、回路基板の信頼性を向上できる。
【0034】また、この発明に係る回路基板の第4の構
成は、電気回路パターンの導体層端部に電気的に接続さ
れ、この端部から上記基板に形成された上記電気回路パ
ターンの導体層を取り巻く凹部の底面部にわたって導電
膜を設けたので、電界集中を抑制でき、絶縁破壊電圧、
部分放電開始電圧を高くでき、回路基板の信頼性を向上
できる。
【0035】また、この発明に係る回路基板の第5の構
成は、電気回路パターンの導体層の少なくとも一部を絶
縁基板に埋設したので、ボイドが電気回路パターンの高
電界部に生じることがないので、部分放電の発生を抑制
でき、回路基板の信頼性を向上できる。
【0036】さらに、この発明に係る回路基板の製造方
法は、電気回路パターンの導体層における上記基板との
接合面の端部がその導体層の最外周端部より内側に入り
込んでいる断面構造をなす回路基板を製造する方法にお
いて、上記電気回路パターンの導体層の周囲を電解研磨
し、上記接合面の端部を除去するようにしたので、容易
に鋭角部を除去でき、電気回路パターン断面を緩やかな
曲線、R形状に加工できる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に係る回路基板の電
極パターン端部を示す断面図である。
【図2】 この発明の実施の形態1に係る回路基板の製
造方法の一例を示すブロック図である。
【図3】 この発明の実施の形態1に係る回路基板の電
界緩和効果を示す特性図である。
【図4】 この発明の実施の形態2に係る回路基板の電
極パターン端部を示す断面図である。
【図5】 この発明の実施の形態2に係る回路基板の電
界緩和効果を示す特性図である。
【図6】 この発明の実施の形態3に係る回路基板の電
極パターン端部を示す断面図である。
【図7】 この発明の実施の形態3に係る回路基板の電
界緩和効果を示す特性図である。
【図8】 この発明の実施の形態4に係る回路基板の電
極パターン端部を示す断面斜視図である。
【図9】 この発明の実施の形態4に係る回路基板の電
界緩和効果を示す特性図である。
【図10】 この発明の実施の形態5に係る回路基板の
電極パターン端部を示す断面斜視図である。
【図11】 この発明の実施の形態5に係る回路基板の
電界緩和効果を示す特性図である。
【図12】 この発明の実施の形態6に係る回路基板の
電極パターン端部を示す断面図である。
【図13】 この発明の実施の形態6に係る回路基板の
電極パターン端部においてボイドが発生した様子を示す
断面図である。
【図14】 この発明の実施の形態7に係る回路基板の
電極パターン端部を示す断面図である。
【図15】 この発明の実施の形態7に係る回路基板の
電界緩和効果を示す特性図である。
【図16】 この発明の実施の形態8に係る回路基板の
電極パターン端部を示す断面図である。
【図17】 従来例の回路基板の電極パターン端部を示
す断面図である。
【図18】 従来の回路基板の製造方法の一例を示す説
明図である。
【図19】 従来の回路基板の製造方法他の例を示すブ
ロック図である。
【図20】 従来例の回路基板の電極パターン端部の拡
大断面図である。
【図21】 従来のシリコンゲル中にボイドが発生した
場合の回路基板の電極パターン端部の拡大断面図であ
る。
【符号の説明】
1 セラミック基板、2 コレクタ電極、3 接地電
極、4 半導体素子、5 エミッタ電極、9 シリコン
ゲル、10 ボイド、11 シールド電極、12 ガー
ド電極、15 導体膜、21〜25 コレクタ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 和晴 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 絶縁基板と、この基板両面に設けられ少
    なくとも一方が電気回路パターンである導体層とを備
    え、上記電気回路パターンの導体層における上記基板と
    の接合面の端部がその導体層最外周端部より内側に入り
    込んでいる断面構造をなすことを特徴とする回路基板。
  2. 【請求項2】 電気回路パターンの導体層端部の厚さが
    中央部より厚いことを特徴とする請求項1記載の回路基
    板。
  3. 【請求項3】 絶縁基板、この基板両面に設けられ少な
    くとも一方が電気回路パターンである導体層、及び上記
    電気回路パターンの導体層の周囲の、この導体層との沿
    面距離が上記絶縁基板の厚さ以下の位置に、上記回路パ
    ターンと電気的に接続して設けられ、上記基板との接合
    面外周端部が最外周端部より内側に入り込んだ断面構造
    をなすガード電極を備えたことを特徴とする回路基板。
  4. 【請求項4】 絶縁基板、この基板両面に設けられ少な
    くとも一方が電気回路パターンである導体層、及び上記
    電気回路パターンの導体層端部に電気的に接続され、こ
    の端部から上記基板に形成された上記電気回路パターン
    の導体層を取り巻く凹部の底面部にわたって設けられた
    導電膜を備えたことを特徴とする回路基板。
  5. 【請求項5】 絶縁基板と、この基板両面に設けられ少
    なくとも一方が電気回路パターンである導体層とを備
    え、上記電気回路パターンの導体層の少なくとも一部が
    上記基板に埋設されていることを特徴とする回路基板。
  6. 【請求項6】 絶縁基板と、この基板両面に設けられ少
    なくとも一方が電気回路パターンである導体層とを備
    え、上記電気回路パターンの導体層における上記基板と
    の接合面の端部がその導体層の最外周端部より内側に入
    り込んでいる断面構造をなす回路基板を製造する方法に
    おいて、上記電気回路パターンの導体層の周囲を電解研
    磨し、上記接合面の端部を除去するようにしたことを特
    徴とする回路基板の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000008686A3 (de) * 1998-08-05 2000-05-11 Siemens Ag Substrat für hochspannungsmodule
EP1041626A2 (de) * 1999-03-31 2000-10-04 Abb Research Ltd. Halbleitermodul
JP2001044634A (ja) * 1999-06-22 2001-02-16 Siemens Ag 高電圧モジュール用の基板
JP2001068623A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体モジュール
JP2008258482A (ja) * 2007-04-06 2008-10-23 Hitachi Cable Ltd プリント配線基板の製造方法
JP2013118299A (ja) * 2011-12-05 2013-06-13 Mitsubishi Materials Corp パワーモジュール用基板
JP2014120728A (ja) * 2012-12-19 2014-06-30 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2015144257A (ja) * 2013-12-26 2015-08-06 京セラ株式会社 回路基板およびその製造方法
JP2015164167A (ja) * 2013-11-27 2015-09-10 京セラ株式会社 回路基板、その製造方法、および電子装置
WO2020196746A1 (ja) 2019-03-26 2020-10-01 三菱マテリアル株式会社 絶縁回路基板
WO2021193701A1 (ja) 2020-03-25 2021-09-30 三菱マテリアル株式会社 絶縁回路基板の製造方法
WO2021246369A1 (ja) 2020-06-02 2021-12-09 三菱マテリアル株式会社 絶縁樹脂回路基板の製造方法
WO2022114068A1 (ja) 2020-11-25 2022-06-02 三菱マテリアル株式会社 ヒートシンク一体型絶縁回路基板、および、ヒートシンク一体型絶縁回路基板の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894325B2 (ja) * 1997-06-25 1999-05-24 日本電気株式会社 電子回路のシールド構造
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
JP3849381B2 (ja) * 1999-12-20 2006-11-22 株式会社日立製作所 絶縁回路基板の製造方法
EP1394847A1 (en) * 2001-06-06 2004-03-03 Ibiden Co., Ltd. Wafer prober
JP2003258180A (ja) * 2002-02-27 2003-09-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3863067B2 (ja) * 2002-06-04 2006-12-27 Dowaホールディングス株式会社 金属−セラミックス接合体の製造方法
US7096450B2 (en) * 2003-06-28 2006-08-22 International Business Machines Corporation Enhancement of performance of a conductive wire in a multilayered substrate
JP2005347354A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
DE102004033227A1 (de) * 2004-07-08 2006-01-26 Curamik Electronics Gmbh Metall-Keramik-Substrat
KR101944280B1 (ko) * 2011-05-18 2019-01-31 엘지이노텍 주식회사 카메라 모듈
JP5829139B2 (ja) * 2012-02-03 2015-12-09 日東電工株式会社 配線回路基板およびその製造方法ならびに接続端子
JP6921532B2 (ja) * 2014-03-07 2021-08-18 日本碍子株式会社 接合体の製造方法及び接合体
CN106021667B (zh) * 2016-05-11 2020-03-31 南京邮电大学 绝缘衬底上的硅和体硅横向功率二极管结构参数提取方法
DE102016214741B4 (de) * 2016-08-09 2022-05-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Aufbau für mindestens einen mit elektronischen und/oder elektrischen Bauelementen bestückten Träger
US11236436B2 (en) * 2020-01-23 2022-02-01 Rockwell Collins, Inc. Controlled induced warping of electronic substrates via electroplating
DE102021000469A1 (de) * 2021-01-30 2022-08-04 Rolls-Royce Deutschland Ltd & Co Kg Elektronische Vorrichtung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1539692A1 (de) * 1966-06-23 1969-10-16 Blume & Redecker Gmbh Umklebevorrichtung fuer Spulen
US4164071A (en) * 1977-12-27 1979-08-14 Ford Motor Company Method of forming a circuit board with integral terminals
US4295184A (en) * 1978-08-21 1981-10-13 Advanced Circuit Technology Circuit board with self-locking terminals
JPS55126983A (en) * 1979-03-26 1980-10-01 Hitachi Ltd Discharge gap
JPS604154A (ja) * 1983-06-21 1985-01-10 Ono Pharmaceut Co Ltd 13−アザトロンボキサン類似化合物、その製造方法及びその化合物を有効成分として含有するトロンボキサン起因疾患治療剤
JPS6288346A (ja) * 1985-10-15 1987-04-22 Hitachi Ltd 多層配線基板
JPS6459986A (en) * 1987-08-31 1989-03-07 Toshiba Corp Ceramic circuit board
JPH01120886A (ja) * 1987-11-04 1989-05-12 Mitsubishi Electric Corp セラミツク基板
US5296649A (en) * 1991-03-26 1994-03-22 The Furukawa Electric Co., Ltd. Solder-coated printed circuit board and method of manufacturing the same
JP2898814B2 (ja) * 1992-02-25 1999-06-02 株式会社日立製作所 印刷インダクタ付き多層配線板
US5556023A (en) * 1992-10-30 1996-09-17 Showa Denko K.K. Method of forming solder film
US5679929A (en) * 1995-07-28 1997-10-21 Solectron Corporqtion Anti-bridging pads for printed circuit boards and interconnecting substrates

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000008686A3 (de) * 1998-08-05 2000-05-11 Siemens Ag Substrat für hochspannungsmodule
US6440574B2 (en) 1998-08-05 2002-08-27 Infineon Technologies Ag Substrate for high-voltage modules
EP1041626A2 (de) * 1999-03-31 2000-10-04 Abb Research Ltd. Halbleitermodul
EP1041626A3 (de) * 1999-03-31 2003-07-23 Abb Research Ltd. Halbleitermodul
JP2001044634A (ja) * 1999-06-22 2001-02-16 Siemens Ag 高電圧モジュール用の基板
EP1063700A3 (de) * 1999-06-22 2006-04-19 Infineon Technologies AG Substrat für Hochspannungsmodule
EP1818980A3 (de) * 1999-06-22 2010-08-11 Infineon Technologies AG Substrat für Hochspannungsmodule
JP2001068623A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体モジュール
JP2008258482A (ja) * 2007-04-06 2008-10-23 Hitachi Cable Ltd プリント配線基板の製造方法
JP2013118299A (ja) * 2011-12-05 2013-06-13 Mitsubishi Materials Corp パワーモジュール用基板
JP2014120728A (ja) * 2012-12-19 2014-06-30 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2015164167A (ja) * 2013-11-27 2015-09-10 京セラ株式会社 回路基板、その製造方法、および電子装置
JP2015144257A (ja) * 2013-12-26 2015-08-06 京セラ株式会社 回路基板およびその製造方法
WO2020196746A1 (ja) 2019-03-26 2020-10-01 三菱マテリアル株式会社 絶縁回路基板
KR20210142631A (ko) 2019-03-26 2021-11-25 미쓰비시 마테리알 가부시키가이샤 절연 회로 기판
WO2021193701A1 (ja) 2020-03-25 2021-09-30 三菱マテリアル株式会社 絶縁回路基板の製造方法
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