JP2015164167A - 回路基板、その製造方法、および電子装置 - Google Patents
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Abstract
【解決手段】 絶縁基板1の上面に、互いに間隙2aを空けて接合された複数の第1金属板と、複数の第1金属板2と対向しており、絶縁基板1の下面に接合された第2金属板3と、を有しており、第2金属板3の上面に、上面視において、間隙2aと重なって沿うように形成された溝3aが設けられている。それによって上面の第1金属板2から絶縁基板1に加わる応力と下面の第2金属板3から絶縁基板1に加わる応力の差は小さくなる。また、第2金属板3の下面は連続しているため、熱伝導性の低下は抑えることができる。
【選択図】図1
Description
金属板3とを備えている。また、図1に示す例において、電子装置20は、回路基板10と、電子部品5とを備えている。
り、回路基板の大きさまたは用いる材料の熱伝導率または強度に応じて選択すればよい。
1つを有していてもよい。なお、このろう材4の厚みは、例えば約5〜100μm程度であ
ればよい。
mである。銅板は、電気抵抗が低く高熱伝導性を有するので、第1金属板2を構成する部材として好ましい。
I(Large Scale Integrated circuit)、IGBT(Insulated Gate Bipolar Transistor)、またはMOS−FET(Metal Oxide Semiconductor - Field Effect Transistor)等の半導体素子である。
隙2aと重なって沿うように形成された溝3aが設けられている。この構成によれば、間隙2aの両側の第1金属板2の体積と、溝3aの両側の第2金属板3の体積とは、絶縁基板1を挟んで略等しくなる。また、複数の第1金属板2と絶縁基板1との接合面の形状は、第2金属板3と絶縁基板1との接合面の形状と、絶縁基板1を挟んで略面対称となる。よって、複数の第1金属板2と絶縁基板1との熱膨張差に起因する曲げ応力は、第2金属板3と絶縁基板1との熱膨張差に起因する曲げ応力と略等しくなるので、全体の曲げ応力は低下し、絶縁基板1のクラック発生、又は金属板2、3の剥離を抑制することができる。また、第2金属板3の上面に形成されているのは溝3aであり、この溝3aの底部は下面まで到達していないので、第2金属板3の下面の面積の減少を抑制できる。従って、第2金属板3の下面からの放熱効率を維持することができる。
る。また、溝3aの深さは、第2金属板3の厚みにもよるが、例えば、約5〜500μmで
ある。
互いに側面が対向しており、この側面は、厚み方向の中央部が第1金属板2の上面側及び下面側よりも突き出ている。この構成により、突き出ていない下面側では、第1金属板2同士の沿面距離が近接しないので、沿面放電の発生を抑制できる。また、上面側でも、第1金属板2の角部同士の距離が近接しないので、空中での放電を抑制できる。また、このように、下面側および上面側で放電を抑制できると同時に、厚み方向の中央部は突き出ているので、第1金属板2の体積を増大させることができ、電気抵抗を低下させることができる。
Tiを含み、In、又はSnによって融点を790℃程度に調整したものが用いられる。
の接合面側から行って第1溝22aを形成した場合、第1金属板2の高密度配置が可能となる。
工程では、あえて溝(第1溝22a)の状態で形成を止めている。よって、第1溝22aの底部は第1金属板母材22の上面まで到達していないので、第3工程の加熱処理中、複数の第1金属板領域22A、22B、22Cは互いに連結している状態である。よって、例えば、複数の第1金属板が互いに分離した状態で加熱処理を行う場合と比較して、加熱中の絶縁基板1における曲げ変形は第1金属板母材22によって抑制される。よって、製造中における絶縁基板1のクラック発生、又は金属板2、3の剥離を抑制することができる。
張差、および、絶縁基板1下面における第2金属板3との熱膨張差は、さらに等しくなるので、絶縁基板1のクラック発生、又は金属板2、3の剥離をさらに抑制することができる。
2・・・第1金属板
2a・・・間隙
3・・・第2金属板
3a・・溝(第2溝)
4・・・ろう材
5・・・電子部品
6・・・ボンディングワイヤ
7・・・マスキング
10・・・回路基板
20・・・電子装置
22・・・第1金属板母材
22a・・・第1溝
22A、22B、22C・・・複数の第1金属板領域
Claims (12)
- 絶縁基板と、
該絶縁基板の上面に、互いに間隙を空けて接合された複数の第1金属板と、
該複数の第1金属板と対向しており、前記絶縁基板の下面に接合された第2金属板と、を有しており、
前記第2金属板の上面又は下面に、上面視において、前記間隙と重なって沿うように形成された溝が設けられている
回路基板。 - 前記複数の第1金属板は、前記間隙を介して、互いに側面が対向しており、
該側面は、厚み方向の中央部が前記第1金属板の上面側及び下面側よりも突き出ている
請求項1記載の回路基板。 - 前記側面は、凸形状の曲面となっている
請求項2記載の回路基板。 - 前記溝と前記間隙とは上面視において側面の位置が同一であり、かつ、前記溝の幅は、前記間隙の幅と同一である
請求項1乃至請求項3のいずれか記載の回路基板。 - 前記溝の深さは、前記第2金属板の厚みの半分以上である
請求項4記載の回路基板。 - 上面視において、前記間隙の側面の位置と、前記溝の側面の位置とが異なっている
請求項1乃至請求項3のいずれか記載の回路基板。 - 前記溝の幅は、前記間隙の幅より狭い
請求項6に記載の回路基板。 - 前記溝の深さは、前記第2金属板の厚みの半分以上である
請求項7に記載の回路基板。 - 前記溝の幅は、前記間隙の幅より広い
請求項6に記載の回路基板。 - 前記溝の深さは、前記第2金属板の厚みの半分以下である
請求項9に記載の回路基板。 - 絶縁基板と、下面に第1溝を有しており、該第1溝を隔てて配置された複数の第1金属板領域を有する第1金属板母材と、上面に前記第1溝と線対称な形状の第2溝が設けられた第2金属板と、を準備する第1工程と、
前記第1金属板母材の下面を前記絶縁基板の上面に配置し、上面視した際に前記第2溝が前記第1溝と重なって沿うように、かつ、前記第2金属板が前記複数の第1金属板領域と対向するように、前記第2金属板の上面を前記絶縁基板の下面に配置する第2工程と、
加熱処理によって、前記第1金属板母材および前記第2金属板を前記絶縁基板に接合させる第3工程と、
前記第1金属板母材の上面から前記第1溝の底部までの部分を除去し、互いに間隙を空けて分離された複数の第1金属板を形成する第4工程と、
を有する回路基板の製造方法。 - 請求項1乃至請求項10のいずれかに記載の回路基板と、
該回路基板に搭載された電子部品とを含んでいる
電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014104381A JP6317178B2 (ja) | 2013-11-27 | 2014-05-20 | 回路基板および電子装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
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JP2013245081 | 2013-11-27 | ||
JP2013245081 | 2013-11-27 | ||
JP2014014434 | 2014-01-29 | ||
JP2014014434 | 2014-01-29 | ||
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2015164167A true JP2015164167A (ja) | 2015-09-10 |
JP6317178B2 JP6317178B2 (ja) | 2018-04-25 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP6317178B2 (ja) |
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