JP4712303B2 - ワンパッケージ化されたダイを有する半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、より詳細には、少なくとも２つのワンパッケージ化された半導体ダイを含む半導体装置に関する。
一般にコパック（copak）と称されるワンパッケージ化された装置が良く知られている。通常、そのような装置は、共通のハウジングにパッケージ化された２つ又はそれよりも多くの同一の又は異なる半導体装置を含む。そのような構成によって達成される利益は、回路内の同一の機能に対して用いられる別々にパッケージ化された半導体ダイによって消費されるよりも、回路基盤上でより小さな空間を占める、よりコンパクトな電子パッケージである。この空間の節約によって、同一の空間により多くの電子部品を有する、よりコンパクトな装置及び／又はより複雑な装置の構築が無理なく可能になる。
多くのコパック装置はモールドハウジングとリードフレームとを含む。リードフレームが半導体ダイを回路内の外部要素へ接続するために用いられる一方で、ハウジングは、水蒸気のような環境要素に対して半導体ダイへ保護を与える。したがって、この従来の構成は、コパックのコストに加わるだけでなく、コパックの製造を複雑にするいくつかの構成要素を必要とする。したがって、アセンブリに要求される構成要素の数を減少させつつ、２つ又はそれよりも多くの装置を有するコパック装置が望まれている。
この発明に係る半導体装置は、少なくとも２つの同一の又は異なる半導体ダイを含む。２つの半導体ダイは、これら半導体ダイのうちの少なくとも一つに対して外部コネクタとして役立つことのできる共通の外部金属クリップ内にワンパッケージ化されている。
本発明の第１の側面によれば、２つの同一の又は異なる半導体ダイは、外部導電クリップ内に収容され、該外部導電クリップは、ダイのためのハウジングとダイのうちの一つを電子回路の外部構成要素へ接続するための電気コネクタとの両方に役立つ。
特に、本発明に係るワンパッケージ化された半導体装置は、実質的に平らなウェブ部（ｗｅｂ ｐｏｒｔｉｏｎ）と、空間を画定する複数の壁と、を有することができる。ＭＯＳＦＥＴとすることができる第１半導体ダイは、ドレイン電極で導電層によってウェブ部へ電気的に接続されており、導電層は、はんだ層又は導電性エポキシとすることができる。外部導電クリップの２つの対向壁の端縁部から延在する２つの隆起部は、回路基盤のような基板上の対応する電気パッドへの接続を形成し、これによりＭＯＳＦＥＴのドレイン電極が電子回路内の適切な箇所へ接続される。
第２半導体ダイは内部導電クリップ内に配置され、該クリップは、絶縁層によって外部導電クリップのウェブ部に接続されているがウェブ部から絶縁されている。第２半導体ダイは第１半導体ダイと同一のＭＯＳＦＥＴ、又は第１半導体ダイの動作を制御するために半導体チップ上に形成された集積回路とすることができる。
この発明の第１の側面によれば、第１半導体ダイの厚さと内部導電クリップ及び第２半導体ダイの全体の高さとは、それぞれの頂部表面が互いに同一平面に、かつ好適には隆起部の接触表面と同一平面にあるように等しい。この結果を達成するために、第２半導体ダイは、その厚さを減少させるために基部（ｇｒｏｕｎｄ）とすることができる。
この発明に係る内部導電クリップは、基部プレートと、基部プレートの端縁部から実質的に垂直に延在する複数の壁と、を含む。内部導電クリップの壁の少なくとも一つは、外部導電クリップの隆起部と好ましくは同一平面にある接触表面を画定するために屈曲された拡張部を含む。内部導電クリップの接触表面は、第２半導体ダイを電子回路内の位置へ接続するために、基板上の適切なパッドと接触を形成する。好ましくは、内部導電クリップの外部表面は、絶縁表面を形成するよう化学的に処理されているか、又はポリイミドのような電気的絶縁ポリマー層によって絶縁されている。内部導電クリップの内部表面は、銀のような導電性の高い金属で好ましくは被覆されている。内部導電クリップは、第２半導体ダイを少なくとも部分的に受ける実質的に垂直な壁を形成するために銅箔の端縁部を持ち上げることによって形成され得る。
この発明の第２実施例に係るワンパッケージ化された半導体装置は、第１実施例で用いられたものと実質的に同様の金属缶とすることができる外部導電クリップを含む。第２実施例に係る半導体装置は、少なくとも２つの同一の又は異なる半導体ダイを含み、半導体ダイのそれぞれは、導電性はんだ層又は導電性エポキシによって外部導電クリップのウェブ部へ電気的に接続された主電極のうちの少なくとも一つを有する。この実施例では、外部導電クリップは、半導体ダイのためのハウジングと、装置を電子回路内の外部構成要素へ接続するコネクタと、の両方として役に立つ。
この発明の他の特徴及び優位点は、添付の図面を参照する本発明の次の記述から明らかとなろう。
図１は、この発明の第１実施例に係る半導体装置１０を示す。半導体装置１０は、外部導電クリップ１２を含む。外部導電クリップ１２は、ウェブ部１４と、空間を画定するためにウェブ部１４の端縁部から延在する複数の壁１６と、を含む金属缶である。外部導電クリップ１２は銅から形成することができ、好ましくは銀で被覆される。第１半導体ダイ１８は、外部導電クリップ１２の壁１６によって画定された空間内に配置されている。第１半導体ダイ１８は、垂直導電性ＭＯＳＦＥＴ、パワーダイオード、ＩＧＢＴ、又は同様のものとすることができる。この発明の第１実施例では、第１半導体装置１８は、ソース電極２０、ゲート電極２２、及びドレイン電極２４を有する垂直導電性ＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌ ｃｏｎｄｕｃｔｉｏｎ ＭＯＳＦＥＴ）である（図２）。
図２を参照すると、第１半導体ダイ１８のドレイン電極２４は、導電材料層２６によって外部導電クリップ１２のウェブ部１４へ電気的に接続されており、導電材料層２６ははんだ又は導電性エポキシとすることができる。第１実施例に係る半導体装置１０はまた、外部導電クリップ１２の壁１６によって画定された空間内に配置された内部導電クリップ２８をも含む。
図３及び図４を参照すると、内部導電クリップ２８は、銅のシートのような薄い導電性金属シートから好ましくは形成されており、基部プレート部３２の周囲で空間を画定する好ましくは垂直に延在する壁３０を含む。内部導電クリップ２８はまた、クリップ２８の壁３０のうちの一つの端縁部から延在する拡張部３４を含み、接触表面３３を提供するよう曲げられている。内部導電クリップ２８の内部表面は、銀のような導電性の高い材料で被覆することができ、外部表面は、絶縁を形成するよう化学的に処理され得るか、又はポリイミドのような絶縁接着フィルム（ｉｎｓｕｌａｔｉｎｇ ａｄｈｅｓｉｖｅ ｆｉｌｍ）で被覆され得る。内部導電クリップ２８は、壁３０を形成するために薄い銅箔の外部端縁部を持ち上げることによって好ましくは形成される。そのように形成された壁のうちの一つは、接触表面３３として拡張部３４の内部表面を露出させるために外側へ曲げられた拡張部３４を有するべきである。内部導電クリップ２８を形成するために用いられる銅箔は、外部導電クリップ１２の深さよりも薄くするべきである。好ましい実施例では、例えば、外部導電クリップ１２が約０．３９６ｍｍの深さを有する箇所で、約０．１００ｍｍの厚さの銅箔が用いられる。
ここで図１及び図２を参照すると、第２半導体ダイ３６は、内部導電クリップ２８の壁３０内の空間に備わっている。第１実施例では、第２半導体ダイは、導電層３８によって内部導電クリップ２８に電気的に接続されたドレイン電極（不図示）を有するＭＯＳＦＥＴとすることができ、導電層３８は、はんだ、又は銀の加えられたエポキシのような導電性エポキシとすることができる。内部導電クリップ２８の壁３０は、はんだ又は導電性エポキシが外部導電クリップ１２のウェブ部１４にこぼれて接触するのを防止するためのダムとして作用する。第２半導体ダイ３６は、内部導電クリップ２８の基部と外部導電クリップ１２のウェブ部１４との間に配置された絶縁層４０によって外部導電クリップ１２から絶縁されている。好ましい実施例では、第１半導体ダイ１８は、約０．３５０の厚さを有し、導電材料２６によって外部導電クリップ１２の深さにおける頂部に持ち上げられる。第２半導体ダイ３６はまた、その頂部表面が第１半導体ダイ１８の頂部表面と同一平面となるように、内部導電クリップ２８の内側で持ち上げられている。この結果を得るために、第１半導体ダイ１８よりも薄いダイを用いる必要がある。好ましい実施例では、第２半導体ダイ３６は０．２００ｍｍの厚さである。この厚さを達成するために、ダイの背部は、内部缶２８に配置される準備ができる前に、所望の厚さに対する基部とすることができる。
図７を参照すると、この発明の１側面によれば、外部導電クリップ１２は、外部導電クリップ１２の２つの対向壁の端縁部から立ち上がる少なくとも２つの隆起部４２を含む。各隆起部４２は、基板４５上の対応する電気パッド４３と電気的な接触を形成するための平らな接触表面を有する。隆起部４２を介して、第１半導体ダイ１８のドレイン電極２４は、電子回路内の適切な箇所に電気的に接続される。したがって、外部導電クリップ１２は、ハウジングと第１半導体ダイ１２のための電気コネクタとの両方として役立つ。
第１実施例に係る半導体装置１０においては、拡張部３４の接触表面３３、第１半導体ダイ１８のソース電極２０、及び第２半導体ダイ３６のソース電極３５は、外部導電クリップ１２の隆起部４２の接触表面と同一平面である。接触表面３３は、第２半導体ダイ３６のドレイン電極を電子回路内の適切な位置へ接続するために、第２半導体ダイ３６のドレイン電極を基板４５上の適切な導電パッド４７へ接続する。
同様の数字が同様の構成要素と結び付けられる図５及び図６は、この発明の第２実施例に係る半導体装置４４を示す。第２実施例に係る半導体装置４４は、ＭＯＳＦＥＴとすることができる第１及び第２半導体装置１８，１８′を含む。しかしながら、パワーダイオード、ＩＧＢＴＳ、及び同様のものもまた、ＭＯＳＦＥＴの代わりに用いることができる。第１及び第２半導体装置１８，１８′のドレイン電極２４，２４′は、導電層２７，２７′によって外部導電クリップ１２のウェブ部１４へ電気的に接続されている。共通の導電層がまた、独立した導電層２７，２７′の代わりに用いることができる。導電層２７，２７′は、はんだ、又は銀の加えられたエポキシのような導電性エポキシの層とすることができる。第１及び第２半導体装置１８，１８′のソース電極２０，２０′は、互いに同一平面にあり、好ましくは外部導電クリップ１２の隆起部４２と同一平面にある。第２実施例では、外部導電クリップ１２は、ハウジングとして、及び半導体ダイのドレイン電極２４，２４′に対する共通のコネクタとして役立つ。図８に示すように、隆起部４２は、ダイのドレイン電極２４，２４′を電子回路内の適切な箇所に接続するために、基板４５上のパッド４３と電気的な接触を形成する。ダイのソース電極２０，２０′はまた、基板４５上のパッド４９と電気的に接触しており、かくしてソース電極２０，２０′を、図８に示すように、回路内の適切な箇所へ接続する。
当業者は、この発明が、明細書中で開示されるとともに、記述された実施例に関する例によって説明された発明の思想を用いて、様々な組み合わせの半導体ダイによって実施され得る、ということを理解されたい。例えば、第１実施例では第２半導体ダイ３６は、ショットキーダイオード又は第１半導体ダイ１８を制御するための制御ＩＣと置き換えることができる。
この発明は特定の実施例に関して述べられてきたが、多くの他の変形及び修正、及び他の使用は、当業者に明らかとなろう。したがってこの発明は、明細書中の特定の開示によってではなく、添付の特許請求の範囲によってのみ制限されることが好ましい。
この発明の第１実施例に係る半導体装置の平面図である。 図１の１−１線の方向に見たこの発明の第１実施例の断面図である。 この発明の１側面に係る内部導電クリップの側面図である。 図３に示された内部導電クリップの平面図である。 この発明の第２実施例に係る半導体装置の平面図である。 図５の２−２線の方向に見たこの発明の第２実施例の断面図である。 基板に接続されたこの発明の第１実施例に係る半導体装置を示す図である。 基板に接続されたこの発明の第２実施例に係る半導体装置を示す図である。
符号の説明
１０ 半導体装置
１２ 外部導電クリップ
１４ ウェブ部
１８ 第１半導体ダイ
２４ ドレイン電極
２８ 内部導電クリップ
３３ 接触表面
３６ 第２半導体ダイ
３８ 導電層
４０ 絶縁層
４２ 隆起部

Claims (9)

  1. ウェブ部と、空間を形成するために該ウェブ部の端縁部から延在する複数の壁と、を有する外部導電クリップと；
    少なくとも２つの主電極を有する第１半導体ダイであって、前記第１半導体ダイの主電極のそれぞれが該第１半導体ダイのそれぞれの主表面に配置された第１半導体ダイと；
    前記第１半導体ダイの主電極のうちの一つを前記ウェブ部へ電気的に接続する第１導電層と；
    複数の壁を有するとともに、前記空間内にかつ前記ウェブ部上に配置された内部導電クリップと；
    前記内部導電クリップ内に配置され、少なくとも２つの主電極を有する第２半導体ダイであって、前記第２半導体ダイの主電極のうちの一つが第２導電層を介して前記内部導電クリップと接続される、第２半導体ダイと；
    を備え、
    前記外部導電クリップは、該外部導電クリップの前記複数の壁のうちの対向する壁の２つの端縁部から延在する２つの隆起部を含み、各隆起部は、基板上の対応する第１電気的コンタクトパッドと電気的な接触を形成するための接触表面を含み、
    前記内部導電クリップは、該内部導電クリップの前記複数の壁のうちの少なくとも一つから延在する部分を含み、該内部導電クリップの前記複数の壁のうちの少なくとも一つから延在する部分が、前記外部導電クリップの前記２つの隆起部の前記接触表面と同一平面にあり、該内部導電クリップの前記複数の壁のうちの少なくとも一つから延在する部分が、前記基板上の対応する第２電気的コンタクトパッドと電気的な接触を形成するための接触表面を含み、
    絶縁層が、前記内部導電クリップの基部と前記外部導電クリップの前記ウェブ部との間に配置されていて、
    前記外部導電クリップは、金属缶であることを特徴とするワンパッケージ化された半導体装置。
  2. 請求項１記載のワンパッケージ化された半導体装置において、
    前記第１及び第２半導体ダイはＭＯＳＦＥＴであることを特徴とするワンパッケージ化された半導体装置。
  3. 請求項１記載のワンパッケージ化された半導体装置において、
    前記第１半導体ダイは、前記ウェブ部へ接続されたドレイン電極を有するＭＯＳＦＥＴであり、前記第２半導体ダイは、前記ＭＯＳＦＥＴを制御するための集積回路であることを特徴とするワンパッケージ化された半導体装置。
  4. 請求項１記載のワンパッケージ化された半導体装置において、
    前記内部導電クリップは、銅から形成されていることを特徴とするワンパッケージ化された半導体装置。
  5. 請求項１記載のワンパッケージ化された半導体装置において、
    前記内部導電クリップの外部表面は、絶縁性になるように処理されている、又は絶縁体で被覆されていることを特徴とするワンパッケージ化された半導体装置。
  6. 請求項１記載のワンパッケージ化された半導体装置において、
    前記内部導電クリップの内部表面は、銀で被覆されていることを特徴とするワンパッケージ化された半導体装置。
  7. 請求項１記載のワンパッケージ化された半導体装置において、
    前記内部導電クリップを前記ウェブ部へ接続する絶縁層をさらに備えることを特徴とするワンパッケージ化された半導体装置。
  8. 請求項１記載のワンパッケージ化された半導体装置において、
    前記第２半導体ダイは、前記第１半導体ダイよりも薄いことを特徴とするワンパッケージ化された半導体装置。
  9. 請求項１記載のワンパッケージ化された半導体装置において、
    前記第２半導体ダイは、導電性エポキシによって前記内部導電クリップへ電気的に接続されていることを特徴とするワンパッケージ化された半導体装置。
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