JPH08195395A - 絶縁配線層の平坦化 - Google Patents
絶縁配線層の平坦化Info
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Abstract
(57)【要約】
【課題】 安価かつ短時間でデバイスの平坦度を増すこ
と 【解決手段】 配線層の平坦度を改善するように、網状
導線および幅選択性平坦化された層間絶縁膜（ＩＬＤ）
をデポジットする方法を使用する半導体デバイスおよび
その製造方法が開示されている。必要な中空のない導線
の幅がプロセスおよび設計に依存するクリティカル幅よ
りも太くなる場合、中実導線の代わりに、網状導線５２
を使用する。
と 【解決手段】 配線層の平坦度を改善するように、網状
導線および幅選択性平坦化された層間絶縁膜（ＩＬＤ）
をデポジットする方法を使用する半導体デバイスおよび
その製造方法が開示されている。必要な中空のない導線
の幅がプロセスおよび設計に依存するクリティカル幅よ
りも太くなる場合、中実導線の代わりに、網状導線５２
を使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニクスデバイス用の配線層に関し、より詳細には、絶
縁配線層の平坦化に関する。
ロニクスデバイス用の配線層に関し、より詳細には、絶
縁配線層の平坦化に関する。
【０００２】
【従来技術】コンピュータおよび電子機器で見られるよ
うな集積回路には、１つの結晶シリコンチップ上に製造
された何百万個ものトランジスタおよびその他の回路素
子が含まれることがある。所望の機能を達成するため、
チップの表面に分布した回路機素を接続するのに、単一
通路の複雑なネットワークを配線しなければならない。
集積回路の複雑性が増すにつれて、チップを横断する信
号の効率的な配線は次第に困難となってくる。このよう
な作業を容易にするには、それほど昔ではない時には、
単一レベル（一層）の金属導線に限定されていた配線
は、今日のデバイスでは５つもの数の(所望すればそれ
よりも多い)積み重ねられた相互接続された配線レベル
の、密に実装された導線から成ることがある。各々のレ
ベルの導線は代表的には層間絶縁膜(ｉｎｔｅｒｌｅｖ
ｅｌ ｄｉｅｌｅｃｔｒｉｃ：以下ＩＬＤ)、例えば二
酸化シリコン膜によって隣接するレベル(層)から絶縁さ
れる。
うな集積回路には、１つの結晶シリコンチップ上に製造
された何百万個ものトランジスタおよびその他の回路素
子が含まれることがある。所望の機能を達成するため、
チップの表面に分布した回路機素を接続するのに、単一
通路の複雑なネットワークを配線しなければならない。
集積回路の複雑性が増すにつれて、チップを横断する信
号の効率的な配線は次第に困難となってくる。このよう
な作業を容易にするには、それほど昔ではない時には、
単一レベル（一層）の金属導線に限定されていた配線
は、今日のデバイスでは５つもの数の(所望すればそれ
よりも多い)積み重ねられた相互接続された配線レベル
の、密に実装された導線から成ることがある。各々のレ
ベルの導線は代表的には層間絶縁膜(ｉｎｔｅｒｌｅｖ
ｅｌ ｄｉｅｌｅｃｔｒｉｃ：以下ＩＬＤ)、例えば二
酸化シリコン膜によって隣接するレベル(層)から絶縁さ
れる。
【０００３】一般に導線（導体）は絶縁基板（通常この
基板はバイア或いは貫通孔（スルーホール）を含み、電
気接続が必要な場合、導電膜が下方の回路構造と接触で
きるようにする）を覆うように導電膜の１つ以上の層を
デポジットすることによって形成される。導電膜の一部
はマスクパターンを用いて選択的にエッチング除去さ
れ、基板上に同じ厚さのほぼ長方形の横断面を有する別
個の導線のパターンが残される。通常、パターン化後、
導線はＩＬＤで被覆され、その後、付加的導線層が追加
される。
基板はバイア或いは貫通孔（スルーホール）を含み、電
気接続が必要な場合、導電膜が下方の回路構造と接触で
きるようにする）を覆うように導電膜の１つ以上の層を
デポジットすることによって形成される。導電膜の一部
はマスクパターンを用いて選択的にエッチング除去さ
れ、基板上に同じ厚さのほぼ長方形の横断面を有する別
個の導線のパターンが残される。通常、パターン化後、
導線はＩＬＤで被覆され、その後、付加的導線層が追加
される。
【０００４】
【発明が解決しようとする課題】完成したＩＬＤは上部
表面が平坦になっていることが理想的である。この理想
は容易には達成されず、多層導線方法ではしばしば、内
部の導線の固有の空間的形状がＩＬＤ表面上に再現され
る。導線が埋め込まれたＩＬＤのいくつかの平坦化が不
十分な層が形成されると、配線の信頼性に悪影響を与え
る表面の空間的形状に起因する問題、例えば不均一な段
差被覆またはバイアのアンダーエッチングやオーバーエ
ッチングの問題が生じやすい。
表面が平坦になっていることが理想的である。この理想
は容易には達成されず、多層導線方法ではしばしば、内
部の導線の固有の空間的形状がＩＬＤ表面上に再現され
る。導線が埋め込まれたＩＬＤのいくつかの平坦化が不
十分な層が形成されると、配線の信頼性に悪影響を与え
る表面の空間的形状に起因する問題、例えば不均一な段
差被覆またはバイアのアンダーエッチングやオーバーエ
ッチングの問題が生じやすい。
【０００５】かかる問題を解消するため、ＩＬＤ平坦化
のためにいくつかの方法が一般に使用されている。その
うちの１つの方法である化学的機械的平坦化（ＣＭＰ）
方法は、ＩＬＤの上部表面を平滑な空間形状とするよう
に摩耗研磨する方法である。別の方法はエッチバック方
法であり、この方法は一般にＩＬＤ上の空間形状を平坦
にする犠牲的スピンオン層（例えばフォトレジスト）を
一般にデポジット（堆積）しなければならない。この犠
牲的層は、好ましくは同様なレートでＩＬＤ材料をエッ
チングするエッチング剤を用いてエッチング除去され
る。このようなエッチングは正しく行われれば、エッチ
バックにより低スポットが減るよりも多くＩＬＤ層上の
高スポットが減少するので、ある程度の平坦化が行われ
ることとなる。これら方法のいずれも高価であり、時間
がかかり、また平坦化の間にＩＬＤの頂部部分を取り除
くので、一般に厚い初期ＩＬＤデポジションを必要とす
る。
のためにいくつかの方法が一般に使用されている。その
うちの１つの方法である化学的機械的平坦化（ＣＭＰ）
方法は、ＩＬＤの上部表面を平滑な空間形状とするよう
に摩耗研磨する方法である。別の方法はエッチバック方
法であり、この方法は一般にＩＬＤ上の空間形状を平坦
にする犠牲的スピンオン層（例えばフォトレジスト）を
一般にデポジット（堆積）しなければならない。この犠
牲的層は、好ましくは同様なレートでＩＬＤ材料をエッ
チングするエッチング剤を用いてエッチング除去され
る。このようなエッチングは正しく行われれば、エッチ
バックにより低スポットが減るよりも多くＩＬＤ層上の
高スポットが減少するので、ある程度の平坦化が行われ
ることとなる。これら方法のいずれも高価であり、時間
がかかり、また平坦化の間にＩＬＤの頂部部分を取り除
くので、一般に厚い初期ＩＬＤデポジションを必要とす
る。
【０００６】
【課題を解決するための手段】本発明はデバイスの平坦
度を増すための配線構造体および方法を提供するもので
ある。代表的な配線レベルは、種々の異なる幅の導線
（導体）を含む。作動中、小電流を流す導線は特定の製
造方法のための設計規則で決められた最小幅を用いてレ
イアウトできる。より大電流を流さなければならない他
の導線または他の設計条件（例えばアライメント許容
度）に合致しなければならない他の導線は、より太い幅
でレイアウトできる。一般に、パワーバスラインおよび
ボンドパッドのような最大の導電領域は、平坦化が重要
でない最上部の導電レベルに形成される。
度を増すための配線構造体および方法を提供するもので
ある。代表的な配線レベルは、種々の異なる幅の導線
（導体）を含む。作動中、小電流を流す導線は特定の製
造方法のための設計規則で決められた最小幅を用いてレ
イアウトできる。より大電流を流さなければならない他
の導線または他の設計条件（例えばアライメント許容
度）に合致しなければならない他の導線は、より太い幅
でレイアウトできる。一般に、パワーバスラインおよび
ボンドパッドのような最大の導電領域は、平坦化が重要
でない最上部の導電レベルに形成される。
【０００７】あるＩＬＤデポジット方法では、クリティ
カル幅よりも細い導線を自然に平坦化できる（すなわち
導線のエッジを覆うように平坦なＩＬＤ上部表面を形成
する）ことが今回は判明した。特定の導線の高さ、所望
のＩＬＤデポジット深さおよび所望の平面度が与えられ
れば、通常実験によりかかる方法に対するクリティカル
幅を決定できる。本発明は種々の導線（そのうちのいく
つかはクリティカル幅よりも太い幅を必要とする）を製
造が望まれる導電レベルでのこの性質を利用するもので
ある。今回、ＩＬＤデポジット平坦度を改善し、より広
い導電横断面を提供する導線を形成するのに、一体形成
された導電セグメントの網目細工物を使用できることが
判明した。ＩＬＤの平坦度を改善するために網状（メッ
シュ状）の導線構造を使用することは明らかに本願発明
が最初である。かかる導線は、（等価的な長さおよび抵
抗率の非網状導線と比較して）基板上により広い表面積
を必要とするが、かかる導線は一般に、所定のレベル上
の全面積のうちの何分の１かを占める。網状導線を使用
する少なくとも１つの実施例では、ＩＬＤはデポジット
中に平坦になるので、デポジット後のＣＭＰまたはエッ
チバック工程は不要となる。別の実施例では、ＣＭＰの
研磨時間は劇的に短縮できる。
カル幅よりも細い導線を自然に平坦化できる（すなわち
導線のエッジを覆うように平坦なＩＬＤ上部表面を形成
する）ことが今回は判明した。特定の導線の高さ、所望
のＩＬＤデポジット深さおよび所望の平面度が与えられ
れば、通常実験によりかかる方法に対するクリティカル
幅を決定できる。本発明は種々の導線（そのうちのいく
つかはクリティカル幅よりも太い幅を必要とする）を製
造が望まれる導電レベルでのこの性質を利用するもので
ある。今回、ＩＬＤデポジット平坦度を改善し、より広
い導電横断面を提供する導線を形成するのに、一体形成
された導電セグメントの網目細工物を使用できることが
判明した。ＩＬＤの平坦度を改善するために網状（メッ
シュ状）の導線構造を使用することは明らかに本願発明
が最初である。かかる導線は、（等価的な長さおよび抵
抗率の非網状導線と比較して）基板上により広い表面積
を必要とするが、かかる導線は一般に、所定のレベル上
の全面積のうちの何分の１かを占める。網状導線を使用
する少なくとも１つの実施例では、ＩＬＤはデポジット
中に平坦になるので、デポジット後のＣＭＰまたはエッ
チバック工程は不要となる。別の実施例では、ＣＭＰの
研磨時間は劇的に短縮できる。
【０００８】本明細書には、半導体デバイス上のパター
ン化された導線および隣接領域を覆うように、平坦にさ
れた絶縁体を製造するための本発明に係わる方法が記載
されている。この方法は、基板上に導電材料の層をデポ
ジットし、限定領域内の導電材料の層を除き、導線のた
めの位置および周辺壁を画定することから成る。この方
法は更に限定領域内の１つ以上の領域から導電材料の層
を除き、導線のための内部壁を形成する（導電材料除去
工程の双方は同時に行うことが好ましい）。従って、導
線の電流を流す能力は導線の全幅よりも狭い最小の水平
方向の大きさの、２つ以上の一体に形成された導電セグ
メントに分割される。この方法は、更に、好ましくは水
平方向の最小の大きさに基づき、最小のもの（ｆｅａｔ
ｕｒｅｓ）から最大のものの順に選択的に平坦化する方
法により（更に好ましくは、化学的気相法およびバック
スパタリングを同時に行う方法により）、導線および基
板を覆うように絶縁層を形成する工程を含むことができ
る。
ン化された導線および隣接領域を覆うように、平坦にさ
れた絶縁体を製造するための本発明に係わる方法が記載
されている。この方法は、基板上に導電材料の層をデポ
ジットし、限定領域内の導電材料の層を除き、導線のた
めの位置および周辺壁を画定することから成る。この方
法は更に限定領域内の１つ以上の領域から導電材料の層
を除き、導線のための内部壁を形成する（導電材料除去
工程の双方は同時に行うことが好ましい）。従って、導
線の電流を流す能力は導線の全幅よりも狭い最小の水平
方向の大きさの、２つ以上の一体に形成された導電セグ
メントに分割される。この方法は、更に、好ましくは水
平方向の最小の大きさに基づき、最小のもの（ｆｅａｔ
ｕｒｅｓ）から最大のものの順に選択的に平坦化する方
法により（更に好ましくは、化学的気相法およびバック
スパタリングを同時に行う方法により）、導線および基
板を覆うように絶縁層を形成する工程を含むことができ
る。
【０００９】バックスパタリングデポジットの前に絶縁
シード層をデポジットを実施し、バックスパタリングデ
ポジットの後に（大きなバックスパタリングを行うこと
なく）従来のＣＶＤオーバーレイヤーをデポジットして
も良い。或いは代替方法として、スピンコーティング
（回転被覆）される絶縁体として、選択的な平坦化デポ
ジット層をデポジットしても良い。導電セグメントは半
導体デバイスのための最小設計規則に等価な大きさおよ
び／または間隔で形成できる。このデバイスは、例えば
更に平坦度を増すように、デポジット後、化学的機械的
な研磨をすることができる。
シード層をデポジットを実施し、バックスパタリングデ
ポジットの後に（大きなバックスパタリングを行うこと
なく）従来のＣＶＤオーバーレイヤーをデポジットして
も良い。或いは代替方法として、スピンコーティング
（回転被覆）される絶縁体として、選択的な平坦化デポ
ジット層をデポジットしても良い。導電セグメントは半
導体デバイスのための最小設計規則に等価な大きさおよ
び／または間隔で形成できる。このデバイスは、例えば
更に平坦度を増すように、デポジット後、化学的機械的
な研磨をすることができる。
【００１０】本明細書には半導体デバイス上に平坦にさ
れた絶縁配線構造を形成するための方法が記載されてい
る。この方法は、基板に導電材料の第１層をデポジット
し、所定のパターンで第１層の一部を除き、複数の導電
領域を形成することから成る。導電領域の少なくとも１
つは、網状導線として形成され、この導線はその両端の
間に多数の導線通路を設けるように一体的に形成された
１組の導電セグメントから成る。この方法は更に、デポ
ジットとバックスパタリングを同時に行う方法（好まし
くは成分ガスとしてシラン（ｓｉｌａｎｅ）、Ｏ2 およ
びアルゴンを使用することが好ましいＣＶＤおよびバッ
クスパタリング方法）により、導電領域および基板を覆
うように、少なくとも１つの絶縁層をデポジットするこ
とから成る。この方法は、絶縁層を化学的機械的に研磨
することを更に含むことができる。この方法は更に、絶
縁層を覆うように、導電材料の第２の層をデポジット
し、パターン化することも含むことができる。
れた絶縁配線構造を形成するための方法が記載されてい
る。この方法は、基板に導電材料の第１層をデポジット
し、所定のパターンで第１層の一部を除き、複数の導電
領域を形成することから成る。導電領域の少なくとも１
つは、網状導線として形成され、この導線はその両端の
間に多数の導線通路を設けるように一体的に形成された
１組の導電セグメントから成る。この方法は更に、デポ
ジットとバックスパタリングを同時に行う方法（好まし
くは成分ガスとしてシラン（ｓｉｌａｎｅ）、Ｏ2 およ
びアルゴンを使用することが好ましいＣＶＤおよびバッ
クスパタリング方法）により、導電領域および基板を覆
うように、少なくとも１つの絶縁層をデポジットするこ
とから成る。この方法は、絶縁層を化学的機械的に研磨
することを更に含むことができる。この方法は更に、絶
縁層を覆うように、導電材料の第２の層をデポジット
し、パターン化することも含むことができる。
【００１１】本発明は更に、基板上に形成された複数の
第１の導電領域を備えた半導体デバイスに設けられた金
属化構造物も提供するものである。第１導電領域の少な
くとも１つは、非網状導線であり、第１導電領域の少な
くとも１つは網状導線であり、この網状導線はこの網状
導線の両端の間に多数の導電通路を設けるよう、一体的
に形成された一組の導電セグメント（デバイスの最小設
計規則に等価な大きさおよび／または間隔で形成するこ
とが好ましい）から成る。この構造体は更に第１導電領
域および基板上に載り、局部的（１０μｍ半径内で測
定）に少なくとも３０００Åまで平坦な頂部表面を形成
する１つ以上の絶縁層を更に含む。この構造体は、絶縁
層を覆うように形成された複数の第２の導電領域を更に
含むことができ、この第１の導電領域のうちの少なくと
も１つは絶縁層を介し、第１導電領域のうちの少なくと
も１つに電気的に接続されている。
第１の導電領域を備えた半導体デバイスに設けられた金
属化構造物も提供するものである。第１導電領域の少な
くとも１つは、非網状導線であり、第１導電領域の少な
くとも１つは網状導線であり、この網状導線はこの網状
導線の両端の間に多数の導電通路を設けるよう、一体的
に形成された一組の導電セグメント（デバイスの最小設
計規則に等価な大きさおよび／または間隔で形成するこ
とが好ましい）から成る。この構造体は更に第１導電領
域および基板上に載り、局部的（１０μｍ半径内で測
定）に少なくとも３０００Åまで平坦な頂部表面を形成
する１つ以上の絶縁層を更に含む。この構造体は、絶縁
層を覆うように形成された複数の第２の導電領域を更に
含むことができ、この第１の導電領域のうちの少なくと
も１つは絶縁層を介し、第１導電領域のうちの少なくと
も１つに電気的に接続されている。
【００１２】
【発明の実施の形態】半導体設計では異なる幅のパター
ン化された導線を形成することが長い間慣行となってい
た。例えば導線の幅は信頼性の問題（例えばエレクトロ
マイグレーション）を防止できるように、所定の導線の
ための電流を流す条件に基づいて調節されることが多
い。しかしながら小電流が予想される場合、導線のサイ
ズは所定のデバイスおよび／または半導体製造プロセス
に固有の最小幅に限定される。図１は、（例えば頂部に
ＳｉＯ2 絶縁層を備えた）基板２０上に形成された（Ａ
ｌ０. ５％Ｃｕ合金製の）２本の導線の平面図を示し、
導線２２は（所定の回路レイアウトで通常存在する導線
よりも太い）最小幅の２倍の太い導線を示し、導線２４
は最小幅の導線を示す。図２Ａは、これら同じ導線の横
断側面図を示す。図２Ｂは、導線２４および２２上に載
った矩形のリッジ（粱）３３および３４を有する、概ね
正角（ｃｏｎｆｏｒｍａｌ）の層を形成する、公知の方
法（例えばＰＥＴＥＯＳすなわちｐｌａｓｍａ−ｅｎｈ
ａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉ
ｃａｔｅデポジション）によりＩＬＤ２６をデポジット
した後の導線を示す。これらリッジはＩＬＤ２６上に別
の導電層を設ける前に、前記方法のいずれかにより平坦
化し、図２Ｃに示されるような改善された平坦化を通常
行わなければならない。
ン化された導線を形成することが長い間慣行となってい
た。例えば導線の幅は信頼性の問題（例えばエレクトロ
マイグレーション）を防止できるように、所定の導線の
ための電流を流す条件に基づいて調節されることが多
い。しかしながら小電流が予想される場合、導線のサイ
ズは所定のデバイスおよび／または半導体製造プロセス
に固有の最小幅に限定される。図１は、（例えば頂部に
ＳｉＯ2 絶縁層を備えた）基板２０上に形成された（Ａ
ｌ０. ５％Ｃｕ合金製の）２本の導線の平面図を示し、
導線２２は（所定の回路レイアウトで通常存在する導線
よりも太い）最小幅の２倍の太い導線を示し、導線２４
は最小幅の導線を示す。図２Ａは、これら同じ導線の横
断側面図を示す。図２Ｂは、導線２４および２２上に載
った矩形のリッジ（粱）３３および３４を有する、概ね
正角（ｃｏｎｆｏｒｍａｌ）の層を形成する、公知の方
法（例えばＰＥＴＥＯＳすなわちｐｌａｓｍａ−ｅｎｈ
ａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉ
ｃａｔｅデポジション）によりＩＬＤ２６をデポジット
した後の導線を示す。これらリッジはＩＬＤ２６上に別
の導電層を設ける前に、前記方法のいずれかにより平坦
化し、図２Ｃに示されるような改善された平坦化を通常
行わなければならない。
【００１３】かかる導線上での平坦化を改善するＩＬＤ
二酸化シリコンデポジション方法、すなわち本明細書で
は高密度プラズマ（ＨＤＰ）デポジションと称する方法
を今回開発した。このＨＤＰデポジション方法は、例え
ば次の工程から成る。背面ヘリウム冷却を利用して温度
制御できるよう、反応チャンバ内に（基板を含む）ウェ
ハーを取り付ける。次にチャンバを７ミリトールに減圧
し、６８ｓｃｃｍのＯ 2 と１００ｓｃｃｍのＡｒとの混
合物をチャンバに供給し、２５００Ｗの高周波電源を用
いてプラズマ（これはウェハーも加熱する）を発生し、
バックサイド冷却によりウェハーを約３３０℃に安定化
する。５０秒稼働させた後、チャンバ内に５０ｓｃｃｍ
シランも導入し、酸化シランを（図３Ａにシード層３０
として示される）ウェハーにデポジットする。５６秒稼
働させた後、１６００Ｗのバイアス電力を供給し、バッ
クスパタリングを開始し、この時点で、デポジットした
ある量の酸化物をスパタリングにより除きながら、正味
のデポジションレートは４０Å／ｓｅｃまで低下する。
かかるＨＤＰデポジションの間、バックスパタリングは
導線の上部エッジに沿って層酸化物に優先的に影響し、
最終的にかかる導線に沿って横断面が三角形のリッジを
形成すると信じられている。
二酸化シリコンデポジション方法、すなわち本明細書で
は高密度プラズマ（ＨＤＰ）デポジションと称する方法
を今回開発した。このＨＤＰデポジション方法は、例え
ば次の工程から成る。背面ヘリウム冷却を利用して温度
制御できるよう、反応チャンバ内に（基板を含む）ウェ
ハーを取り付ける。次にチャンバを７ミリトールに減圧
し、６８ｓｃｃｍのＯ 2 と１００ｓｃｃｍのＡｒとの混
合物をチャンバに供給し、２５００Ｗの高周波電源を用
いてプラズマ（これはウェハーも加熱する）を発生し、
バックサイド冷却によりウェハーを約３３０℃に安定化
する。５０秒稼働させた後、チャンバ内に５０ｓｃｃｍ
シランも導入し、酸化シランを（図３Ａにシード層３０
として示される）ウェハーにデポジットする。５６秒稼
働させた後、１６００Ｗのバイアス電力を供給し、バッ
クスパタリングを開始し、この時点で、デポジットした
ある量の酸化物をスパタリングにより除きながら、正味
のデポジションレートは４０Å／ｓｅｃまで低下する。
かかるＨＤＰデポジションの間、バックスパタリングは
導線の上部エッジに沿って層酸化物に優先的に影響し、
最終的にかかる導線に沿って横断面が三角形のリッジを
形成すると信じられている。
【００１４】図３Ｂは、ＨＤＰ によるＩＬＤ３２を導
線２２および２４にほぼ等しい深さまでデポジットした
後の、１つの可能なＩＬＤ横断面を示す。導線２４上の
リッジ３３は、この点でほぼ三角形の横断面を有し、正
味のデポジションレートは極めて低い。これと対照的
に、リッジ３４は三角形のピークを形成せず、基板領域
にデポジットされるＩＬＤと大まかにいって同じレート
で成長する。
線２２および２４にほぼ等しい深さまでデポジットした
後の、１つの可能なＩＬＤ横断面を示す。導線２４上の
リッジ３３は、この点でほぼ三角形の横断面を有し、正
味のデポジションレートは極めて低い。これと対照的
に、リッジ３４は三角形のピークを形成せず、基板領域
にデポジットされるＩＬＤと大まかにいって同じレート
で成長する。
【００１５】図３Ｃに示すように、ＨＤＰデポジション
を継続すると、リッジ３４はリッジ３３および３４のベ
ースが基板から成長するＨＤＰのデポジット層により飲
み込まれるにつれて、平坦なピークとなる。これにより
図２Ｂの従来のＰＥＴＥＯＳ例の場合よりも平坦化が優
れたＩＬＤが形成される。リッジ３４は、最小幅の導線
上に形成されたリッジ３３よりも平坦化が少ない。この
ような傾向は次のように一般化できる。すなわち所定の
デポジション深さでは細い導線は太い導線よりもＨＤＰ
デポジションにより良好に平坦化される。従って、所定
のデポジション厚さおよび平坦度からの所望の最大の偏
差に対し、ＨＤＰデポジション方法のみによりクリティ
カルな幅よりも細い導線を十分に平坦化するように、ク
リティカル幅を決定できる。例えば７５００Åの導線の
厚みおよび１００００ÅのＨＤＰ酸化物の厚みに対し、
約０. ４５μｍよりも細い導線はＨＤＰデポジション後
の１０００Åの平坦度の条件を満たす。
を継続すると、リッジ３４はリッジ３３および３４のベ
ースが基板から成長するＨＤＰのデポジット層により飲
み込まれるにつれて、平坦なピークとなる。これにより
図２Ｂの従来のＰＥＴＥＯＳ例の場合よりも平坦化が優
れたＩＬＤが形成される。リッジ３４は、最小幅の導線
上に形成されたリッジ３３よりも平坦化が少ない。この
ような傾向は次のように一般化できる。すなわち所定の
デポジション深さでは細い導線は太い導線よりもＨＤＰ
デポジションにより良好に平坦化される。従って、所定
のデポジション厚さおよび平坦度からの所望の最大の偏
差に対し、ＨＤＰデポジション方法のみによりクリティ
カルな幅よりも細い導線を十分に平坦化するように、ク
リティカル幅を決定できる。例えば７５００Åの導線の
厚みおよび１００００ÅのＨＤＰ酸化物の厚みに対し、
約０. ４５μｍよりも細い導線はＨＤＰデポジション後
の１０００Åの平坦度の条件を満たす。
【００１６】クリティカル幅よりも太い導線が埋め込ま
れたＩＬＤを平坦化するため、ＨＤＰデポジション後
に、例えばＣＭＰ工程を必要とすることがある。一般に
ＣＭＰは（恐らくより小さくて細いリッジのために）Ｐ
ＥＴＥＯＳ ＩＬＤよりもＨＤＰ酸化物ＩＬＤ上で、よ
り有効であり、図３Ｄに示されるような極めて平坦なＩ
ＬＤ３２が得られる。しかしながらこのような利点は、
ＨＤＰプロセスにより平坦化が不良な、極めて幅広（例
えば最小幅の１０倍）の導線が埋め込まれた構造体に対
しては明らかではない。このような現象のため、ＨＤＰ
酸化物を使用し、（例えば図３Ｂに示されるレベルま
で）ＩＬＤを部分的に形成し、ＨＤＰ酸化物よりも早く
デポジットするＰＥＴＥＯＳ、シランデポジット酸化物
または同様な方法を用いることによりＩＬＤを完成する
ことが好ましい。
れたＩＬＤを平坦化するため、ＨＤＰデポジション後
に、例えばＣＭＰ工程を必要とすることがある。一般に
ＣＭＰは（恐らくより小さくて細いリッジのために）Ｐ
ＥＴＥＯＳ ＩＬＤよりもＨＤＰ酸化物ＩＬＤ上で、よ
り有効であり、図３Ｄに示されるような極めて平坦なＩ
ＬＤ３２が得られる。しかしながらこのような利点は、
ＨＤＰプロセスにより平坦化が不良な、極めて幅広（例
えば最小幅の１０倍）の導線が埋め込まれた構造体に対
しては明らかではない。このような現象のため、ＨＤＰ
酸化物を使用し、（例えば図３Ｂに示されるレベルま
で）ＩＬＤを部分的に形成し、ＨＤＰ酸化物よりも早く
デポジットするＰＥＴＥＯＳ、シランデポジット酸化物
または同様な方法を用いることによりＩＬＤを完成する
ことが好ましい。
【００１７】選択的に平坦化する絶縁層を製造するため
の別の方法として、絶縁層スピンコーティング法があ
る。例えば、ダウコーニング社から入手できる水素シル
セスキオキサン（ｓｉｌｓｅｑｕｉｏｘａｎｅ）を基板
２０および導線２２、２４を含むウェハー上にスピンコ
ーティングし、絶縁層を製造することができる。このデ
ポジションのプロファイルはウェハーに塗布する前のス
ピンコーティング剤の粘度を調節し、および／またはウ
ェハーのスピンレート（１０００〜６０００ｒｐｍのレ
ートが一般的である）を調節することにより、図３Ｂま
たは図３Ｃに示される層と同じに製造できる（性質上、
角は小さく、シード層３０を必要としたり必要としなか
ったりするが）。（パターン化されていないウェハー上
で測定されるか、またはパターン化されたウェハー上の
オープンフィールドで測定される）厚みが０. ２μｍ〜
１μｍの絶縁層は、かかる方法によって容易に製造され
る。スピンオン技術により（例えば図３Ｂにおける層３
２のレベルまで）部分ＩＬＤのみを製造し、ＩＬＤの残
りを例えばＰＥＴＥＯＳまたはシランデポジットＣＶＤ
酸化物により形成することが好ましい。
の別の方法として、絶縁層スピンコーティング法があ
る。例えば、ダウコーニング社から入手できる水素シル
セスキオキサン（ｓｉｌｓｅｑｕｉｏｘａｎｅ）を基板
２０および導線２２、２４を含むウェハー上にスピンコ
ーティングし、絶縁層を製造することができる。このデ
ポジションのプロファイルはウェハーに塗布する前のス
ピンコーティング剤の粘度を調節し、および／またはウ
ェハーのスピンレート（１０００〜６０００ｒｐｍのレ
ートが一般的である）を調節することにより、図３Ｂま
たは図３Ｃに示される層と同じに製造できる（性質上、
角は小さく、シード層３０を必要としたり必要としなか
ったりするが）。（パターン化されていないウェハー上
で測定されるか、またはパターン化されたウェハー上の
オープンフィールドで測定される）厚みが０. ２μｍ〜
１μｍの絶縁層は、かかる方法によって容易に製造され
る。スピンオン技術により（例えば図３Ｂにおける層３
２のレベルまで）部分ＩＬＤのみを製造し、ＩＬＤの残
りを例えばＰＥＴＥＯＳまたはシランデポジットＣＶＤ
酸化物により形成することが好ましい。
【００１８】レジンモールドパッケージにパッケージさ
れた半導体に対しては、パッケージング中の頂部パッシ
ベーション層の応力による割れの発生を防止するため、
チップのコーナー近くにある太い導線には、スリットま
たは小孔の列を形成できることが知られている（米国特
許第4,625,227 号、ハラ外、１９８６年１１月２５
日）。図４に示すように、基板３６上にはボンドパッド
３９およびかかるボンドパッドを囲むガードリング（す
なわちＶccパワーバス）４０に接続されたワイヤーリー
ド線３８が形成されている。ガードリング４０のコーナ
ーに形成されたスリット４２は、コーナー領域において
一般に１００μｍ〜２００μｍの導線の幅を４０〜８０
μｍのセグメントに狭くするので、下方のパッシベーシ
ョン層はパッケージング中に割れが生じるのが防止され
る。
れた半導体に対しては、パッケージング中の頂部パッシ
ベーション層の応力による割れの発生を防止するため、
チップのコーナー近くにある太い導線には、スリットま
たは小孔の列を形成できることが知られている（米国特
許第4,625,227 号、ハラ外、１９８６年１１月２５
日）。図４に示すように、基板３６上にはボンドパッド
３９およびかかるボンドパッドを囲むガードリング（す
なわちＶccパワーバス）４０に接続されたワイヤーリー
ド線３８が形成されている。ガードリング４０のコーナ
ーに形成されたスリット４２は、コーナー領域において
一般に１００μｍ〜２００μｍの導線の幅を４０〜８０
μｍのセグメントに狭くするので、下方のパッシベーシ
ョン層はパッケージング中に割れが生じるのが防止され
る。
【００１９】太い導線に形成されるスリットまたは小孔
は、平坦化ＩＬＤデポジション（例えばＩＤＰ酸化物ま
たはスピンコーティング絶縁物）と組み合わせた時に、
かかるＩＬＤの平坦化を有利に増すことができることが
判明した。上記米国特許第4,625,227 号に開示されてい
るようなスリットまたは小孔は、一般にかかる特徴を提
供するものではなく、これらは頂部のレベルの金属化の
ためのものであり、そこでは平坦化は一般に重要でな
く、かつ、平坦化デポジションにほとんど利点がなく、
或る導線の一部だけがスリットを含み、多くの太い導線
と一部にスリットが設けられた導線は、全チップ表面の
わずかな領域だけが改善（米国特許第4,625,227 号に記
載されている寸法ではＨＤＰデポジションはスリットの
近くでも平坦化しない）しただけで残り、スリット４２
は導線４０の抵抗率の増した断面を発生し、導線４０が
大きな電流を運ぶ場合、エレクトロマイグレーションの
原因となり得る。
は、平坦化ＩＬＤデポジション（例えばＩＤＰ酸化物ま
たはスピンコーティング絶縁物）と組み合わせた時に、
かかるＩＬＤの平坦化を有利に増すことができることが
判明した。上記米国特許第4,625,227 号に開示されてい
るようなスリットまたは小孔は、一般にかかる特徴を提
供するものではなく、これらは頂部のレベルの金属化の
ためのものであり、そこでは平坦化は一般に重要でな
く、かつ、平坦化デポジションにほとんど利点がなく、
或る導線の一部だけがスリットを含み、多くの太い導線
と一部にスリットが設けられた導線は、全チップ表面の
わずかな領域だけが改善（米国特許第4,625,227 号に記
載されている寸法ではＨＤＰデポジションはスリットの
近くでも平坦化しない）しただけで残り、スリット４２
は導線４０の抵抗率の増した断面を発生し、導線４０が
大きな電流を運ぶ場合、エレクトロマイグレーションの
原因となり得る。
【００２０】本発明に従ってパターン化された導線およ
び導線領域は、網状として述べた。すなわち導線内にス
リットまたは孔のパターンが形成され、導線は一組の一
体的に形成された導電セグメントに分割される。平坦化
の利点を最大にするには、かかるパターンを、最小の設
計規則を使用し、（クリティカル幅よりも太い）大きな
導線全体に沿って繰り返し形成し、より低いレベルの金
属化（この金属化は、例えばより低いレベルの金属化の
一部分がその上に導線を有していない場合、必要でな
い）の上の、太い導線ごとに含ませることが好ましい。
更に、所定の導線の電流条件のため、導線の横断面を適
当に維持することが好ましい。すなわち（始めに導線の
幅を過剰設計していない場合には）導線の全幅を増すこ
となく、現在の導線に孔をカットすることは好ましくな
い。
び導線領域は、網状として述べた。すなわち導線内にス
リットまたは孔のパターンが形成され、導線は一組の一
体的に形成された導電セグメントに分割される。平坦化
の利点を最大にするには、かかるパターンを、最小の設
計規則を使用し、（クリティカル幅よりも太い）大きな
導線全体に沿って繰り返し形成し、より低いレベルの金
属化（この金属化は、例えばより低いレベルの金属化の
一部分がその上に導線を有していない場合、必要でな
い）の上の、太い導線ごとに含ませることが好ましい。
更に、所定の導線の電流条件のため、導線の横断面を適
当に維持することが好ましい。すなわち（始めに導線の
幅を過剰設計していない場合には）導線の全幅を増すこ
となく、現在の導線に孔をカットすることは好ましくな
い。
【００２１】本発明によれば、図５は、基板２０上に形
成された網状導線５２と、最小幅の導線２４を示す。網
状導線５２は導電材料が除かれた内側領域５０を有す
る。かかる導線は導線の外壁と同時に内側領域５０が形
成されるように、直接マスクパターンとなるよう設計で
きる。導線５２は、一組の接続された導電セグメント、
すなわち右側セグメント４４と左側セグメント４６と底
部セグメント４８と上部セグメント４９から成るものと
して記載できる。セグメント４４および４６は頂部セグ
メント４９と底部セグメント４８との間のマルチ電流通
路となっている。
成された網状導線５２と、最小幅の導線２４を示す。網
状導線５２は導電材料が除かれた内側領域５０を有す
る。かかる導線は導線の外壁と同時に内側領域５０が形
成されるように、直接マスクパターンとなるよう設計で
きる。導線５２は、一組の接続された導電セグメント、
すなわち右側セグメント４４と左側セグメント４６と底
部セグメント４８と上部セグメント４９から成るものと
して記載できる。セグメント４４および４６は頂部セグ
メント４９と底部セグメント４８との間のマルチ電流通
路となっている。
【００２２】図６は、断面ライン６−６に沿った小さい
導線２４および左側セグメント４６と右側セグメント４
４を通る、図５の側横断面図を含む。幅がクリティカル
幅よりもすべて細くなっている導線セグメント４４およ
び４６並びに、導線２４の上で得られる優秀なＩＬＤ平
坦度を示すためにシード層３０およびＨＤＰ酸化層３２
のデポジションが示されている。
導線２４および左側セグメント４６と右側セグメント４
４を通る、図５の側横断面図を含む。幅がクリティカル
幅よりもすべて細くなっている導線セグメント４４およ
び４６並びに、導線２４の上で得られる優秀なＩＬＤ平
坦度を示すためにシード層３０およびＨＤＰ酸化層３２
のデポジションが示されている。
【００２３】図７は、２つのクロス導電セグメント５６
と、これらにより囲まれた３つの非導電内側領域５０を
含む網状導線５２を示す。かかる装置は図５に示された
導線５２よりも小さい抵抗およびより冗長な導電通路を
有し、しかも比較的平坦化されている。最小値よりも一
般に３倍大きい横断面を必要とする導線に対しては、図
８および９における網状化導線５２のために示されたよ
り複雑なセグメントレイアウトを選択できる。ここで、
これら網状化パターンにおいて、個々の導電セグメント
はあまり異なっていないが、導電セグメントのサイズは
隣接領域５０の間で測定される最小の水平方向の大きさ
によって決められる。図１０は一端にランディングパッ
ド５５を備えた網状導線５２を示す。網状化方法は図９
および１０の双方に示すように、内側領域５０とノッチ
領域５４の双方を製造できる。図１１の最小幅の導線２
４に接続されたランディングパッド５５のような極端な
例では、網状化パターン内にノッチ領域５４だけを含む
ことができる。
と、これらにより囲まれた３つの非導電内側領域５０を
含む網状導線５２を示す。かかる装置は図５に示された
導線５２よりも小さい抵抗およびより冗長な導電通路を
有し、しかも比較的平坦化されている。最小値よりも一
般に３倍大きい横断面を必要とする導線に対しては、図
８および９における網状化導線５２のために示されたよ
り複雑なセグメントレイアウトを選択できる。ここで、
これら網状化パターンにおいて、個々の導電セグメント
はあまり異なっていないが、導電セグメントのサイズは
隣接領域５０の間で測定される最小の水平方向の大きさ
によって決められる。図１０は一端にランディングパッ
ド５５を備えた網状導線５２を示す。網状化方法は図９
および１０の双方に示すように、内側領域５０とノッチ
領域５４の双方を製造できる。図１１の最小幅の導線２
４に接続されたランディングパッド５５のような極端な
例では、網状化パターン内にノッチ領域５４だけを含む
ことができる。
【００２４】図１２は２レベルの導線の一部を示す平面
図である。第１レベルの導線は１本の網状導線５２と、
３本の網状化されていない導線６４を含み、３本の非網
状導線６４のうちの２本は導線５２として終端し、他の
１つは網状ランディングパッド５５として終了してい
る。後者の導線はバイア５８を介して第２レベルの導線
６０の１つ（第２レベルは網状導線を含んでいてもよい
し、いなくてもよい）のうちの１つに電気的に接続され
る。ライン１３−１３に沿う、図１３に示された側横断
面において、ＨＤＰ ＩＬＤ３２および第２レベルの導
線６０の双方は、網状導線および適当なＩＬＤデポジシ
ョン方法で得られる高度の平坦度を示している。
図である。第１レベルの導線は１本の網状導線５２と、
３本の網状化されていない導線６４を含み、３本の非網
状導線６４のうちの２本は導線５２として終端し、他の
１つは網状ランディングパッド５５として終了してい
る。後者の導線はバイア５８を介して第２レベルの導線
６０の１つ（第２レベルは網状導線を含んでいてもよい
し、いなくてもよい）のうちの１つに電気的に接続され
る。ライン１３−１３に沿う、図１３に示された側横断
面において、ＨＤＰ ＩＬＤ３２および第２レベルの導
線６０の双方は、網状導線および適当なＩＬＤデポジシ
ョン方法で得られる高度の平坦度を示している。
【００２５】本発明に従って製造される網状導線は、ク
リティカル幅よりも太いセグメントでも設計できる。か
かる導線の上方の領域はＩＬＤデポジションの後でも平
坦化を必要とすることがあるが、かかる網状導線／ＩＬ
Ｄは一般にＣＭＰによって、等価な非網状導線／ＩＬＤ
よりも速く研磨されて低くなることが判明した。これ
は、例えば他の制約のため導線／ＩＬＤレベルのための
ＣＭＰが回避できない場合の、ＣＭＰ研磨時間を短縮す
るのに有効である。
リティカル幅よりも太いセグメントでも設計できる。か
かる導線の上方の領域はＩＬＤデポジションの後でも平
坦化を必要とすることがあるが、かかる網状導線／ＩＬ
Ｄは一般にＣＭＰによって、等価な非網状導線／ＩＬＤ
よりも速く研磨されて低くなることが判明した。これ
は、例えば他の制約のため導線／ＩＬＤレベルのための
ＣＭＰが回避できない場合の、ＣＭＰ研磨時間を短縮す
るのに有効である。
【００２６】上記実施例は、制限的というよりもむしろ
説明のためのものと見なすべきであるので、本発明は本
明細書に説明した特定の実施例のみに限定されると考え
るべきではない。本明細書に説明した原理は、同一効果
を発生する、本明細書に示していない他の多くの網状化
パターンを設計するのにも利用できる。（連続的に同時
にデポジションとバックスパタリングを行うことと異な
り）デポジションとバックスパタリングサイクルを逐次
行うこと、スパタリングとバックスパタリングを組み合
わせた技術、およびシード層を必要としない技術を含
む、適当な条件下で、本発明に対し他のＩＬＤデポジシ
ョン技術を適用できる。シード層が含まれる場合は、多
くの公知の方法によりシード層自体を製造できる。デポ
ジション＋バックスパタリング方法は、例えばＩＬＤ全
体のうちの１つの層に使用できるだけであり、残りは共
形デポジション（ｃｏｎｆｏｒｍａｌ ｄｅｐｏｓｉｔ
ｉｏｎ）から形成される。他の材料、例えば窒化シリコ
ンおよびシリコンオキシナイトライドをＩＬＤ内に含め
ることができる。スピンオン技術によりＩＬＤデポジシ
ョンに種々の絶縁材料を利用できるが、この理由は、か
かるＩＬＤデポジションのための選択的な平坦化は、主
に粘性およびウェハーのスピンレートに応じて決まるか
らである。パターン化された導線は、組成と関係なく同
様な形状となる傾向があるので、半導体プロセスとコン
パチブルなものであれば実質的に任意の導電材料から導
線自体を形成できる（または非導電サブ層を含むことが
できる）。
説明のためのものと見なすべきであるので、本発明は本
明細書に説明した特定の実施例のみに限定されると考え
るべきではない。本明細書に説明した原理は、同一効果
を発生する、本明細書に示していない他の多くの網状化
パターンを設計するのにも利用できる。（連続的に同時
にデポジションとバックスパタリングを行うことと異な
り）デポジションとバックスパタリングサイクルを逐次
行うこと、スパタリングとバックスパタリングを組み合
わせた技術、およびシード層を必要としない技術を含
む、適当な条件下で、本発明に対し他のＩＬＤデポジシ
ョン技術を適用できる。シード層が含まれる場合は、多
くの公知の方法によりシード層自体を製造できる。デポ
ジション＋バックスパタリング方法は、例えばＩＬＤ全
体のうちの１つの層に使用できるだけであり、残りは共
形デポジション（ｃｏｎｆｏｒｍａｌ ｄｅｐｏｓｉｔ
ｉｏｎ）から形成される。他の材料、例えば窒化シリコ
ンおよびシリコンオキシナイトライドをＩＬＤ内に含め
ることができる。スピンオン技術によりＩＬＤデポジシ
ョンに種々の絶縁材料を利用できるが、この理由は、か
かるＩＬＤデポジションのための選択的な平坦化は、主
に粘性およびウェハーのスピンレートに応じて決まるか
らである。パターン化された導線は、組成と関係なく同
様な形状となる傾向があるので、半導体プロセスとコン
パチブルなものであれば実質的に任意の導電材料から導
線自体を形成できる（または非導電サブ層を含むことが
できる）。
【００２７】以上の説明に関し、更に以下の項を開示す
る。 （１）半導体デバイス上のパターン化された導線および
隣接領域を覆うように平坦化された絶縁体を製造する方
法において、（ａ）基板上に導電材料の層をデポジット
する工程と、（ｂ）前記導線のための位置および周辺壁
を画定するように、前記基板上の限定領域内の導電材料
の前記層を除く工程と、（ｃ）水平方向の最小の大きさ
が前記導線よりも小さい、少なくとも２つの一体的に形
成された導電セグメントのうちで、前記導線の電流を流
す能力を分割するように、前記導線に対する内側および
／またはノッチ壁を形成するように、前記限定領域内の
少なくとも１つの領域から導電材料の前記層を除く工程
と、（ｄ）水平方向の最初の大きさに基づき、最小のも
のから最大のものへ順に選択的に平坦化するデポジショ
ン方法により、前記導線および前記基板を覆うように絶
縁層を形成する工程とを備えた、平坦化された絶縁体を
製造する方法。 （２）絶縁層を形成する前記工程は、ＣＶＤとバックス
パタリングを同時に行う方法により、二酸化シリコンを
デポジットすることを備えた、前記第１項記載の方法。 （３）ＣＶＤとバックスパタリングを同時に行う方法に
よる前記二酸化シリコンデポジット工程の前に、前記導
線および前記基板の上方に絶縁シード層をデポジットす
る工程を更に含む、前記第２項記載の方法。 （４）形成工程（ｄ）の後に前記導線および前記基板の
上方に、ＣＶＤ絶縁層をデポジットすることを更に含
む、前記第１項記載の方法。 （５）前記絶縁層を化学的機械的に研磨する工程を更に
含む、前記第１項記載の方法。 （６）前記導電セグメントを前記半導体デバイスのため
の最小設計規則仕様に形成する、前記第１項記載の方
法。 （７）工程（ｂ）と（ｃ）とを同時に実行する、前記第
１項記載の方法。
る。 （１）半導体デバイス上のパターン化された導線および
隣接領域を覆うように平坦化された絶縁体を製造する方
法において、（ａ）基板上に導電材料の層をデポジット
する工程と、（ｂ）前記導線のための位置および周辺壁
を画定するように、前記基板上の限定領域内の導電材料
の前記層を除く工程と、（ｃ）水平方向の最小の大きさ
が前記導線よりも小さい、少なくとも２つの一体的に形
成された導電セグメントのうちで、前記導線の電流を流
す能力を分割するように、前記導線に対する内側および
／またはノッチ壁を形成するように、前記限定領域内の
少なくとも１つの領域から導電材料の前記層を除く工程
と、（ｄ）水平方向の最初の大きさに基づき、最小のも
のから最大のものへ順に選択的に平坦化するデポジショ
ン方法により、前記導線および前記基板を覆うように絶
縁層を形成する工程とを備えた、平坦化された絶縁体を
製造する方法。 （２）絶縁層を形成する前記工程は、ＣＶＤとバックス
パタリングを同時に行う方法により、二酸化シリコンを
デポジットすることを備えた、前記第１項記載の方法。 （３）ＣＶＤとバックスパタリングを同時に行う方法に
よる前記二酸化シリコンデポジット工程の前に、前記導
線および前記基板の上方に絶縁シード層をデポジットす
る工程を更に含む、前記第２項記載の方法。 （４）形成工程（ｄ）の後に前記導線および前記基板の
上方に、ＣＶＤ絶縁層をデポジットすることを更に含
む、前記第１項記載の方法。 （５）前記絶縁層を化学的機械的に研磨する工程を更に
含む、前記第１項記載の方法。 （６）前記導電セグメントを前記半導体デバイスのため
の最小設計規則仕様に形成する、前記第１項記載の方
法。 （７）工程（ｂ）と（ｃ）とを同時に実行する、前記第
１項記載の方法。
【００２８】（８）半導体デバイス上に平坦化された絶
縁配線層を形成する方法において、（ａ）基板上に導電
材料の第１層をデポジットする工程と、（ｂ）複数の導
電領域を形成し、該導電領域のうちの少なくとも１つが
網状導線となり、該網状導線がその両端の間に多数の導
電通路を設ける１組の一体的に形成された導電セグメン
トを含むように、所定のパターンの導電材料の前記第１
層の複数の部分を除去する工程と、（ｃ）デポジション
およびバックスパタリングを同時に行う方法によりデポ
ジットされる少なくとも１つの選択的に平坦化する層を
含む、少なくとも１つの絶縁層を前記導電領域および基
板の上方にデポジットする工程と、（ｄ）前記網状導線
のすぐ近くの前記絶縁層の一部の前記頂部表面の平坦度
が、等価的長さおよび抵抗率の非網状導線に載っている
同様な絶縁層の頂部表面と比較して改善されるように、
前記絶縁層の頂部表面を覆うように、導電材料の第１の
層をデポジットし、パターン化する工程とを備えた、平
坦にされた絶縁配線層を形成する方法。 （９）前記網状導線に載った前記絶縁層の研磨レート
が、等価的長さおよび抵抗率の非網状導線に載った絶縁
層の研磨レートと比較して、より大きくなるように工程
（ｄ）前に前記絶縁層の前記頂部表面を化学的、かつ機
械的に研磨する工程を更に含む、前記８項記載の方法。 （１０）工程（ｃ）はＣＶＤとバックスパタリングを同
時に行うことにより、二酸化シリコンをデポジットする
工程を含む、前記８項記載の方法。 （１１）前記ＣＶＤおよびバックスパタリング工程は、
成分ガスであるシラン、Ｏ2 およびアルゴンを使用す
る、前記１０項記載の方法。
縁配線層を形成する方法において、（ａ）基板上に導電
材料の第１層をデポジットする工程と、（ｂ）複数の導
電領域を形成し、該導電領域のうちの少なくとも１つが
網状導線となり、該網状導線がその両端の間に多数の導
電通路を設ける１組の一体的に形成された導電セグメン
トを含むように、所定のパターンの導電材料の前記第１
層の複数の部分を除去する工程と、（ｃ）デポジション
およびバックスパタリングを同時に行う方法によりデポ
ジットされる少なくとも１つの選択的に平坦化する層を
含む、少なくとも１つの絶縁層を前記導電領域および基
板の上方にデポジットする工程と、（ｄ）前記網状導線
のすぐ近くの前記絶縁層の一部の前記頂部表面の平坦度
が、等価的長さおよび抵抗率の非網状導線に載っている
同様な絶縁層の頂部表面と比較して改善されるように、
前記絶縁層の頂部表面を覆うように、導電材料の第１の
層をデポジットし、パターン化する工程とを備えた、平
坦にされた絶縁配線層を形成する方法。 （９）前記網状導線に載った前記絶縁層の研磨レート
が、等価的長さおよび抵抗率の非網状導線に載った絶縁
層の研磨レートと比較して、より大きくなるように工程
（ｄ）前に前記絶縁層の前記頂部表面を化学的、かつ機
械的に研磨する工程を更に含む、前記８項記載の方法。 （１０）工程（ｃ）はＣＶＤとバックスパタリングを同
時に行うことにより、二酸化シリコンをデポジットする
工程を含む、前記８項記載の方法。 （１１）前記ＣＶＤおよびバックスパタリング工程は、
成分ガスであるシラン、Ｏ2 およびアルゴンを使用す
る、前記１０項記載の方法。
【００２９】（１２）（ａ）基板上に形成された複数の
第１の導電領域を備え、前記第１導電領域のうちの少な
くとも１つは非網状導線であり、前記第１導電領域のう
ちの少なくとも１つは網状導線であり、前記網状導線
は、この網状導線の両端の間に多数の導電通路を形成す
るように接続された１組の導電セグメントを含み、
（ｂ）更に前記第１導電領域および前記基板に載った少
なくとも１つの絶縁層を備え、該絶縁層の最上部は少な
くとも３０００Åまで局部的に平坦な頂部平面となって
おり、（ｃ）更に前記絶縁層を覆うように形成された複
数の第２導電領域を備え、前記第２導電領域のうちの少
なくとも１つは、前記絶縁層を介して前記第１導電領域
の少なくとも１つに電気的に接続されており、よって、
前記絶縁層の平坦度は等価的な抵抗率および長さの非網
状導線の代わりに前記網状導線を使用することにより、
少なくとも部分的にもたらされる、半導体デバイス上に
設けられた金属化構造体。 （１３）前記網状導線の前記導電セグメントは前記半導
体デバイスのための最小設計規則に等価的なサイズおよ
び／または間隔に形成される、前記１２項記載の構造
体。
第１の導電領域を備え、前記第１導電領域のうちの少な
くとも１つは非網状導線であり、前記第１導電領域のう
ちの少なくとも１つは網状導線であり、前記網状導線
は、この網状導線の両端の間に多数の導電通路を形成す
るように接続された１組の導電セグメントを含み、
（ｂ）更に前記第１導電領域および前記基板に載った少
なくとも１つの絶縁層を備え、該絶縁層の最上部は少な
くとも３０００Åまで局部的に平坦な頂部平面となって
おり、（ｃ）更に前記絶縁層を覆うように形成された複
数の第２導電領域を備え、前記第２導電領域のうちの少
なくとも１つは、前記絶縁層を介して前記第１導電領域
の少なくとも１つに電気的に接続されており、よって、
前記絶縁層の平坦度は等価的な抵抗率および長さの非網
状導線の代わりに前記網状導線を使用することにより、
少なくとも部分的にもたらされる、半導体デバイス上に
設けられた金属化構造体。 （１３）前記網状導線の前記導電セグメントは前記半導
体デバイスのための最小設計規則に等価的なサイズおよ
び／または間隔に形成される、前記１２項記載の構造
体。
【００３０】配線層の平坦度を改善するように、網状導
線および幅選択性平坦化された層間絶縁膜（ＩＬＤ）を
デポジットする方法を使用する半導体デバイスおよびそ
の製造方法。必要な中空でない導線（ｓｏｌｉｄ ｃｏ
ｎｄｕｃｔｏｒ）の幅がプロセスおよび設計に依存する
クリティカル幅よりも太くなる場合、中空でない導線の
代わりに、網状導線５２を使用する（クリティカル幅よ
りも細い導線は適当なＩＬＤデポジションにより平坦化
できる）。網状導線はクリティカル幅よりも細い幅の一
体形成された導電セグメントから形成することが好まし
く、よって（バックスパタリングバイアスにより酸素−
アルゴン雰囲気内のシランの分解によって形成される）
高密度プラズマ酸化物デポジションのようなプロセスに
よって形成されるＩＬＤ３２またはスピンコーティング
は、クリティカル幅よりも細い中空でない導線のよう
に、より太い網状導線を平坦化する。かかる技術を用い
ることにより、例えば化学的機械的研磨またはエッチバ
ックによるＩＬＤ平坦化工程による後のＩＬＤ平坦化工
程は、少なくできるか、または完全に省略できる。
線および幅選択性平坦化された層間絶縁膜（ＩＬＤ）を
デポジットする方法を使用する半導体デバイスおよびそ
の製造方法。必要な中空でない導線（ｓｏｌｉｄ ｃｏ
ｎｄｕｃｔｏｒ）の幅がプロセスおよび設計に依存する
クリティカル幅よりも太くなる場合、中空でない導線の
代わりに、網状導線５２を使用する（クリティカル幅よ
りも細い導線は適当なＩＬＤデポジションにより平坦化
できる）。網状導線はクリティカル幅よりも細い幅の一
体形成された導電セグメントから形成することが好まし
く、よって（バックスパタリングバイアスにより酸素−
アルゴン雰囲気内のシランの分解によって形成される）
高密度プラズマ酸化物デポジションのようなプロセスに
よって形成されるＩＬＤ３２またはスピンコーティング
は、クリティカル幅よりも細い中空でない導線のよう
に、より太い網状導線を平坦化する。かかる技術を用い
ることにより、例えば化学的機械的研磨またはエッチバ
ックによるＩＬＤ平坦化工程による後のＩＬＤ平坦化工
程は、少なくできるか、または完全に省略できる。
【００３１】
【関連出願へのクロスレファレンス】本願に次の本願出
願人による出願を援用して含める。 整理番号 ＴＩ−１９５５２ 米国出願番号 ０８／２９１６３６ 出願日 １９９４年８月１７日 発明者 Ｊａｉｎ 発明の名称 ＨＤＰ ＳｉＯ 膜を含む絶縁スタッ
クを使用するＣＭＰ中にスループットおよび平坦度を高
めること
願人による出願を援用して含める。 整理番号 ＴＩ−１９５５２ 米国出願番号 ０８／２９１６３６ 出願日 １９９４年８月１７日 発明者 Ｊａｉｎ 発明の名称 ＨＤＰ ＳｉＯ 膜を含む絶縁スタッ
クを使用するＣＭＰ中にスループットおよび平坦度を高
めること
【図１】ＩＬＤを平坦化するための従来方法の平面図で
ある。
ある。
【図２】ＩＬＤを平坦化するための従来方法の断面ライ
ン２Ａ−２Ａに沿った側横断面図である。
ン２Ａ−２Ａに沿った側横断面図である。
【図３】平坦にされたＩＬＤを製造する方法の側横断面
図である。
図である。
【図４】レジンモールドパッケージング中に生じる応力
に起因するパッシベーション層の割れを防止するのに使
用される従来のスリット構造の平面図である。
に起因するパッシベーション層の割れを防止するのに使
用される従来のスリット構造の平面図である。
【図５】本発明の導線／ＩＬＤの実施例の平面図であ
る。
る。
【図６】本発明の導線／ＩＬＤの実施例の断面ライン６
−６に沿った側横断面図である。
−６に沿った側横断面図である。
【図７】本発明で利用できる網状導線の一実施例の平面
図である。
図である。
【図８】本発明で利用できる網状導線の一実施例の平面
図である。
図である。
【図９】本発明で利用できる網状導線の一実施例の平面
図である。
図である。
【図１０】本発明で利用できる網状導線の一実施例の平
面図である。
面図である。
【図１１】本発明で利用できる網状導線の一実施例の平
面図である。
面図である。
【図１２】本発明を示す２つの導電レベルの平面図であ
る。
る。
【図１３】本発明を示す２つの導電レベルの断面ライン
１３−１３に沿った側横断面図である。
１３−１３に沿った側横断面図である。
２０ 基板 ２２，２４ 導線 ２６ ＩＬＤ ３０ シード層 ３３，３４ リッジ ３６ 基板 ３８ リード線 ４０ ガードリング ５２ 網状導線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/34
Claims (2)
- 【請求項１】 半導体デバイス上のパターン化された導
線および隣接領域を覆うように平坦化された絶縁体を製
造する方法において、 （ａ）基板上に導電材料の層をデポジットする工程と、 （ｂ）前記導線のための位置および周辺壁を画定するよ
うに、前記基板上の限定領域内の導電材料の前記層を除
く工程と、 （ｃ）水平方向の最小の大きさが前記導線よりも小さ
い、少なくとも２つの一体的に形成された導電セグメン
トのうちで、前記導線の電流を流す能力を分割するよう
に、前記導線に対する内側および／またはノッチ壁を形
成するように、前記限定領域内の少なくとも１つの領域
から導電材料の前記層を除く工程と、 （ｄ）水平方向の最小の大きさに基づき、最小のものか
ら最大のものへ順に選択的に平坦化するデポジション方
法により、前記導線および前記基板を覆うように絶縁層
を形成する工程とを備えた、平坦化された絶縁体を製造
する方法。 - 【請求項２】（ａ）基板上に形成された複数の第１の導
電領域を備え、 前記第１導電領域のうちの少なくとも１つは非網状導線
であり、 前記第１導電領域のうちの少なくとも１つは網状導線で
あり、前記網状導線は、この網状導線の両端の間に多数
の導電通路を形成するように接続された１組の導電セグ
メントを含み、 （ｂ）更に前記第１導電領域および前記基板に載った少
なくとも１つの絶縁層を備え、該絶縁層の最上部は少な
くとも３０００Åまで局部的に平坦な頂部平面となって
おり、 （ｃ）更に前記絶縁層を覆うように形成された複数の第
２導電領域を備え、前記第２導電領域のうちの少なくと
も１つは、前記絶縁層を介して前記第１導電領域の少な
くとも１つに電気的に接続されており、 よって、前記絶縁層の平坦度は等価的な抵抗率および長
さの非網状導線の代わりに前記網状導線を使用すること
により、少なくとも部分的にもたらされる、半導体デバ
イス上に設けられた金属化構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US315529 | 1994-09-30 | ||
| US08/315,529 US5686356A (en) | 1994-09-30 | 1994-09-30 | Conductor reticulation for improved device planarity |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195395A true JPH08195395A (ja) | 1996-07-30 |
Family
ID=23224846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7255398A Pending JPH08195395A (ja) | 1994-09-30 | 1995-10-02 | 絶縁配線層の平坦化 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5686356A (ja) |
| EP (1) | EP0704893A3 (ja) |
| JP (1) | JPH08195395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2012054530A (ja) * | 2010-08-05 | 2012-03-15 | Renesas Electronics Corp | 半導体装置 |
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