JPH0744447B2 - 位相同期ループのための位相・周波数調整回路網および方法 - Google Patents

位相同期ループのための位相・周波数調整回路網および方法

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JPH0744447B2
JPH0744447B2 JP60500245A JP50024584A JPH0744447B2 JP H0744447 B2 JPH0744447 B2 JP H0744447B2 JP 60500245 A JP60500245 A JP 60500245A JP 50024584 A JP50024584 A JP 50024584A JP H0744447 B2 JPH0744447 B2 JP H0744447B2
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    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル位相同期ループの分野に関するもので
あり、具体的にはデジタル位相同期ループのフイードバ
ツク部分内においてデイバイダ比率（分周比）を変えず
に回路の動作中心周波数（operating center frequenc
y）をプログラムして変えることができる改良されたデ
ジタル位相同期ループに関する。
従来の技術 従来のデジタル位相同期ループは、基準動作周波数を与
え一般的にはループの正確な動作周波数に分割されるク
ロツク信号に結合される。分周期のほかに従来のデジタ
ル位相同期ループ回路は、位相比較器および位相補償回
路網を含む。動作すると分割された動作周波数は位相比
較器に結合され、この比較器は分割された動作周波数の
位相と受信したデータ信号の位相とを比較する。位相比
較器は位相補償回路に対して分割されたクロツク信号の
位相を進め、又は遅らせることによつて分割されたクロ
ツク信号の位相を調節するように命令する。この種類の
デジタル位相同期ループは“デジタル位相同期ループ”
と題し本発明の譲受人に譲渡されているマレツク（Male
k）による米国特許第3,983,498号に示され説明されてい
る。
この種類のデジタル位相同期ループは単一周波数位相同
期ループ動作にとつては満足すべきものであるが、多重
周波数動作が可能なループの実施には通常は複雑な回路
を必要とする。一部の従来の位相同期ループは、基準周
波数源とループのクロツク入力との間にプログラマプル
デイバイダを結合することによつて多重周波数動作を実
施する。この技術は位相同期ループの動作範囲を著しく
制限し、僅かな周波数シフトに対してはデイバイダ比率
（分周比）は不可能とまでは云わないが実際的でなくな
る。更に、この種類のデジタル位相同期ループは、微細
な周波数偏移に必要な禁止的なデイバイダ比率の故にト
ーン検出器としての効用は限られている。
発明が解決しようとする課題 従つて本発明の目的は、デジタル位相同期ループ基準ク
ロツクからのパルスを周期的に加算又は減算することに
よつて動作周波数偏移を実施できる多重周波数デジタル
位相同期ループを提供することである。
本発明のもう１つの目的は、位相同期ループフイードバ
ツク分割比率（分周比）を妨害せずに実施できる多重周
波数デジタル位相同期ループを提供することである。
本発明の更にもう１つの目的は、高周波数クロツク入力
を受取ることができしかも微小な増分で変更できる調節
可能な動作周波数を与えることができる多重周波数デジ
タル位相同期ループを提供することである。
簡単に述べると、本発明は多重周波数動作に対してプロ
グラムにより変更できるデジタル位相同期ループを意図
している。この多重周波数デジタル位相同期ループは位
相比較器，帯域幅制御回路，位相および周波数調整回路
網，ループ分周器およびプログラマブル分周器を含む。
位相および周波数調整回路網は基準クロツク入力から偏
移された基準クロツクを誘導する。この回路網は基準ク
ロツク信号および偏移された基準クロツク信号を選択的
に結合することによつて、又は偏移された基準クロツク
信号とともに基準クロツク信号からパルスを選択的にゲ
ートすることによつて位相偏移を実施する。位相および
周波数調整回路網は基準クロツク信号および偏移された
基準クロツク信号を周期的に結合することによつて、又
はプログラマブル分周器の出力によつて決定される速度
で基準クロツク信号からパルスを選択的にゲートするこ
とによつて周波数調整を実施する。多重周波数デジタル
位相同期回路はまたロツク検出器回路を付加することに
よつてトーン検出器回路として用いることもできる。ロ
ツク検出器回路は予めプログラムされた既知の周波数が
ロツクされ検出されたことを示す。
発明の概要 多重周波数デジタル位相同期ループ内に用いる本願発明
に従った位相・同期周波数調整回路網（12）は、単一の
回路網を用いて位相調整（偏移）および周波数調整（偏
移）の両方を別個独立に行えることを特徴としている。
デジタル位相同期ループのフィードバック部分内におけ
る分周比を変えずに回路の動作中心周波数をプログラマ
ブルに変えることができる。プログラマブル入力端子信
号（Ｘ）に応答して正または負のいずれの周波数調整を
すべきであるかを選択できる。この効果は第１インバー
タ手段（191）により得られる。また、プログラマブル
クロック信号（Ｃ）によって決定される割合をもって、
基準クロック信号（Ｂ）にシフトしたクロック信号
（Ａ）を選択的に加算したり、基準クロック信号（Ｂ）
を減少させたりすることによって、確実に周波数を変更
することができる。この加算の効果は、第１ナンドゲー
ト手段（193）、第２インバータ手段（195）、第１フリ
ップフロップ手段（197）、オアゲート手段（213）、第
４ナンドゲート手段（113）および第５ナンドゲート手
段（217）により得られる。一方、減算の効果は、第２
ナンドゲート手段（203）、第３インバータ手段（20
5）、第２フリップフロップ手段（111）、ノアゲート手
段（215）、第３ナンドゲート手段（135）および第５ナ
ンドゲート手段（217）により得られる。
また、位相比較器（18）から正または負の位相偏移信号
を受信することにより、基準クロック信号（Ｂ）にパル
スを加算したり減算したりして正または負の位相偏移を
実行することができる。この効果は、第３・第４フリッ
プフロップ（211、209）、オアゲート手段（213）およ
びノアゲート手段（215）により得られる。
さらに、本発明の位相・周波数調整回路網においては、
位相調整と周波数調整とが調停される。すなわち、周波
数調整が実行中のときには、位相調整の実行は周波数調
整完了まで防止される。この効果は、第１・第２アンド
ゲート手段（207、201）により得られる。
図面の簡単な説明 第１図は本発明の多重周波数デジタル位相同期ループの
ブロツク図を示す。
第２図ａは第１図の多重周波数デジタル位相同期ループ
のプログラマブルデイバイダ，位相比較器および位相お
よび周波数調整回路網の電気的概略図を示す。
第２図ｂは第１図のデジタル位相同期ループ分周期およ
びロツク検出器回路の電気的概略図を示す。
第３図ａは第２図ａの周波数調整部分の動作を詳しく示
すタイミング図である。
第３図ｂは第２図ａの位相調整部分の動作を詳しく示す
タイミング図である。
第３図ｃは第２図ｂのロツク検出部分の動作を詳しく示
すタイミング図である。
課題を解決するための手段 第１図は本発明によつて組立てられた多重周波数デジタ
ル位相同期ループ（DPLL）10のブロツク図を示す。デジ
タル位相同期ループはデジタルデイバイダ16に結合され
た位相および周波数調整回路網12,帯域幅制御回路20,ア
ンドゲート30および入力クロツク端子14を含む。帯域幅
制御回路20はまた位相比較器18に結合されている。位相
比較器18はデジタルデイバイダ16の出力からの入力なら
びに受信されたデータ信号を受けとる。
動作すると、信号源からの基準クロツク信号は端子14を
介して位相および周波数調整回路網12に結合される。基
準クロツク信号は更にデジタルデイバイダ26およびプロ
グラマブルデジタルデイバイダ28に結合される。位相お
よび周波数調整回路網12は基準クロツク信号から偏移さ
れたクロツク信号を発生させ、プログラマブル信号Ｙお
よびＺによつて制御される信号アンドゲート30からのプ
ログラマブルクロツクによつて決定される速度で基準ク
ロツク信号および偏移されたクロツク信号を選択的に加
算又は減算することによつて周波数偏移を発生させる。
位相および周波数調整回路網はまた帯域幅制御回路20が
発生させた信号ならびにプログラマブル制御信号Ｘによ
つて指示されたように周波数を偏移を行う。
位相および周波数調整回路網12はデジタルデイバイダ16
に結合される複合クロツク信号Ｅを与える。デジタルデ
イバイダ16は複合クロツク信号Ｅの周波数を分割し、デ
ジタル位相同期ループの出力信号を与える。デジタルデ
イバイダ16の出力は位相比較器18の１入力に結合されて
いる。位相比較器18の第２入力は受信したデータ信号に
結合される。位相比較器はDPLLの出力および受信したデ
ータ信号の相対的位相に関連した信号を与える。DPLL出
力信号および入力データ信号が正確に同相でないと、出
力が示される。位相比較器の動作については更に詳しく
後述する。
多重周波数デジタル位相同期ループには、クロツク入力
14とアンドゲート30との間に結合された２つの分周器26
および28を更に具えている。デジタルデイバイダ28はデ
バイダ28に種々の分割比率を実施させるプログラマブル
入力Y,Zを受けとる。プログラマブル制御信号Y,Zならび
に制御信号Ｘは帯域幅制御回路20と協動し、ループ動作
周波数によつて帯域幅制御回路としてループ補正帯域幅
を変えさせる。プログラマブル制御信号Ｘはまた位相お
よび周波数調整回路網12と協動し、デジタル位相同期ル
ープによる周波数補正の指令を制御する。位相比較器へ
の入力はまた排他的オアゲート24に結合されており、こ
のゲートは更にロツク検出器22に結合されている。
上述したように、多重周波数DPLL回路は３つのプログラ
マブル制御入力X,Y,Zと協動する。プログラマブル制御
信号は帯域幅制御回路20,位相および周波数調整回路12
およびプログラマブルデジタルデイバイダと協動し、多
重周波数DPLL回路の中心周波数および帯域幅を指示す
る。本発明の好ましい実施例においては、広帯域能力を
もつた第１動作周波数および狭帯域能力をもつた他のい
くつかの動作周波数を与えることが望ましい。この特徴
により、多重周波数DPLL回路を既知の１つの周波数のプ
ログラムする一方で多数の動作周波数をテストすること
ができる。帯域幅制御回路20は複合クロツクから加算又
は減算されるデジタルパルスの数を変えることによつて
ループ帯域幅の変更を行う一方でループ位相調整を行
う。
プログラマブル制御信号Y,Zはまた下記の方法によつて
ループ動作周波数を制御する。複合基板クロツク信号は
位相および周波数調整回路網12を介してデイバイダ16に
結合される。好ましい実施例では、1.92mHzのクロツク
基準信号が与えられ、その他の操作なしでデイバイダ16
は6000Hzのループ動作周波数を与える。従つて多重周波
数DPLL回路は毎秒約6000の補正を行うことができる。更
に、デイバイダ26および28は1.92mHzの基準クロツクお
よびアンドゲート30に結合され、プログラマブル制御信
号Y,Zに基づいていくつかの可能性のある周波数となり
うる出力信号を与える。アンドゲート30の出力周波数は
下記と等価である。
但し、Ｎは第１図に示すようにプログラマブル制御信号
Y,Zによつて与えられる。従つて、例えばＮ＝１とする
とこの出力は下記のようになる： プログラマブルクロツク信号は位相および周波数調整回
路網に結合され、この回路網はプログラマブルクロツク
信号によつて決定される速度で1.92mHz基準クロツク信
号からの偏移された基準クロツクパルスを加算，減算す
るか、又はそのいづれをも行わない。従つてＮ＝１の場
合には、ループ動作周波数は下記のように計算される： 上述したように、こゝに述べた周波数に対しては多重周
波数DPLL回路は毎秒約6000の修正を行うことができる。
位相および周波数調整回路網が基準クロツク信号から60
00パルス／秒を加算又は減算すると、デジタル位相同期
ループは下記の関係により位相不一致を補償することが
できる： 従つて帯域幅制御回路20が修正１回あたり１パルスを加
算又は減算すると、ループ帯域幅は下記のように定めら
れる： 600Hz±18.75Hz 位相比較器18はXYZ＝000の場合にはそれぞれf1のエジテ
イブエツジ又はf0のポジテイブ又はネガテイブエツジに
関して位相比較を行うようにプログラムできる。後者の
状態では毎秒12000の修正が行われ、この状態は１回の
修正あたり追加の１パルスが加算又は減算されてDPLLロ
ツク帯域幅を拡張することとともに用いられる。
プログラマブル制御信号X,Y,Zは帯域幅制御回路20に対
し修正１回あたり1,2又は４パルスを加算／減算するよ
うに命令するので、本発明の好ましい実施例および上記
の関係によると、多重周波数DPLL回路は帯域幅制御回路
20の制御の下で18.75Hz,75Hz又は150Hzのループ帯域幅
を示すことができる。
プログラマブル制御信号X,Y,Zおよびループ動作周波数
および帯域幅の間の関係は下記の第１表に示されてい
る。
第２図ａは第１図の位相および周波数調整回路網12,位
相比較器18,帯域幅制御回路20およびデジタルデイバイ
ダ26,28の電気的概略図を示す。第2a図に対応づけられ
たタイミング図は第３図ａおよび第３図ｂに示されてい
る。第２図ａによると、基準クロツク信号は端子14に結
合され、多重周波数DPLL回路に対する動作基準周波数を
与える。基準クロツク信号はノアゲート103,105に更に
結合されているフリツプフロツプ101によつて処理され
る。フリツプフロツプ101およびノアゲート103,105は第
３図ａに示されている基準クロツク，信号Ｂおよび偏移
された基準クロツク信号，信号Ａを与える。ノアゲート
105の出力端子又は信号Ａは、帯域幅制御回路20への入
力を作るフリツプフロツプ107に結合される。信号Ａは
またこれもまた帯域幅制御回路20に対応づけられている
マルチプレクサ109へ与えられる。信号Ａは位相および
周波数調整回路網12の一部を形成するフリツプフロツプ
111およびアンドゲート113に更に結合されている。
ノアゲート103の出力，信号Ｂは、第１図の分周器26の
一部を形成するフリツプフツプ115,117,119,121,123に
結合される。更に、信号Ｂはプログラマブルデイバイダ
28の一部を形成するフリツプフロツプ125,127および129
に結合される。信号Ｂは更に帯域幅制御回路20内のフリ
ツプフロツプ131およびマルチプレクサ133に結合され
る。信号Ｂは更に位相および周波数調整回路網12内のア
ンドゲート135に結合される。
なおも第２図ａを参照すると、位相比較器18は第２図ａ
に示されているように結合されているフリツプフロツプ
137,139,141,143,145,147および149,およびオアゲート1
51および153,アンドゲート155およびノアゲート157を含
む。具体的に云うと、フリツプフロツプ137は位相比較
器18の進相回路（Phase advance circuitry）の一部を
形成するフリツプフロツプ141および143に結合されてい
る。同様にフリツプフロツプ147は位相比較器18の位相
遅延回路の一部を形成するフリツプフロツプ145および1
49に結合されている。フリツプフロツプ139はフリツプ
フロツプ143および145に結合され、比較器18の進相部分
と位相遅延部分の両方に信号を与える。オアゲート151
はフリツプフロツプ141および149に結合され、位相比較
器18に対する第１出力信号を与える。オアゲート153は
フリツプフロツプ143および145に結合され、位相比較器
回路に対する第２出力信号を与える。アンドゲート155
はフリツプフロツプ145および149に結合されており、フ
リツプフロツプ141および143に結合されているノアゲー
ト157と協動して位相比較器18にリセツト機能を与え
る。フリツプフロツプ137,139,141,143,145,147および1
49は周知のＤ型フリツプフロツプであることに注目すべ
きである。
位相比較器18の動作を第２図ｂに関連して説明する。さ
て第２図ｂを参照すると、２つのタイミング信号f0およ
び2f0が示されている。これらの信号は下記に更に詳述
する第１図のデジタルデバイダ回路16によりクロツク基
準信号から誘導される。第３図ａの３つの誘導されたタ
イミング信号f,f0および2f0は図示されているように第
２図ａの位相比較器18に結合される。具体的に云うとタ
イミング信号f0はフリツプフロツプ139のＤ端子および
フリツプフロツプ137のＣ端子へ与えられる。▲０▼
タイミング信号はフリツプフロツプ147のＣ端子へ与え
られる。2f0タイミング信号はフリツプフロツプ139のＣ
端子へ与えられる。入りデータ信号f0はフリツプフロツ
プ137および147のＤ入力に結合される。
さて第２図ａおよび第３図ｂを参照すると、第３図ｂの
信号Ｇは第２図ａのフリツプフロツプ137のＱ出力信号
に対応する。第３図ｂの信号Ｈは第２図ａのフリツプフ
ロツプ147のＱ出力端子に対応する。第３図ｂの信号Ｉ
は第２図ａのフリツプフロツプ141のＱ出力端子に対応
する。第３図ｂの信号Ｇは第２図ａのフリツプフロツプ
137のＱ出力端子に対応する。
上述したように、位相比較器18の目的は、基準クロツク
信号および受信されたデータ信号の相対的位相を示す出
力信号を与えることである。位相同期ループ出力信号f0
は受信したデータ信号fiをサンプルするのに用いられ
る。これら２つの信号の間には３つの位相関係が存在す
る可能性がある。これらの信号は同期しているかもしれ
ず、又は位相同期ループ出力信号が入りデータ信号より
先行するかもしれず、又は遅れるかもしれない。フリツ
プフロツプ137および139は入りデータ信号とDPLL出力信
号とを比較する。第３図ｂに示されているように入りデ
ータ信号（fi）がデイバイダ16の出力信号より先行して
いると、フリツプフロツプ137は信号Ｇを高にセツトさ
せる。フリツプフロツプ137はf0によつて直接にクロツ
クされるので、信号Ｇはｆの遷移の立上り区間に高にセ
ツトされる。フリツプフロツプ139はf0に結合された2f0
信号によつてクロツクされるので、f0の正遷移の度毎に
信号Ｌは高にセツトされるが、2f0はフリツプフロツプ1
39が発生させる1/2サイクル遅延の故にf0が高にセツト
されてから1/2サイクルたつてから高にセツトされる。
実際の位相補正は信号Ｌの正遷移について行われるの
で、信号Ｌを遅延させて位相修正がf0制御クロツクのエ
ツジで起きるのを防止することが望ましい。
第３図ｂに示し上記に説明した位相状態では、信号Ｇの
正遷移の後にＬの正遷移が続くとフリツプフロツプ141
の出力は高にセツトされる（信号Ｉ）。信号Ｉの高値は
fiがｆに先行することを示し、従つてf0の位相を進める
ためにパルスを複合システムクロツクに加算すべきであ
る。DPLL出力信号の位相が受信されたデータ信号に先行
すると、フリツプフロツプ143の出力，信号は高にセ
ツトされ、パルスを複合システムクロツクから減算して
f0を遅延させるべきであることを示す。
フリツプフロツプ145,147および149も同様な方法で動作
するが、フリツプフロツプ147はf0の負のエツジでクロ
ツクされ、信号Ｉおよびより遅れる位相比較信号Ｉ′
および▲▼を発生させる。フリツプフロツプ145,14
7および149はアンドゲート155を介して帯域幅制御回路2
0によつてリセツト状態に保持される。デジタル位相同
期ループ回路が狭帯域動作のためにセツトされると、f0
の１周期について１回位相比較を行う必要がある。デジ
タル位相同期ループ広帯域動作のためにセツトされる
と、フリツプフロツプ145,147および149が起動され、位
相比較器は比較周期１回につき２回の位相比較を行う。
即ち、f0の立上り区間に１回比較を行い、ｆの立下り区
間に１回比較を行う。フリツプフロツプ141,143,145お
よび49もまた位相調整が行われるとアンドゲート155お
よびノアゲート157を介してリセツトされる。
さて第２図ａを参照すると、DPLLデジタルデイバイダ28
が示されている。デジタデイバイダ28はシステムクロツ
クＢによつてクロツクされ、プログラマブルシステム制
御信号Y,Zに基づいた可変分割比率を与える。デジタル
デイバイダ28は第２図ａに示されているように結合され
ているマルチプレクサ159およびアンドゲート161,163お
よび173,ナンドゲート167,169および171,インバータ165
および排他的オアゲート177および175とともにフリツプ
フロツプ125,127および129を含む。
デジタルデイバイダ26は第２図ａに示されているように
結合されたフリツプフロツプ115,117,119,121,123およ
びナンドゲート181,183,185,187および189を含む。
デイバイダ26は固定分割比率25を与える。デイバイダ28
は１〜８の可変分割比率を与える。デイバイダ26,28の
出力はデュアルモジュラス（dual−modulus）方式でア
ンドゲート30によつて結合され、複合分割比率200/Nを
与える。但しＮはプログラマブル制御信号Y,Zによつて
制御される。この種類のデジタデイバイダは周知であり
いくつかのデイバイダ構成が満足に機能する点に注目す
べきである。従つてデイバイダ26,28は任意の適当な従
来の200/Nデジタルデイバイダでよく、第２図ａに示し
てある特定の構成に限定されるものではない。
なおも第２図ａを参照すると、第１図の位相および周波
数調整回路網12が示されている。位相および周波数調整
回路網12はプログラマブル制御信号X,誘導されたプログ
ラマブルクロツク信号，基準クロツク信号B,偏移された
基準クロツク信号Ａおよび帯域幅制御回路20出力信号と
協動し、パルスをDPLL基準信号Ｂに加算又は減算して位
相不一致又は周波数変化を補償する。位相および周波数
調整回路網12は周波数調整を行うフリツプフロツプ111
および197,および位相調整を行うフリツプフロツプ209
および211を含む。位相および周波数調整回路網は第２
図ａに示されているように更に結合されているインバー
タ191,195,205,ナンドゲート193,203,113,135および21
7,アンドゲート201および207,ノアゲート215および157
およびオアゲート213を更に含む。
上述したように、位相比較器18内のオアゲート151およ
び153は出力信号を与え、オアゲート151の出力に現われ
る能動信号はパルスを複合クロツク，信号Ｅに加算して
位相を補償すべきことを示し、オアゲート153の出力に
現われる能動出力は同様にパルスを減算して位相を補償
すべきことを示す。位相および周波数調整回路網12はま
たプログラマブル信号X,Y,Zと協動し、デジタル位相同
期ループの動作周波数の周波数偏移を行う。
位相および周波数調整回路網12は基準クロツク，信号Ｂ
および偏移された基準クロツク，信号Ａを結合又は減算
し第２図ｂのデジタル位相同期ループデイバイダ16を動
作させる複合クロツク信号Ｅを与えることによつて位相
および周波数調整を行う。更に位相および周波数調整回
路網12はアンドゲート30の出力に結合され、このゲート
30はプログラマブルクロツク信号を発生させ、位相およ
び周波数調整回路網12の調整速度を設定する。
更に位相および周波数調整回路網12は中心ループ動作周
波数からの正又は負の周波数偏移を示すプログラマブル
入力信号Ｘと協動する。
動作すると、位相および周波数調整回路網12はフリツプ
フロツプ111およびナンドゲート113を介するクロツク信
号A,フリツプフロツプ197およびナンドゲート135を介す
るクロツク信号Ｂおよびナンドゲート193および203を介
するクロツク信号Ｃを連続的に与えられる。プログラマ
ブル入力信号Ｘはインバータ191に結合され、このイン
バータ191は信号Ｘの状態に応じてフリツプフロツプ197
（周波数加算）を選択的に起動させる。プログラマブル
制御信号Ｘが低であれば、誘導されたプログラマブルク
ロツク信号Ｃはナンドゲート193およびインバータ195を
介してフリツプフロツプ197に結合される。同様な方法
により、プログラママブル入力信号Ｘが高であると、誘
導されたクロツク信号Ｃはナンドゲート203およびイン
バータ205を介してフリツプフロツプ111に結合される。
誘導されたプログラマブルクロツク信号Ｃがフリツプフ
ロツプ197の遅延入力に現われると、クロツク信号Ｂは
信号Ｃがフリツプフロツプ197を介してオアゲート203へ
クロツクできるようにする。次のＢクロツクパルスはフ
リツプフロツプ197をリセツトし、フリツプフロツプ197
を介して１つのパルスをゲートさせる。
オアゲート213の出力はパルスが主システムクロツクＢ
に加算される場合を除き通常は低であるので、フリツプ
フロツプ197の出力が高であると、クロツクＡはナンド
ゲート113,135および217を介してクロツク信号Ｂと合計
される。
同様な方法でパルスはクロツクＢから減算される。プロ
グラマブル入力信号Ｘが低であると、誘導されたプログ
ラマブルクロツク信号Ｃはナンドゲート203およびイン
バータ205を介してフリツプフロツプ111に結合される。
誘導されたプログラマブルクロツク信号Ｃはクロツク信
号Ａの正遷移の度毎にフリツプフロツプ111を介してク
ロツクされ、出力が高になりうるようにし、ノアゲート
215の出力を低にさせる。ノアゲート215の出力が低にな
ると、ナンドゲート135は使用禁止にされ、正システム
クロツクＢは複合クロツク信号Ｅから分離される。
オアゲート213,ノアゲート215およびナンドゲート113,1
35および217を用いて位相補償も行われる。上述したよ
うに、オアゲート151および153の出力は位相調整指示信
号を含む。即ち、オアゲート151の出力が能動（activ
e）であれば、正位相調整が必要である。オアゲート153
の出力が能動であれば、負位相遷移が必要である。さて
第２図ａを参照すると、位相比較器18はアンドゲート20
1および207を介して位相および周波数調整回路網12と協
動する。アンドゲート201および207はまたナンドゲート
193および203と協動し、位相調整と周波数調整の間を調
停する。周波数調整が現在進行中であれば、その周波数
調整が完了するまでアンドゲート201および207は位相調
整が行われるのを防止する。この特徴について更に詳し
く後述する。
周波数調整が現在進行中でないとすると、位相比較信号
I,,I′又は▲▼がフリツプフロツプ209,211の遅
延入力にそれぞれ結合される。位相調整フリツプフロツ
プ209および211はまた帯域幅制御回路20を介してクロツ
ク信号A,Bと協動する。帯域幅制御回路20については更
に詳しく後述する。しかし簡単に云うと、帯域幅制御回
路20は位相比較のために複合クロツク信号Ｅに対して加
算又は減算されるパルス数を制御する。
帯域幅制御回路は可変クロツク信号をフリツプフロツプ
209および211に与えることによつて可変パルス制御を行
う。フリツプフロツプ209の遅延入力が能動（ative）で
あると、クロツク端子に現われる信号の正遷移の度毎に
信号Ｋを高にし、オアゲート213の出力を起動させ、こ
れはナンドゲート113を使用可能にする。上述したよう
にナンドゲート113が使用可能にされると、パルスが複
合システムクロツクＥに加算され、その場合には加算さ
れる位相パルスの実際の数はフリツプフロツプ209のク
ロツク端子によつて制御される。
負位相偏移が必要な場合には、パルスが複合クロツク信
号Ｅから減算されなければならない。オアゲート153の
出力が能動であつて負位相調整が現在行われつつある
と、ナンドゲート203の出力は高となつてアンドゲート2
07を使用可能にし、このゲート207はノアゲート153の出
力をフリツプフロツプ211に結合させる。フリツプロツ
プ211はフリツプフロツプ211のクロツク端子を介して帯
域幅制御回路20と協動する。帯域幅制御回路に発生した
帯域幅制御クロツクの正遷移の度毎に、負位相偏移が必
要であるとフリツプフロツプ211の出力は高になる。フ
リツプフロツプ211の出力が高であると、ノアゲート215
の出力は低になつてナンドゲート135を使用禁止にし、
主クロツク信号Ｂパルスが複合クロツク信号Ｅと結合す
ることを防止する。
上述したように、周波数調整が現在行われつつあると位
相調整は遅延する。さて第２図ａの位相比較器を参照す
ると、フリツプフロツプ141,143,145および149の出力は
位相調整を示す信号を含む。ひとたび位相調整信号が現
われると、その信号は適当なフリツプフロツプがリセツ
トされるまで維持される。リセツト信号は位相調整が完
了したことを示す。位相調整リセツト信号はノアゲート
157により位相および周波数調整回路網12から誘導され
る。位相調整フリツプフロツプ209および211の出力はノ
アゲート157の入力に結合されるので、位相調整が完了
すると次の帯域幅制御クロツクでノアゲート157の出力
は低になり、フリツプフロツプ141および143をリセツト
する。
なおも第２図ａを参照すると、第１図の帯域幅制御回路
20が詳細に示されている。この帯域幅制御回路20はプロ
グラマブル制御信号X,YおよびZ,およびプログラマブル
スイツチ223および225によつて制御される。帯幅制御回
路20は位相調整期間中に加算又は減算されるパルス数を
決定する可変制御を与える。具体的に云うと、帯域幅制
御回路20はプログラマブル入力信号に基づいて１つ,2つ
又は４つのパルスの位相調整を行うことができる。上述
したように、帯域幅制御回路20は位相および周波数調整
回路網12のフリツプフロツプ209および211へ可変クロツ
ク信号を与える。
帯域幅制御回路20は分周器として結合されたフリツプフ
ロツプ131および221,同じく分周器として結合されてい
るフリツプフロツプ107および219,ノアゲート227,プロ
グラマブルスイツチ223および225,およびマルチプレク
サ133および109を含む。動作すると、フリツプフロツプ
131および221はクロツクＢに結合され、基準クロツク信
号Ｂの速度の1/2および1/4で信号を与える。フリツプフ
ロツプ107および219はクロツク信号Ａに結合され、クロ
ツク信号Ａの速度の1/2および1/4で信号を与える。分割
されたＢおよびＡはプログラマブルスイツチ223および2
25を介してそれぞれマルチプレクサ133および109に結合
される。プログラマブルスイツチ223および225はどの分
割されたクロツク信号がマルチプレクサ133および109に
結合されるかを制御する。モード１位相が選択される
と、より高速の分割されたクロツク信号が位置調整フリ
ツプフロツプ209および211に結合され、フリツプフロツ
プ209および211のＱ出力をより速やかにセツトしクリア
し、それにより複合システム，クロツク，信号Ｅから加
算又は減算されるパルス数を減少させる。
比較的多数のパルスが複合システムクロツクから加算又
は減算されると、より大きい位相偏移が行われ、より広
い帯域幅能力がループに与えられる。ノアゲート227は
プログラマブルループ制御信号X,Y,Zに結合され、出力
をマルチプレクサ133および109のクロツク端子に結合さ
せている。
ノアゲート227の出力における高出力信号は、デジタル
位相同期ループが広帯域動作のためにセツトされている
ことを示す。この出力信号はマルチプレクサ133および1
09をして必要なシステム構成のために以前にセツトされ
たプログラマブルスイツチ223および225を選択させ、フ
リツプフロツプ209および211に多重パルス修正を行わせ
る。ノアゲート227の出力が低であると、多重周波数デ
ジタル位相同期ループは狭帯域動作のためにセツトさ
れ、マルチプレクサ109,133は信号ＡおよびＢを選択し
て単一パルス修正をさせる。
さて第２図ｂを参照すると、第１図のデジタルデイバイ
ダ16およびロツク検出器22の詳細な電気的概略図が示さ
れている。第２図ｂの種々のタイミング信号が第３図b,
第２図ａおよび第３図ｃに示されており、互換性のある
ものとして参照されている。
第１図の分周器16は第２図ａおよび第３図ａ複合クロツ
ク信号Ｅに結合される。分周器16は複合クロツク信号Ｅ
を分割し、デジタル位相同期ループ10の動作クロツク信
号f0を与える。更に、分周器16は複数の誘導されたクロ
ツク信号を与えてロツク検出器22を動作させる。分周器
16は第２図ｂに示されているように結合されたフリツプ
フロツプ301,303,305,307,309,311,313,315,317,および
ノアゲート319を含み、これは周知の分周器構成であ
る。フリツプフロツプ303の出力はロツク検出器22のい
くつかの部分を動作させるのに用いれる複合クロツク信
号Ｅの周波数の1/4の周波数の信号を与える。更に、フ
リツプフロツプ311,313および315およびノアゲート31
9、デイバイダ16全体に関連して中間周波数の信号を発
生させる。５分周（divide−by−５）デイバイダ310を
形成する。デイバイダ310はデジタル位相同期ループの
動作クロツク信号f0を中心にしたクロツクパルスを含
む。本発明の好ましい実施例では、デイバイダ16は複合
クロツク信号Ｅについて320によつて分割された出力信
号を与える。多数の分周器構成が本発明によつて満足に
機能し、本発明は第２図ｂに示されている特定の構成に
限定されるものではない点に注目すべきである。
なおも第２図ｂを参照すると、ロツク検出回路22が詳細
に示されている。ロツク検出器22はデジタル位相同期ル
ープの出力クロツク信号f0と受信されたデータ信号fiと
を比較し、２つの信号が同期している時の表示を与え
る。ロツク検出器回路22は本発明のデジタル位相同期ル
ープがトーン検出器として用いることができるようにす
る。デジタル位相同期ループは特定の既知の周波数で動
作するようにプログラムすることができるので、ロツク
検出器22は動作帯域幅内の特定の周波数が検出されたと
いう表示を与えることができる。
ロツク検出回路入力は、入りデータ信号fiおよび分周器
16の出力信号f0に結合される排他的オアゲート329によ
つて与えられる。f0とfiが位相外れであると、排他的オ
アゲート329の出力は高になる。排他的オアゲート329の
出力は多重入力アンドゲート331に結合されている。ア
ンドゲート331は更に４で割られた複合クロツク信号Ｅ
（E/4）であるフリツプフロツプ303の出力ならびにデイ
バイダ310の出力に結合されている。デイバイダ310の出
力はf0を中心にしたパルスを与え、fiとf0との比較結果
がf0ジツタのないアンドゲートを確実にゲートスルー
（gate−thru）するようにするために用いられる。f0と
fiが位相外れであると、排他的オアゲート329の出力は
高になり、アンドゲート331は（E/4）信号がフリツプフ
ロツプ335をクロツクできるようにする。排他的オアゲ
ート329の出力が低であると、アンドゲート331は使用禁
止になり、E/4クロツクパルスはフリツプフロツプ335に
達しない。
フリツプフロツプ335,337および339は従来のデイバイダ
構成で結合されており、８つのゲートされたE/4クロツ
クパルスが累算される度毎にオーバフロー出力パルスを
与える。フリツプフロツプ321および323は周知のデイバ
イダ構成で結合されている。フリツプフロツプ321およ
び323はデジタル位相同期ループ出力信号に結合され、f
0の周波数の1/4の周波数の出力信号を与える。フリツプ
フロツプ325および327は比較的高い周波数クロツクE/4
によつてクロツクされるエツジ検出器回路を含む。従つ
て排他的ノアゲート333の出力は分割された位相同期ル
ープ出力信号の第４エツジごとに起きるパルスを有する
信号を含む。換言すると排他的ノアゲート333の出力信
号はf0/2の速度で起きるパルスを有する信号を含む。排
他的ノアゲート333の出力信号はデイバイダ334をリセツ
トするのに用いられる。デジタル位相同期ループ出力信
号f0の２同期の期間中に８つより少ないゲートされた
（E/4）クロツクパルスが累算されると、デイバイダ334
はリセツトされ、オーバフローパルスは発生しない。本
発明の好ましい実施例では、分周期334は2f0周期の間に
０〜４回オーバフローできる。
デイバイダ334のオーバフローパルスはデイバイダ341を
クロツクするのに用いられる。デイバイダ341はデイバ
イダ334が８つのオーバフローパルスを発生させると出
力パルスを与える。信号f0およびfiが十分に位相外れで
あると、かなりの数のゲートされた（E/4）クロツクパ
ルスがデイバイダ334および341によつて累算される。デ
イバイダ341のオーバフローパルスは、ロツク検出ラツ
チング回路350への入力を作るフリツプフロツプ351をク
ロツクしラツチするのに用いられる。ロツク検出ラツチ
ング回路350はデイバイダ341のオーバフローパルスＳを
累算し、デジタル位相同期ループロツクされた状態にあ
るかどうかを示す。ロツク検出ラツチング回路350は、
排他的オアゲート352および354の出力信号をそれぞれ含
む信号ＰおよびＲによつて制御される。
信号ＰおよびＲはデイバイダ343,およびフリツプフロツ
プ345,347および349および排他的ノアゲート354および
排他的オアゲート352によつて形成されるデュアルエツ
ジ検出器によつて発生させられる。分周器343は周波数f
0/2のパルス信号である排他的ノアゲート333の出力に結
合される。デイバイダ343はf0パルス512パルスごとに出
力パルスを与える。信号Ｏとして示されているデイバイ
ダ343の出力信号は本発明の好ましい実施例では約11.7H
zの周波数を有する。フリツプフロツプ345,347および34
9は（E/4）クロツク信号によつてクロツクされるシフト
レジスタ構成で結合されている。排他的オアゲート352
は信号Ｏパルスの各エツジに起きるパルスを発生させ
る。排他的ノアゲート354はパルス出力信号Ｒを発生さ
せ、この信号Ｒは信号Ｐと周波数は同じであるが、信号
Ｐより遅延する。上述したように、ロツク検出回路22の
種々のタイミング信号が第３図Ｃに示されており、第２
図ｂに示されている名称と互換性をもつて参照されてい
る。
さて第２図ｂのロツク検出ラツチング回路350を参照す
ると、フリツプフロツプ351はロツク検出ラツチング回
路の第１段を提供する。パルスが信号に起きると、フリ
ツプフロツプ351はラツチされ、信号Ｔは高にセツトさ
れる。信号Ｔはフリツプフロツプ351が信号Ｒによつて
リセツトされるまで高にとどまつている。信号Ｓのオー
バフローパルスがフリツプフロツプ351をラツチしてな
いと、信号Ｔは低にとゞまつている。フリツプフロツプ
351は遅延した信号Ｒによつてリセツトされるので、オ
ーバフローパルスが受信されないと、信号Ｔはイナクテ
イブ（inative）にとゞまつている。信号Ｔがイナクテ
イブであると、次のＣクロツクパルスはフリツプフロツ
プ353をクロツクし、信号Ｕを高にする。高信号Ｕパル
スはＣクロツクによつてフリツプフロツプ357にクロツ
クされ、信号Ｗを高にする。信号Ｗの論理高状態は、デ
ジタル位相同期ループがロツクされた状態にあることを
示す。
ひとたび信号Ｗが高にセツトされると、信号Ｖは低にさ
れる。信号Ｖはフリツプフロツプ357をクロツクするの
で、信号Ｖが低にラツチされると、フリツプフロツプ35
7は使用禁止になる。信号Ｗが高にラツチされると、信
号は必然的に低にラツチされる。ロツク検出信号Ｗが
能動（active）であり最後の信号Ｓセグメント，信号Ｕ
がロツク状態でないことを示すと、フリツプフロツプ35
9および361はリセツトされない。フリツプフロツプ359
および361はそれらがリセツトされない限りＣクロツク
パルスをカウントする。フリツプフロツプ361の出力信
号はフリツプフロツプ357をリセツトするのに用いら
れ、信号Ｗにロツクされてない状態（out−of−lock co
ndition）を示させる。従つてインロツク（in−lock）
インジケータ信号Ｗがリセツトされるためには、２つの
連続する信号Ｓアウトオブロツク表示が起きなければな
らない。追加のデイバイダ段をフリツプフロツプ359お
よび361と組合せて、アウトオブロツク表示に必要な追
加のアウトオブロツクインジケータパルスを要求する能
力を具えてもよい。
要約するに、改良された多重周波数デジタル位相同期ル
ープ回路について説明した。この多重周波数デジタル位
相同期ループはデジタル位相同期ループ内で周波数調整
と位相調整の両方を行うために共通の回路を利用してい
る。本発明の好ましい実施例は、基準クロツク信号と偏
移された基準クロツク信号を選択的に結合させて、ある
いは基準クロツク信号からパルスを選択的に削除して複
合デジタル位相同期クロツク信号を発生させるために位
相および周波数調整回路網を用いることを意味してい
る。デジタル位相同期ループの動作中心周波数は、偏移
された基準クロツクパルスをプログラマブルクロツク信
号によつて決定された速度で基準クロツク信号に周期的
に加算することによつてプログラムして制御される。多
重周波数デジタル位相同期ループはロツク検出回路を付
加することによつてトーン検出器として利用できる。多
重周波数デジタル位相同期ループは既知の動作周波数に
対してプログラムすることができる。ロツク検出回路が
デジタル位相同期ループ内のロツクされた状態を示す
と、ループの帯域幅内の既知の周波数が必然的に検出さ
れる。多重周波数デジタル位相同期ループは多重周波数
デジタル位相同期ループ動作周波数を必要とされる周波
数の間で逐次プログラムにより偏位させることによつて
多重トーン検出器としても使用できる。従つて、本発明
の精神および原理の範囲から逸脱せずに他の変形の使用
および実施例が可能なことが当業界には明らかであると
思われる。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ５６７７２５ (32)優先日 1984年１月３日 (33)優先権主張国 米国（ＵＳ）

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】多重周波数デジタル位相同期ループ（10）
    内に用いる位相・周波数調整回路網（12）であって、 前記多重周波数デジタル位相同期ループは、位相同期ル
    ープ出力信号を作るように当該位相・周波数調整回路網
    に接続されたデジタルディバイダ（16）、および位相同
    期ループ出力信号とデータ入力信号とに接続した位相比
    較器（18）を含み、 当該位相・周波数調整回路網（12）は、プログラマブル
    入力端子を有するプログラマブルディバイダ（28）が基
    準クロック信号から作ったプログラマブルクロック信号
    （Ｃ）によって決定される割合をもって、第１クロック
    信号（Ａ）および第２クロック信号（Ｂ）（一方のクロ
    ック信号は他方よりも遅延した関係にある）を選択的に
    加算したり減算したりすることにより、位相偏移および
    周波数偏移を実行することを特徴とし：さらに （ａ）入力端子を有する第１インバータ手段（191）で
    あり、該入力端子がプログラマブル入力端子（Ｘ）に結
    合し、正または負の周波数偏移を指示する第１インバー
    タ手段（191）； （ｂ）第１・第２入力端子と出力端子を有する第１ナン
    ドゲート手段（193）であり、該第１入力端子が前記プ
    ログラマブルクロック信号（Ｃ）を受信し、該第２入力
    が前記プログラマブル入力端子（Ｘ）に結合した第１ナ
    ンドゲート手段（193）； （ｃ）第１・第２入力端子と出力端子を有する第２ナン
    ドゲート手段（203）であり、該第１入力端子が前記プ
    ログラマブルクロック信号（Ｃ）を受信し、該第２入力
    端子が前記第１インバータ（191）の出力端子に結合し
    た第２ナンドゲート手段（203）； （ｄ）第１・第２入力端子と出力端子を有する第１アン
    ドゲート手段（207）であり、該第１入力端子が前記第
    ２ナンドゲート手段（203）の出力端子に結合し、該第
    ２入力端子が負の位相偏移を指示する第１の入力信号を
    受信する第１アンドゲート手段（207）； （ｅ）入力端子と出力端子を有する第２インバータ手段
    （195）であり、該入力端子が前記第１ナンド手段（19
    3）の出力端子に結合した第２インバータ手段（195）； （ｆ）入力端子と出力端子を有する第３インバータ手段
    （205）であり、該入力端子が前記第２ナンドゲート手
    段（203）の出力端子に結合した第３インバータ手段（2
    05）； （ｇ）Ｄ入力端子とクロック入力端子と非反転出力端子
    を有する第１フリップフロップ手段（197）であり、該
    Ｄ入力端子が前記第２インバータ手段（195）の出力端
    子に結合し、該クロック入力端子が前記第２クロック信
    号（Ｂ）に接続した第１フリップフロップ手段（19
    7）； （ｈ）Ｄ入力端子とクロック入力端子と非反転出力端子
    を有する第２フリップフロップ手段（111）であり、該
    Ｄ入力端子が前記第３インバータ手段（205）の出力端
    子に結合し、該クロック入力端子が前記第１クロック信
    号（Ａ）に結合した第２フリップフロップ手段（11
    1）； （ｉ）Ｄ入力端子とクロック入力端子と非反転出力端子
    を有する第３フリップフロップ手段（211）であり、該
    Ｄ入力端子が前記第１アンドゲート手段（207）の出力
    端子に結合し、該クロック入力端子が前記第１クロック
    信号（Ａ）に結合した第３フリップフロップ手段（21
    1）； （ｊ）第１・第２入力端子と出力端子を有する第２アン
    ドゲート手段（201）であり、該第１入力端子が前記第
    １ナンドゲート手段（193）の出力端子に結合し、該第
    ２入力端子が正の位相偏移を指示する第２の入力信号を
    受信する第２アンドゲート手段（201）； （ｋ）Ｄ入力端子とクロック入力端子と非反転出力端子
    を有する第４フリップフロップ手段（209）であり、該
    Ｄ入力端子が前記第２アンドゲート手段（201）の出力
    端子に結合し、該クロック入力端子が前記第２クロック
    信号（Ｂ）に結合した第４フリップフロップ手段（20
    9）； （ｌ）第１・第２入力端子と出力端子を有するノアゲー
    ト手段（215）であり、該第１入力端子が前記第２フリ
    ップフロップ手段（111）の出力端子に結合し、該第２
    入力端子が前記第３フリップフロップ手段（211）の出
    力端子した結合したノアゲート手段（215）； （ｍ）第１・第２入力端子と出力端子を有する第１オア
    ゲート手段（213）であり、該第１入力端子が前記第１
    フリップフロップ手段（197）の出力端子に結合し、該
    第２入力端子が前記第４フリップフロップ手段（209）
    の出力端子に結合したオアゲート手段（213）； （ｎ）第１・第２入力端子と出力端子を有する第３ナン
    ドゲート手段（135）であり、該第１入力端子が前記第
    ２クロック信号（Ｂ）に接続し、該第２入力端子が前記
    ノアゲート手段（215）の出力端子に結合した第３ナン
    ドゲート手段（135）； （ｏ）第１・第２入力端子と出力端子を有する第４ナン
    ドゲート手段（113）であり、該第１入力端子が前記第
    １クロック信号（Ａ）に接続し、該第２入力端子が前記
    第１オアゲート手段（213）の出力端子に結合した第４
    ナンドゲート手段（113）；ならびに （ｐ）第１・第２入力端子と出力端子を有する第５ナン
    ドゲート手段（217）であり、該第１入力端子が前記第
    ３ナンドゲート（135）の出力端子に結合し、該第２入
    力端子が前記第４ナンドゲート手段（113）の出力端子
    に結合し、該第５ナンドゲート手段（217）の出力端子
    から出力され当該位相・周波数偏移の対象たる出力信号
    が当該多重周波数デジタル位相同期ループのデジタルデ
    ィバイダ（16）を制御するために用いられる、第５ナン
    ドゲート手段（217）； から構成される位相・周波数調整回路網。
  2. 【請求項２】請求項１記載の位相・周波数調整回路網で
    あって、低速のクロック信号を前記第３・第４フリップ
    フロップ手段（211、209）に供給することにより、帯域
    幅調整を行なうことができることを特徴とする回路網。
  3. 【請求項３】データ入力信号と位相同期ループ出力信号
    に接続した位相比較器、位相同期ループ出力信号を作る
    よう合成出力信号に接続したデジタルディバイダ、およ
    び合成出力信号を作るよう位相比較器に接続した位相・
    周波数調整回路網を含む多重周波数デジタル位相同期ル
    ープにおいて、位相偏移および周波数偏移を実行する方
    法であって： （ａ）基準クロック信号（14）を発生する段階； （ｂ）第１および第２のプログラマブル信号により制御
    された分周比にしたがって、プログラマブルディバイダ
    （26）内で、前記基準クロック信号から少なくとも１つ
    のプログラマブルに分周されたプログラマブル分周信号
    を発生する段階；ならびに （ｃ）前記プログラマブル分周信号により決定される割
    合をもって、周器的に複数のクロック信号パルスを選択
    的に加算したり減算したりすることにより周波数偏移を
    もたらし、かつ、前記周波数偏移とは別個独立に、個々
    のパルス毎にクロック信号パルスを選択的に加算したり
    減算したりすることにより位相偏位をもたらし、前記位
    相・周波数調整回路網（12）内において合成出力信号を
    発生する段階； から構成される方法。
  4. 【請求項４】請求項３に記載された方法であって、周波
    数偏移が実行される場合には前記位相偏移が遅延される
    ことを特徴とする方法。
  5. 【請求項５】請求項３に記載された方法であって、前記
    プログラマブル分周信号を発生する段階が少なくとも３
    つのプログラマブル入力信号に応答することによって、
    前記合成出力信号の周波数制御をもたらすことを特徴と
    する方法。
  6. 【請求項６】請求項３に記載された方法であって、位相
    比較毎に実行される位相偏移の回数がプログラマブル入
    力信号に応答して増減可能とし、位相同期ループ幅を調
    整することを特徴とする方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05252153A (ja) * 1992-03-03 1993-09-28 Fujitsu Ltd ディジタル・ループフィルタ
US5654991A (en) * 1995-07-31 1997-08-05 Harris Corporation Fast acquisition bit timing loop method and apparatus
JP3171162B2 (ja) 1998-04-02 2001-05-28 日本電気株式会社 Ｐｌｌ回路
US6233020B1 (en) * 1998-08-07 2001-05-15 Thomson Licensing S.A. Phase lock loop with selectable response
US6891441B2 (en) 2002-11-15 2005-05-10 Zoran Corporation Edge synchronized phase-locked loop circuit
CN1989751B (zh) 2004-07-15 2011-07-13 汤姆森特许公司 改进的载波恢复的系统和方法
US8035653B2 (en) 2006-10-27 2011-10-11 Hewlett-Packard Development Company, L.P. Dynamically adjustable elements of an on-screen display

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3644721A (en) * 1970-11-09 1972-02-22 Gen Motors Corp Apparatus and method for digital frequency addition and subtraction
US4051440A (en) * 1973-05-15 1977-09-27 Tektronix, Inc. Phase locked demodulator
US4014025A (en) * 1975-03-24 1977-03-22 The Cessna Aircraft Company Scalloping suppression system and method
US3982190A (en) * 1975-07-31 1976-09-21 Rockwell International Corporation Phaselock circuitry with lock indication
US3988696A (en) * 1975-11-28 1976-10-26 The Bendix Corporation Phase lock detector for digital frequency synthesizer
JPS601984B2 (ja) * 1976-10-22 1985-01-18 日本電気株式会社 デイジタルｐｌｌ回路
JPS6058609B2 (ja) * 1977-05-17 1985-12-20 三洋電機株式会社 デイジタル型位相比較器
US4122405A (en) * 1977-10-21 1978-10-24 National Semiconductor Corporation Digital logic level signal indication of phase and frequency lock condition in a phase-locked loop
US4219784A (en) * 1978-10-27 1980-08-26 Westinghouse Electric Corp. Phase detection system using sample and hold technique, and phase locked loop using such phase detection system
JPS561626A (en) * 1979-06-18 1981-01-09 Anritsu Corp Lock indicator for phase synchronous circuit
JPS6010458B2 (ja) * 1979-08-23 1985-03-18 富士通株式会社 フエ−ズ・ロツクド・ル−プ回路
US4308619A (en) * 1979-12-26 1981-12-29 General Electric Company Apparatus and methods for synchronizing a digital receiver
US4345219A (en) * 1980-02-14 1982-08-17 E-Systems, Inc. Frequency agile hold-sample-hold phase detector
US4330758A (en) * 1980-02-20 1982-05-18 Motorola, Inc. Synchronized frequency synthesizer with high speed lock
JPS5944814B2 (ja) * 1980-02-29 1984-11-01 沖電気工業株式会社 位相比較回路
EP0060862B1 (de) * 1980-09-29 1984-12-05 Hasler AG Schaltungsanordnung zur erzeugung einer regelspannung in abhängigkeit von der frequenz- oder phasendifferenz und verwendung der schaltungsanordnung
JPS58171131A (ja) * 1982-03-31 1983-10-07 Fujitsu Ltd Ｐｌｌ電圧制御発振器のドリフト検出回路
US4456890A (en) * 1982-04-05 1984-06-26 Computer Peripherals Inc. Data tracking clock recovery system using digitally controlled oscillator
AU568051B2 (en) * 1983-02-16 1987-12-10 Nec Corporation Frequency stabilisation circuit

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