JPS61501002A - 位相同期ループのための位相・周波数調整回路網および方法 - Google Patents

位相同期ループのための位相・周波数調整回路網および方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重周波数デジタルＰＬＬ回路 発明の背景 本発明はデジタル位相同期ループの分野に関するものであジ、具体的にはデジタ ル位相同期ループのフィードバック部分内においてデイバイダ比率を変えずに回 路の動作中心周波数（ｏｐ＠ｒａｔｉｎｇ　ｃｅｎｔｅｒ　ｆｒｅｑｕｅｎｃｙ ）をプログラムして変えることができる改良されたデジタル位相同期ループに関 する。
先行技術の説明 従来のデジタル位相同期ループは、基準動作周波数を与え一般的にはループの正 確な動作周波数に分割されるクロック信号に結合される。分周期のほかに従来の デジタル位相同期ループ回路は、位相比較器および位相補償回路網を含む。動作 すると分割された動作周波数は位相比較器に結合され、この比較器は分割された 動作周波数の位相と受信したデータ信号の位相とを比較する。位相比較器は位相 補償回路に対して分割されたクロック信号の位相を進め、又は遅らせることによ って分割されたクロック信号の位相を調節するように命令する。この種類のデジ タル位相同期ループは１デジタル位相同期ループ″と題し不発明の譲受人に譲渡 されているマレック（Ｍａｌｅｋ　）による米国特許第３．９８３，４９８号に 示され説明されている。
この種類のデジタル位相同期ループは単一周波数位相同期ループ動作にとっては 満足すべきものであるが、多重周波数動作が可能なループの実施には通常は複雑 な回路を必要とする。一部の従来の位相同期ループはＮ基準周波数源とループの クロック入力との間にプログラマプルデイバイダを結合することによって多重周 波数動作を実施する。この技術は位相同期ループの動作範囲を著しく制限し、僅 かな周波数シフトに対してはデイバイダ比率は不可能とまでは云わないが実際的 でなくなる。更に、この種類のデジタル位相同期ループは、微細な周波数偏移に 必要な禁止的なデイバイダ比率の故にトーン検出器としての効用は限られている 。
発明の要約 従って本発明の目的は、デジタル位相同期ループ基準クロックからのパルスを周 期的に加算又は減算することによって動作周波数偏移を実施できる多重周波数デ ジタル位相同期ループを提供することでちる。
本発明のもう１つの目的は、位相同期ループフィードバック分割比率を妨害せず に実施できる多重周波数デジタル位相同期ループを提供することである。
本発明の更にもう１つの目的は、高周波数クロック入力を受取ることができしか も微小な増分で変更できる調節可能な動作周波数を与えることができる多重周波 数デジタル位相同期ループを提供することである。
簡単に述べると、本発明は多重周波数動作に対してプログラムによシ変更できる デジタル位相同期ループ・を意図している。この多重周波数デジタル位相同期ル ープは位相比較器、帯域幅制御回路２位相および周波数調整回路網、ループ分周 器およびプログラマブル分周器を含む。位相お：び周波数調整回路網は基準クロ ック入力から偏移された基準クロック信号を誘導する。
この回路網は基準クロック信号および偏移された基準クロック信号を選択的に結 合することによって、又は偏移された基準クロック信号とともに基準クロック信 号からパルスを選択的にゲートすることによって位相偏移を実施する。位相およ び周波数調整回路網は基準クロック信号および偏移された基準クロック信号を周 期的に結合することによって、又はプログラマブル分周器の出力によって決定さ れる速反で基準クロック信号からパルスを選択的にゲートすることによって周波 数調整を実施する。多重周波数デジタル位相同期回路はまたロック検出器回路を 付加することによってトーン検出器回路として用いることもできる。ロック検出 器回路は予めプログラムされた既知の周波数がロック。
され検出されたことを示す。
図面の詳細な説明 第１図は本発明によって組立てられた多重周波数デジタル位相同期ループ（、Ｄ ＰＬＬ）　１０のブロック図を示す。
デジタル位相同期ループはデジタルデイバイダ１６に結合された位相および周波 数調整回路Ｎ４ｕ、帯域幅制御回路美、ア／ドゲート（９）および入力クロック 端子１４を含む。帯域幅制御回路力はまた位相比較器１８に結合されている。位 相比較器１８はデジタルデイバイダ１６の出力からの入力ならびに受信され友デ ータ信号を受けとる。
動作すると、信号源からの基準クロック信号は端子１４ｉ介して位相および周波 数＠整回路網νに結合される。基準クロック信号は更にデジタルデイバイダ２６ およびプログラマブルデジタルデイバイダ四に結合される。位相訃よび周波数調 整回路ｌ１４１２は基準クロック信号から偏移されたクロック信号を発生させ、 プログラマブル信号Ｙおよび２によって制御される信号アンドゲート（９）から のプログラマブルクロックによって決定される速度で基準クロック信号および偏 移されたクロック信号を選択的に加算又は減算することによって周波数偏移を発 生させる。位相および周波数調整回路網はま九帯域幅制御回路美が発生させ九信 号ならびにプログラマブル制御信号Ｘによって指示されたように周波数偏移を行 う。
位相および周波数調整回路網りはデジタルパルス（イダ１６に結合される複合ク ロック信号Ｅｔ−与える。デジタルデイバイダ１６は複合クロック信号Ｅの周波 数を分割し、デジタル位相同期ループの出力信号を与える。
デジタルデイバイダ１６の出力は位相比較器１８の１人力に結合されている。位 相比較器１８の第２人力は受信したデータ信号に結合もれる。位相比較器はＤＰ ＬＬの出力および受信したデータ信号の相対的位相に関連し九信号を与える。Ｄ ＰＬＬ出力信号および入力データ信号が正確に同相でないと、出力が示される。
位相比較器の動作については更に詳しく後述する。
多重周波数デジタル位相同期ループには、クロック入力１４とアントゲ−）３０ との間に結合された２つの分周器２６および２８を更に具えている。デジタルデ イバイダ２８はデバイダ加に種々の分割比率ｔ−実施させるプログラマブル入力 Ｙ、Ｚ′ｔ−受けとる。プログラマブル制御信号Ｙ、Ｚならびに制御信号Ｘは帯 域幅制御回路銀と協動し、ループ動作周波数によって帯域幅制御回路としてルー プ補正帯域幅を変えさせる。プログラマブル制御信号又はまた位相および周波数 調整回路網ルと協動し、デジタル位相同期ループによる周波数補正の指令を制御 する。位相比較器への入力はまた排他的オアゲート２４に結合されてお９、この ゲートは更にロック検出器ｎに結合されている。
上述したように、多重周波数ＤＰＬＬ回路は３つのプログラマブル制御人力Ｘ、 Ｙ、Ｚと協動する。プログラマブル制御信号は帯域幅部ｊ御回路加９位相および 周波数調整回路じおよびプログラマブルデジタルディバイブと協動し、多重周波 数ＤＰＬＬ回路の中心周波数および帯域幅を指示する。本発明の好筐しい実施例 においては、広帯域能力をもった第１動作周波数および狭帯域能力をもった他の いくつかの動作周波数を与えることが望ましい。この特徴により、多重層Ｐ−数 ＤＰＬＬ回路？既知の１つの周波数のプログラムする一方で多数の動作周ｅ、数 ｔテストすることができる。帯域幅制御回路２０は複合クロックから加算又は減 算されるデジタルパルスの数を変えることによってループ否域幅の変更を行う一 方でループ位相調整を行う。
プログラマブル制御信号Ｙ、Ｚはまた下記の方法によってループ動作周波数を制 御する。複合基板クロック信号は位相および周波数ｖＩ４を回路網１２全介して ディバイダ１６に結合される。好ましい実施例では、１．９２　ｍＨｚのクロッ ク基準備考が与えられ、その他の操作なしでデイバイダ１６は６０００Ｈｚのル ープ動作周波数を与える。従って多重周波数ＤＰＬＬ回路は毎秒約６０００の補 正上行うことができる。更に、ディバイダ２６および詔は１．９２　ｍＨｚの基 準クロックおよびアンドゲート凹に結合され、プログラマブル制御信号Ｙ、Ｚに 基づいていくつかの可能性のある周波数となりうる出刃僅号を与える。アンドゲ ート（９）の出力周波数は下記と等価であ但し、Ｎは第１図に示すようにプログ ラマブル制御信号Ｙ、Ｚによって与えられる。従って、例えばＮ＝１とするとこ の出力は下記のようになる：プログラマプルクロツク信号は位相および周波数調 整回路網に結合され、この回路網はプログラマブルクロック信号によって決定さ れる速度で１．９２　ｍＨｚ基準クロック信号からの偏移された基準クロックパ ルス金加算。
減算するか、又はそのいづれをも行わない。従ってＮ＝１の場合には、ループ動 作周波数は下記のように計算される： 上述したように、こ＼に述べた周波数に対しては多重周波数ＤＰＬＬ回路は毎秒 約６０００の修正を行うことができる。位相および周波数！Ｍ整回路網が基準ク ロック信号から６０００パルス／秒を加算又は′ｙＬ′ｊｉｔすると、デジタル 位相同期ループは下記の関係によシ位相不一致を補償することができる： 従って帯域幅制御回路銀が修正１回あたり１パルスを加算又は減算すると、ルー プ帯域幅は下記のように定められる： ６０００　Ｈｚ±１８．７５　Ｈｚ 位相比較器１８はｘｙｚ＝ｏｏｏの場合にはそれぞれｆｌのエジティブエッジ又 はｆｏのポジティブ又はネガティブエツジに関して位相比較を行りようにプログ ラムできる。後者の状態では毎秒１２０００の修正が行われ、この状態は１回の 修正あたり追加の１パルスが加算又は減算されてＤＰＬＬｒ：ｘツク帯域＠全拡 張することとともに用いられる。
プログラマブル制御信号ｘ、ｙ、ｚは帯域幅制御回路銀に対し修正１回あたり１ ，２又は４パルスを加算／減算するように命令するので、本発明の好ましい実施 例および上記の関係によると、多重周波数ＤＰＬＬ回路は帯域幅制御回路加の制 御の下で１８．７５　Ｈｚ　、　７５　Ｈｚ又は１５０　Ｈｚのループ帯域幅を 示すことができる。
プログラマブル制御信号Ｘ、Ｙ、Ｚおよびループ動作周波数および帯域幅の間の 関係は下記の第１表に示さ第１表 に２図ａは第１図の位相および周波数調整回路網口。
位相比較器１８．帯域幅制御回路銀およびデジタルデイバイダ２６　、２８の電 気的概略図を示す。第２図＆に対応づけられたタイミング図は第３図ａおよび第 ３図すに示されている。第２図ａによると、基準クロック信号は端子１４に結合 され、多重周波数ＤＰＬＬ回路に対する動作基準周波数を与える。基準クロック 信号はノアゲー）　１０３．１０５に更に結合されているフリップフロップ１０ １によって処理される。７リツプフロツプ１０１およびノアゲー）　１０３．１ ０５は第３図ａに示されている基準クロック、信号Ｂおよび偏移された基準クロ ック信号。
信号人を与える。ノアゲート１ｏ５の出刃端子又は信号Ａは、帯域幅制御回路銀 への入力を作るフリップ７０ツブ１０７に結合される。信号Ａはまたこれもまた 帯域幅制御回路加に対応づけられているマルチプレクサ１０９へ与えられる。信 号Ａは位相および周波数調整回路網口の−ｉｔ形成する７リツプフロツプ１１１ およびアンドゲート１１３に更に結合されている。
ノアゲート１０３の出力、信号Ｂは、第１図の分周器２６の一部を形成するフリ ップ７０ツブ１１５．１１７．１１９゜１２１、１２３に結合される。更に、信 号Ｂはプログラマブルデイバイダあの一部を形成するフリップ７０ツブ１２５゜ １２７および１２９に結合される。信号Ｂは更に帯域幅制御回路銀内の７リツプ ７０ツブ１３１およびマルチプレクサ１３３に結合される。信号Ｂは更に位相お よび周波数調整回路網ｎ内のアンドゲート１３５に結合される。
なおも第２図ａを参照すると、位相比較器１８は第２図ａに示されているように 結合されている７リツブ７０ツブ１３７．１３９．１４１．１４３．１４５．１ ４７および１４９゜およびオアゲート１５１および１５３．アンドゲート１５５ およびノアゲー）　１５７　’ｉ含む。具体的に云うと、７リツプフロツプ１３ ７は位相比較器１８の進相回路（ｐｈａｓｅａｄｕｅｎｃｅ　ｃｉｒｃｕｉｔｒ ｙ　）の一部を形成する７リツブ７０ツブ１４１および１４３に結合されている 。同様に７リツプ７０ツブ１４７は位相比較器１８の位相遅延回路の一部を形成 する７リツプ７ｅｔツブ１４５および！４９に結合されている。７リツプフロツ プ１３９はフリップ７０ツブ１４３および１４５に結合され、比較器１８の進相 部分と位相遅延部分の両方に信号を与える。オアゲート１５１はフリップ７０ツ ブ１４１および１４９に結合され、位相比較器１８に対する第１出力信号を与え る。オアゲート１５３はフリップ７０ツブ１４３および１４５に結合され、位相 比較器回路に対する第２出力信号を与える。アントゲ−）　１５５は７リツプ７ ０ツブ１４５および１４９に結合されており、フリップフロップ１４１および１ ４３に結合されているノアゲート１５７と協動して位相比較器１８にリセット機 能を与える。フリップ７０ツブ１３７．１３９．１４１゜１４３、１４５．１４ ７および１４９は周知のＤ型クリップフロップであることに注目すべきである。
位相比較器１８の動作を第２図すに関連して説明する。
さて第２図ｂｔ−参照すると、２つのタイミング信号ｆ０および２ｆ０が示され ている。これらの信号は下記に更に詳述する第１図のデジタルデバイダ回路１６ によりクロック基準信号から誘導される。第３図器の３つの誘導されたタイミン グ信号ｆ　、　ｆｏおよび２ｆ０は図示されているように第２図器の位相比較器 １８に結合される。
具体的に云うとタイミング信号ｆ０はフリップフロップ１３９のＣ端子および７ リツプフロツプ１３７のＣ端子プ１４７のＣ端子へ与えられる。２ｆ０タイミン グ信号は７リツプフロツプ１３９の０選子へ与えられる。入りデータ信号ｆ。ｔ ｉｄｙリップフロップ１３７および１４７のり。
入力く結合される。
さて第２図１および第３図すを参照すると、第３図すの信号Ｇは第２図１の７リ ツプフロツプ１３７のＱ出力信号に対応する。第３図すの信号Ｈは第２図器のフ リップ７０ツブ１４フのＱ出力端子に対応する。第３図すの信号Ｉは第２図器の ７リツプフロツプ１４１のＱ出力端子に対応する。第３図すの信号Ｇは第２図１ のフリップフロップ１３７のＱ出力端子に対応する。
上述したように、位相比較器１Ｂの目的は、基準クロック信号および受信された データ信号の相対的位相を示す出力信号を与えることである。位相同期ループ出 力信号ｆｏは受信したデータ信号ｆｉをサンプルするのに用いられる。これら２ つの信号の間には３つの位相関係が存在する可能性がちる。これらの信号は同期 しているかもしれず、又は位相同期ループ出力信号が入シデータ信号より先行す るかもしれず、又は遅れるかもしれない。７リツプフロツプ１３７および１３９ は入シデータ信号とＤＰ　ＬＬ出刃信号とを比較する。第３図す。
に示されているように入りデータ信号（、ｌ’ｉ　）がディバイダ１６の出力信 号より先行していると、７リツグ７ｒ：１ツブ１３７は信号Ｇを高にセットさせ る。クリップ７０ツブ１３７はｆ。によって［接にクロックされるので、信号Ｇ はｆの遷移の立上り区間に高にセットされる。
７リツプフロツプ１３９はｆｏに結合され２ｆ０信号によってクロックされるの で、ｆｏの正遷移の度毎に信号りは高にセットされるが、”２ｆＯは７リツプフ ロツプ１３９が発生させる号サイクル遅延の故にｆｏが高にセットされてから隆 サイクルたってから高にセットされる。
実際の位相補正は信号りの正遷移について行われるので、信号りを遅延させて位 相修正がｆ０制御クロックのエツジで起きるのを防止することが望ましい。
第３図すに示し上記に説明した位相状態では、信号Ｇの正遷移の後にＬの正遷移 が続くと７リツプフロツプ１４１の出力は高にセットされる（信号工）。信号Ｉ の高値はｆｉがｆに先行することを示し、従って１００位相を進めるためにパル スを複合システムクロックに加算すべきである。ＤＰＬＬ出力信号の位相が受信 されたデータ信号に先行すると、フリップ７０ツブ１４３の出力、信号工は高に セットされ、パルスを複合システムクロックから減算してｆ。を遅延させるべき であることを示す。
クリップ７０ツブ１４５．１４７および１４９　も同様な方法で動作するが、７ リツブ７０ツブ１４７はｆｏの負のエツジでクロックされ、信号工およびＩより 遅れる位相比較器回路′および工′ヲ発生させる。フリップフロップ１４５、１ ４７および１４９はアンドグー）　１５５　ｔ−介して帯域幅制御回路刃によっ てリセット状態に保持される。
デジタル位相同期ループ回路が狭帯域動作のためにセットされると、ｆ□の１周 期について１回位相比較を行う必要がある。デジタル位相同期ループが広否域動 作のためにセットされると、７リツプフロツプ１４５．１４７および１４９が起 動され、位相比較器は比較周期１回につき２回の位相比較を行り。即ち、ｆｏの 立上り区間に１回比較を行い、ｆの立下り区間に１回比較を行う。
フリップフロップ１４１．１４３．１４５および１４９もまた位相調整が行われ るとアンドゲート１５５およびノアグー）　１５７　’ｉ介してリセットされる 。
さて第２図器を参照すると、ＤＰＬＬデジタルディバイダ四が示されている。デ ジタルデバイダ回路システムクロックＢによってクロックされ、プログ２マブル システム制御信号Ｙ、Ｚに基づいた可変分割比率を与える。デジタルデイバイダ ２８は第２図器に示されているように結合されているマルチプレクサ１５９およ びアントゲ−）　１６１．１６３および１７３．ナントゲート１６７゜１６９お よび１７１．インバータ１６５および排他的オアゲ−）　１７７および１７５と ともに７リツプフロツプ１２５゜１２７および１２９ｔ−含む。
デジタルデイバイダ２６は第２図器に示されているように結合されたフリラフフ ロップ１１５．１１７．１１９．１２１゜１２３およびナントゲート１８１．１ ８３．１８５．１８７および１８９を含む。
デイパイダ２６は固定分割比率２５ｆ：与える。デイバイダあは１〜８の可変分 割北軍を与える。デイバイダが。
あの出力はデュアルモジュラス（ｄｕａｌ−ｍｏｄｕｌｕｓ　）方式でアンドゲ ート（９）によって結合され、複合分割北軍２００７Ｎを与える。但しＮはプロ グラマブル制御信号Ｙ。
２によって制御される。この種類のデジタルデイバイダは周知であシいくつかの デイバイダ構成が満足に機能する点に注目すべきでちる。従ってデイバイダ２６ ゜兇は任意の適当な従来の２００　／　Ｎデジタルデイバイダでよく、第２図ａ に示しである特定の構成に限定されるものではない。
なおも第２図ａｔ−参照すると、第１図の位相および周波数調整回路網じが示さ れている。位相および周波数調整回路網口はプログラマブル制御信号Ｘ、誘導さ れたプログラマブルクロック信号、基準クロック信号Ｂ、偏移された基準クロッ ク信号人および帯域幅制御回路力出力信号と協動し、パルスｔ−ＤＰＬＬ基準信 号Ｂに加算又は減算して位相不一致又は周波数変化を補償する。位相および周波 数調整回路網ルは周波数ｍ整を行う７リツブ７０ツブ１１１および１９７．およ び位相調！！！ヲ行うフリップ７０ツブ２０９および２１１　ｔ−含む。位相お よび周波数調整回路網は第２図ａに示されているように更に結合されているイン バータ１９１．１９５．２０５゜ナンドグー）　１９３．２０３．１１３．１３ ５および２１７．アンドゲート２０１および２０７．ノアゲート２１５および１ ５７およびオアグー）　２１３１更に含む。
上述したように、位相比較器１８内のオアゲート１５１および１５３は出力信号 金与え、オアゲート１５１の出力に現われる能動信号はパルスを複合クロック、 信号Ｅに加算して位相を補償すべきことを示し、オアゲート１５３の出力に現わ れる能動出力は同様に、Ｓルス金減算して位相を補償すべきことを示す。位相お よび周波数調整回路網ルはまたプログラマブル信号Ｘ、Ｙ、Ｚ、！：協動し、デ ジタル位相同期ループの動作周波数の周波数偏移を行う。
位相および周波数調整回路網ｎは基準クロック、信号Ｂおよび偏移された基準ク ロック、信号人を結合又は減算し第２図すのデジタル位相同期ループデイバイダ １６を動作させる複合クロック信号Ｅ’（与えることによって位相および周波数 調整全行９゜更に位相および周波数ｉｌｌ整回路網Ｌ２はアンドゲート（至）の 出力に結合され、このゲート（９）はプログラマブルクロック信号を発生させ、 位相および周波数調整回路網ＬｃＩ調ｉ調度速度定する。
更に位相および周波数調整回路網ルは中心ループ動作周波数からの正又は負の周 波数偏移を示すプログラマブル入力信号Ｘと協動する。
動作すると、位相および周波数調整回路網口は７リツプ７０ツブ１１１およびナ ンドグー）　１１３　ｔ−介するクロック信号人、フリップフロップ１９７およ びナンドゲ−）　１３５　’ｉ介するクロック信号Ｂおよびナントゲート１９３ および２０３　全弁するクロック信号Ｃｔ連続的に与えられる０プログラマブル 入刃傷号Ｘはイン／（−夕１９１に結合され、このインバータ１９１は信号Ｘの 状態に応じて７リツブ７０ツブ１９７（周波数加算）を選択的に起動させる。プ ログラマブル制御信号Ｘが低であれば、誘導されたプログラマブルクロック信号 Ｃはナンドゲ−）　１９３およびインバータ１９５ｔ−介してフリップフロップ １９７に結合される。同様な方法によシ、プロゲラママプル入力信号Ｘが高であ ると、誘導されたクロック信号Ｃはナントゲート２０３およびインノ（−夕２０ ５　ｔ−介して７リツブ７０ツブ１１１に結合される。誘導され元プログラマブ ルクロック信号Ｃが７リツプ７０ツブ１９７の遅延入力に現われると、クロック 信号Ｂは信号Ｃが７リツプ７０ツブ１９７ヲ介してオアゲート２０３ヘクロツク できるようにする。次のＢクロックツ（ルスはフリップフロップ１９７ヲリセツ トし、フリップフロップ１９７ヲ介して１つのパルスをゲートさせる。
オアゲート２１３の出力はパルスが王システムクロックＢに加算される場合を除 き通常は低であるので、フリッププロップ１９７の出力が高でおると、クロック 人はナンドグー）　１１３．１３５および２１７を介してクロック信号Ｂと合計 される。
同様な方法でパルスはクロックＢから減算される。
プログラマブル入力信号Ｘが低であると、誘導されたプログラマブルクロック信 号Ｃはナントゲート２０３およびインバータ２０５を介してスリップ７０ツブ１ １１に結合される。誘導されたプログラマブルクロック信号Ｃはクロック信号Ａ の正遷移の度毎に７リツプ７０ツブ１１１を介してクロックされ、出力が高にな りうるようにし、ノアゲート２１５の出力を低にさせる。ノアグー）　２１５の 出力が低になると、ナントゲート１３５は使用禁止にされ、正システムクロック Ｂは複合クロック信号Ｅから分離される。
オアゲート２１３　、ノアゲート２１５およびナントゲート０３．１３５および ２１７を用いて位相補償も行われる０上述したように、オアゲート１５１および １５３の出力は位相調整指示信号を含む。即ち、オアゲート１５１の出力が能動 （ａｃｔｉｖ＠）であれば、正位相調整が必要である。オアゲート１５３の出力 が能動であれば、負位相遷移が必要でちる。さて第２図１を参照すると、位相比 較器１８はアンドゲート２０１および２０７を介して位相および周波数調整回路 網ルと協動する。アントゲ−）　２０１および２０７はまたナントゲート１９３ および２０３と協動し、位相ｙ４整と周波数調整の間を調停する。周波数調整が 現在進行中であれば、その周波数調整が完了するまでアンドゲート２０１および ２０７は位相調整が行われるのを防止する０この特徴について更に詳しく後述す る。
周波数ｖ４整が現在進行中でないとすると、位相比較信号Ｉ　、　Ｉ　、　Ｉ’ 又は工′が７リツプ７０ツブ２０９．２１１の遅延入力にそれぞれ結合される。
位相調整フリップ７０ツブ２０９および２１１はまた帯域幅制御回路銀を介して クロック信号Ａ、Ｂと協動する。帯域幅制御回路銀については更に詳しく後述す る。しかし簡単に云うと、帯域幅制御回路銀は位相比較のために複合クロック信 号Ｅに対して加算又は減算されるパルス数を制御する。
帯域幅制御回路は可変クロック信号を７リツプ７０ツブ２０９および２１１に与 えることによって可変パルス制御を行う。７リツグ７ｅｌツブ２０９の遅延入力 が能動（ａｃｔｉｖｅ　）であると、クロック端子に現われる信号の正遷移の度 毎に信号Ｋを高にし、オアゲート２１３の出力を起動させ、これはナントゲート １１３を使用可能にする。上述したようにナントゲート１１３が使用可能にされ ると、パルスが複合システムクロックＥに加算され、その場合には加算される位 相パルスの実際の数はクリップフロップ２０９のクロック端子によって制御され る。
負位相偏移が必要な場合には、パルスが複合クロック信号Ｅから減算されなけれ ばならない。オアゲート１５３の出力が能動であって負位相調整が現在行われつ つあると、ナントゲート２０３の出力は高となってアンドゲート２０７を使用可 能にし、このゲート２０７はノアゲート１５３の出力を７リツプ７Ｉ：ｌツブ２ １１に結合させる。フリップ７０ツブ２１１はクリップフロップ２１１のクロッ ク端子を介して帯域幅制御回路銀と協動する。
帯域幅制御回路に発生した帯域幅制御クロックの正遷移の度毎に、負位相偏移が 必要であるとフリップフロップ２１１の出力は高になる。７リツプ７０ツブ２１ １の出力が高であると、ノアゲート２１５の出力は低になつ′てナントゲート１ ３５を使用素止にし、主クロック信号Ｂパルスが複合クロック信号Ｅと結合する ことを防止する。
上述したように、周波数調整が現在行われつつあると位相調整は遅延する。さて 第２図ａの位相比較器を参照すると、クリップフロップ１４Ｌ　１４３．１４５ および１４９の出力は位相調整を示す信号を含む。ひとたび位相調整信号が現わ れると、その信号は適当なフリップフロップがリセットされるまで維持される。
リセット信号は位相調整が完了したことを示す。位相調整リセット信号はノアゲ ート１５７により位相および周波数調整回路網比から誘導される。位相調整クリ ップフロップ２０９および２１１の出力はノアゲート１５７０入力に結合される ので・位相調整が完了すると次の帯域幅制御クロックでノアゲート１５７の出力 は低になり、７リツプフロツプ１４１および１４３・をリセットする。
ナオも第２図ａを参照すると、第１図の帯域幅制御回路銀が詳細に示されている 。この帯域幅制御回路銀はプログラマブル制御信号Ｘ、ＹおよびＺ、およびプロ グラマブルスイッチ２２３および２２５によって制御される。帯域幅制御回路銀 は位相調整期間中に加算又は減算されるパルス数を決定する可変制御を与える。
具体的に云うと、帯域幅制御回路銀はプログラマブル入力信号に基づいて１つ、 ２つ又は４つのパルスの位相調整を行うことができる。上述したように、帯域幅 制御回路銀は位相および周波数調整回路網しの７リツプフロツプ２０９および２ １１へ可変クロック信号を与える。
帯域幅制御回路銀は分周器として結合されたクリップフロップ１３１および２２ １．同じく分局器として結合されている７リツプフロツプ１０７および２１９． ノアゲ−）　２２７　、プログラマブルスイッチ２２３および２２５゜およびマ ルチプレクサ１３３および１０９を含む。動作すると、フリップフロップ１３１ および２２１はクロックＢに結合され、基準クロック信号Ｂの速度の号および１ イで信号を与える。フリップフロップ１０７および２１９はクロック信号Ａに結 合され、クロック信号Ａの速匹の！およびλで信号を与える。分割されたＢおよ びＡはプログラマブルスイッチ２２３および２２５を介してそれぞれマルチプレ クサ１３３および１０９に結合される。プログラマブルスイッチ２２３および２ ２５はどの分割されたクロック信号がマルチプレクサ１３３および１０９に結合 されるかを制御する。モード１位相が選択されると、よυ高速の分割されたクロ ック信号が位置調整フリップ７０ツブ２０９および２１１に結合され、フリップ ７０ツブ２０９および２１１のＱ出力をよシ速やかにセットしクリアし、それに よシ複合システム、クロック、信号Ｅから加算又は減算されるパルス数を減少さ せる。
比較的多数のパルスが複合システムクロックから加算又は減算されると、より大 きな位相偏移が行われ、よジ広い帯域幅能力がループに与えられる。ノアゲート ２２７はプログラマブルループ制御信号ｘ、ｙ、ｚに結合され、出力をマルチプ レクサ１３３および１０９のクロック端子に結合させている。
ノアゲート２２７の出力における高出力信号は、デジタル位相同期ループが広帯 域動作のためにセットされていることを示す。この出力信号はマルチプレクサ１ ３３゜および１０９をして必要なシステム構成のために以前にセットされたプロ グラマブルスイッチ２２３および２２５を選択させ、フリップ７０ツブ２０９お よび２１１に多重パルス修正を行わせる。ノアゲート２２７の出力が低であると 、多重周波数デジタル位相同期ループは狭帯域動作のためにセットされ、マルチ プレクサ１０９．１３３　ハ信号ＡおよびＢを選択して単一パルス修正をさせる 。
さて第２図Ｃを参照すると、第１図のデジタルディバイド１６およびロック検出 器ｎの詳細な電気的概略図が示されている。第２図すの種々のタイミング信号が 第３図す、第２図ａおよび第３図Ｃに示されており、互換性のあるものとして参 照されている。
第１図の分局器１６は第２図ａおよび第３図＆複合クロック信号Ｅに結合される 。分周器１６は複合クロック信号Ｅを分割し、デジタル位相同期ループ１ｏの動 作クロック信号ｆｏを与える。更に、分周器１６は複数の誘導されたクロック信 号を与えてロック検出器ｎを動作させる。分局器１６は第２図すに示されている ように結合されたフリップフロップ３０１．３０３．３０５．３０７．３０９゜ ３ＬＬ　３１３．３１５．３１７．およびノアゲート３１９を含み、これは周知 の分周器構成である。フリップフロップ３０３の出力はロック検出器ｎのいくつ かの部分を動作させるのに用いられる複合クロック信号Ｅ、の周波数の昼の周波 数の信号を与える。更に、フリップ７０ツグ３１１゜３１３および３１５および ノアゲート３１９は、ディバイド１６全体に関連して中間周波数の信号を発生さ せる。ディバイドバイファイブ（ｄｉｗｉｄｅ−ｂｙ−５）　ディバイド３１０ を形成する。ディバイド３１０はデジタル位相同期ループの動作クロック信号ｆ 。を中心にしたクロックパルスを含む。本発明の好ましい実施例では、ディバイ ド１６は複合クロック信号Ｅについて３２０によって分割された出力信号を与え る。多数の分周器構成が本発明によって満足に機能し、本発明は第２図すに示さ れている特定の構成に限定されるものではない点に注目すべきである。
なおも第２図すを参照すると、ロック検出回路ηが詳細に示されている。ロック 検出器ｎはデジタル位相同期ループの出力クロック信号ｆ０と受信されたデータ 信号ｆｉとを比較し、２つの信号が同期している時の表示を与える。ロック検出 器回路ｎは本発明のデジタル位相同期ループがトーン検出器として用いることが できるようにする。デジタル位相同期ループは特定の既知の周波数で動作するよ うにプログラムすることができるので、ロック検出器ηは動作帯域幅内の特定の 周波数が検出されたという表示を与えることができる０ ロック検出回路人力は、入りデータ信号ｆｉおよび分周器１６の出力信号ｆ０に 結合される排他的オアゲート３２９によって与えられる。ｆｏとｆｉが位相外れ であると、排他的オアゲート３２９の出力は高になる。排他的オアゲート３２９ の出力は多重入力アンドゲート３３１に結合されている。アンドゲート３３１は 更に４で割られた複合クロック信号Ｅ（Ｅ／４）であるフリップフロップ３０３ の出力ならびにディバイド３１０の出力に結合されている。ディバイド３１０の 出力はｆ。を中心にしたパルスを与え、ｆｉとｆｏとの比較結果がｆｏ　ジッタ のないアンドゲートを確実にゲートスルー（ｇａｔｅ−ｔｈｒｕ　）するように するために用いられる。ｆｏと　ｆｉが位相外れであると、排他的オアゲート３ ２９の出力は高にな夛、アンドゲート３３１は（Ｅ／４）信号が７リツプフロツ プ３３５をクロックできるようにする。排他的オアゲート３２９の出力が低であ ると、アンドゲート３３１は使用禁止になり、Ｅ／４クロックパルスはフリップ フロップ３３５に達しない。
フリップ７０ツブ３３５．３３７および３３９は従来のディバイド構成で結合さ れておυ、８つのゲートされたＥ／４クロックパルスが累算される度毎にオーバ ７０−出力パルスを与える。７リツブフロツグ３２１および３２３は周知のディ バイド構成で結合されている。フリップフロップ３２１および３２３はデジタル 位相同期ループ出力信号に結合され、ｆｏの周波数の只の周波数の出力信号を与 える。フリップフロップ３２５および３２７は比較的高い周波数クロックＥ／４ によってクロックされるエツジ検出器回路を含む。従って排他的ノアゲート３３ ３の出力は分割された位相同期ループ出方信号の第４エツジごとに起きるパルス を有する信号を含む。換言すると排他的ノアゲート３３３の出力信号はｆ。／／ ２の速度で起きるパルスを有する信号を含む。排他的ノアゲート３３３の出力信 号はディバイド３３４をリセットするのに用いられる。デジタル位相同期ループ 出力信号ｆｏの２同期の期間中に８つよシ少ないゲートされた（Ｅ／４）クロッ クパルスが累算されると、ディバイｆ３３４はリセットされ、オーバフローパル スは発生しない。本発明の好ましい実施例では、分周期３３４は２ｆ０周期の間 に０〜４回オーバフローできる。
ディバイド３３４のオーバフローパルスはデイバ（タ３４１をクロックするのに 用いられる。ディバイド３４１はディバイド３３４が８つのオーバ７０−パルス ヲ発生させると出力パルスを与える。信号ｆ０およびｆｉが十分に位相外れでち ると、かなりの数のゲートされた（Ｅ／４）クロックパルスがディバイド３３４ および３４１によって累算される。ディバイド３４１のオーバフローパルスは、 ロック検出ラッチング回路３５０への入力を作るフリップフロッグ３５１ｔクロ ツクしラッテするのに用いられる。ロック検出ラッチング回路３５０はディバイ ド３４１のオーバ７０−パルスＳを累算し、デジタル位相同期ループロックされ た状態にあるかどうかを示す。ロック検出ラッチング回路３５０は、排他的オア ゲ−）　３５２および３５４の出力信号上それぞれ含む信号ＰおよびＲによって 制御される。
信号ＰおよびＲはデイバイダ３４３．およびクリップフロップ３４５．３４７お よび３４９および排他的ノアゲート３５４および排他的オアゲート３５２によっ て形成されルテュアルエッジ検出器によって発生させられる。分局器３４３は周 波数ｆｏ／２のパルス信号である排他的ノアゲート３３３の出力に結合される。
デイバイダ３４３はｆ０パルス５１２パルスごとに出刃パルスを与える０信号Ｏ として示されているデイバイダ３４３の出力信号は本発明の好ましい実施例では 約１１．７　Ｈｚの周波数を有する。クリップフロップ３４５．３４７および３ ４９は（Ｅ／４）クロック信号によってクロックされるシフトレジスタ構成で結 合されているｏ排他的オアゲート３５２は信号０パルスの各エツジに起きるパル スを発生させるＯ排他的ノアゲート３５４はパルス出力信号Ｒを発生させ、この 信号Ｒは信号Ｐと周波数は同じであるが、信号Ｐより遅延する。上述したように 、ロック検出回路ｎの糧々のタイミング信号が第３図Ｃに示されてお夕、第２図 すに示されている名称と互換性をもって参照されている。
さて第２図すのロック検出ラッチング回路３５０ｔ−参照すると、７リツグフロ ツプ３５１はロック検出ラッチング回路の第１段を提供する。パルスが信号に起 きると、フリップ７０ツグ３５１はラッチされ、信号Ｔは高にセットされる。信 号Ｔはクリップフロップ３５１が信号Ｒによってリセットされるまで高にとどま っている。
信号Ｓのオーバフローパルスがフリップフロッグ３５１をラッチしてないと、信 号Ｔは低にとツマっている。
クリップ７０ツブ３５１は遅延した信号Ｒによってリセットされるので、オーバ フローパルスが受信されないと為信号ではイナクティブ（１ｎａｔｉｖ＠）にと ソまっている。信号Ｔがイナクティブであると、矢のＣクロックパルスはクリッ プフロップ３５３　ｔ−クロックし、信号Ｕを高にする。高信号ＵパルスはＣク ロックによって７リツプ７ａツブ３５７にクロックされ、信号ｗｌ高にする。信 号Ｗの論理高状態は、デジタル位相同期ループがロックされた状態にあることを 示す。
ひと九び信号Ｗが高にセットされると、信号Ｖは低にされる。信号Ｖはフリップ ７０ツブ３５７をクロックするので、信号Ｖが低にラッチされると、クリップ７ ０ツブ３５７は使用禁止になる。信号Ｗが高にラッチされると、信号Ｗは必然的 に低にラッチされる。ロック検出信号Ｗが能動（ａｃｔｉｖｅ　）であり最後の 信号Ｓセグメント、信号Ｕがロック状態でないことを示すと、７リツプフロツプ ３５９および３６１はリセットされない。
フリップフロップ３５９および３６１はそれらがリセットされない限りＣクロッ クパルスをカフ／卜する。７リツプフロツプ３６１の出力信号はクリップフロッ プ３５７をリセットするのに用いられ、信号Ｗにロックされてない状態（ｏｕｔ −ｏｆ−１ｏｃｋ　ｅＨｄｉｔｉｏｎ）を示させる。従ってイン０ツク（ｉｎ″ ″Ｌｏｃｋ）インジケータ信号Ｗがリセットされるためには、２つの連続する信 号Ｓアウトオブロック表示が起きなければならない。追加のデイパイダ段を７リ ツプ７０ツブ３５９および３６１と組合せて、アウトオブロック表示に必要な追 加のアウトオブロックインジケータパルスを要求する能力を具えてもよい。
要するに、改良された多重周波数デジタル位相同期ループ回路について説明した 。この多重周波数デジタル位相同期ループはデジタル位相同期ループ内で周波数 調整と位相調整の両方を行うために共通の回路を利用している。本発明の好まし い実施例は、基準クロック信号と偏移された基準クロック信号を選択的に結合さ せて、あるいは基準クロック信号からパルスを選択的に削除して複合デジタル位 相同期クロック信号を発生させるために位相および周波数調整回路網を用いるこ とを意図している。デジタル位相同期ループの動作中心周波数は、偏移された基 糸クロックパルスをプログラマブルクロック信号によって決定された速度で基準 クロック信号に周期的に加算することによってプログラムして制御される。多重 周波数デジタル位相同期ループはロック検出回路を付加することによってトーン 検出器として利用できる。多重周波数デジタル位相同期ループは既知の動作周波 数に対してプログラムすることかできる０口ツク検出回路がデジタル位相同期ル ープ内のロックされた状態を示すと、ループノ帯域幅内の既知の周波数が必然的 に検出される。多重周波数デジタル位相同期ループは多重周波数デジタル位相同 期ループ動作周波数を必要とされる周波数の間で逐次プログラムにより偏位させ ることによって多重トーン検出器としても使用できる。従って、本発明のｆｌ＃ 神および原理の範囲から逸脱せずに他の変形の使用および実施例が可能なことが 当業者には明らかであると思図面の簡単な説明 第１図は本発明の多重周波数デジタル位相同期ル−プのブロック図を示す。
第２図ａは第１図の多重周波数デジタル位相同期ループのプログラマブルディバ イダ１位相比較器および位相および周波数調整回路網の電気的概略図を示す。
第２図すは第１０のデジタル位相同期ループ分周期およびロック検出器回路の電 気的概略図を示す。
第３図ａは第２図ａの周波数調整部分の動作を詳しく示すタイミング図である。
第３図すは第２図ａの位相調整部分の動作を詳しく示すタイミング図である。
第３図Ｃは第２図すのロック検出部分の動作を詳しく示すタイミング図である。
手続補正書（方式） １．事件の表示 ＰＣＴ／ＵＳ　８４１０２１３３ ２、発明の名称 多重周波数デジタルＰＬＬ回路 ３、補正をする者 事件との関係　特許出願人 住所　アメリカ合衆国イリノイ州６０１９６゜シャンバーグ、イースト・アルゴ ンフィン・ロード、１３０３番 名称　モトローラ・インコーホレーテッド代表８　ラウナー、ビンセント　ジョ セフ発送日　昭和６１年　１月２１日 ６、補正の対象　明ｍ書及び請求の範囲の翻訳文の浄書（内容に変更なし） ７、補正の内容　別紙の通り 国際ｖ４葺報告 ｗ−＾Ｍ１１４２０７７画３８＆１０２１３３１＃−Ａｓ、ｍ、＋１＊、？Ｃτ ｌじ５ａ４ｉ０２＋ココ

Claims (18)

    【特許請求の範囲】
  1. １．（ａ）入力をプログラマブル入力信号に結合させ、正文は負の周波数調整を 示す第１インバータ手段と、（ｂ）第１および第２入力および１出力を有し、前 記第１入力は誘導されたクロツク信号に結合され、前記第２入力は前記プログラ マブル入力信号に結合される第１ナンドゲート手段と、 （ｃ）第１および第２入力および１出力を有し、前記第１入力は前記の誘導され たクロツク信号に結合され、前記第２入力は前記第１インバータ手段の出力に結 合されている第２ナンドゲート手段と、（ｄ）第１および第２入力および１出力 を有し、前記第１入力は前記第２ナンドダート手段の出力に結合され、前記第２ 入力は入力を与え前記入力は正位相調整を示す第１アンドゲート手段と、 （ｅ）１入力および１出力を有し、前記入力は前記第１ナンドゲート手段の出力 に結合されている第２インバータ手段と、 （ｆ）１入力および１出力を有し、前記入力は前記第２ナンドゲート手段に結合 されている第３インバータ手段と、 （ｇ）遅延およびクロツク入力および非反転出力を有し、前記遅延入力は前記第 ２インバータ手段の出力に結合され、前記クロツク入力は前記第２クロツク信号 に結合される第１フリツプフロツプ手段と、（ｈ）遅延およびクロツク入力およ び非反転出力を有し、前記遅延入力は前記第３インバータ手段の出力に結合され 、前記クロツク入力は前記第１クロツク信号に結合される第２フリツプフロツプ 手段と、（ｉ）遅延およびクロツク入力および非反転出力を有し、前記遅延入力 は前記第１アンドゲート手段の出力に結合され、前記クロツク入力は前記第１ク ロツク信号に結合される第３フリツプフロツプ手段と、（ｊ）第１および第２入 力および１出力を有し、前記第１入力は前記第１ナンドゲートの出力に結合され 、前記第２入力は入力を与え前記入力は負位相調整を示す第２アンドゲート手段 と、 （ｋ）遅延およびクロツク入力および非反転出力を有し、前記遅延入力は前記第 ２アンドグートの出力に結合され、前記クロツク入力は前記第２クロツク信号に 結合される第４フリツプフロツプ手段と、（ｌ）第１および第２入力および１出 力を有し、前記第１入力は前記第２フリツプフロツプ手段の出力に結合され、前 記第２入力は前記第３フリツプフロツプ手段の出力に結合されているノアゲート 手段と、（ｍ）第１および第２入力および１出力を有し、前記第１入力は前記第 １フリツプフロツプ手段の出力に結合され、前記第２入力は前記第４フリツプフ ロツプ手段の出力に結合されている第１オアダート手段と、（ｎ）第１および第 ２入力および１出力を有し、前記第１入力は前記第２クロツク信号に結合され、 前記第２入力は前記ノアゲート手段の出力に結合されている第３ナンドグート手 段と、 （ｏ）第１および第２入力および１出力を有し、前記第１入力は前記第１クロツ ク信号に結合され、前記第２入力は前記第１オアゲート手段の出力に結合されて いる第４ナンドゲート手段と、 （ｐ）第１および第２入力および１出力を有し、前記第１入力は前記第３ナンド グート手段の出力に結合され、第２入力は前記第４ナンドグート手段の出力に結 合され前記出力は前記位相および周波数調整回路網の出力を含む第５ナンドゲー ト手段とを含む、プログラマブル入力信号に応答し、誘導されたクロツク信号に よつて決定される速度で第１および第２クロツク信号を選択的に合計又は減算す ることによつて周波数調整を行うために多重周波数デジタル位相同期ループに用 いる位相および周波数補償回路網。
  2. ２．速度を低下させたクロツク信号を前記第３および第４フリツプフロツプ手段 にそれぞれ与えることによつて帯域幅調整を行うことができる前記第１項の装置 。
  3. ３．（ａ）基準クロツク信号および偏移された基準クロツク信号を発生させるス テツプと、 （ｂ）誘導されたクロツク信号を第１信号によつて発生させるステツプと、 （ｃ）正又は負周波数偏移を示す第２プログラマブル信号を前記位相および周波 数調整回路網に入力し、更に前記位相比較器から信号を入力して正又は負位相偏 移を示すステツプと、 （ｄ）前記の誘導されたクロツク信号によつて決定された速度で周波数調整を行 い、前記周波数調整とは関係なく位相調整を行うために前記基準クロツク信号お よび前記の偏移されたクロツク信号を組合せ、又は減算するステツプとを含む、 データおよびループ入力を有する位相比較器および位相および周波数調整回路網 を含む多重周波数デジタル位相同期ループにおいて位相および周波数調整を行う 方法。
  4. ４．周波数調整が現在行われつつあると前記位相調整が遅延する前記請求の範囲 第３項の方法。
  5. ５．前記の誘導されたプログラマブルクロツク信号を発生させるステツプは複数 のプログラマブル入力に応答して周波数制御を行う前記請求の範囲第３項の方法 。
  6. ６．位相比較１回につき行われる位相調整の回数をプログラムにより制御して位 相同期ループ帯域幅の調整を行う前記請求の範囲第３項の方法。
  7. ７．（ａ）基準クロツク信号および偏移された基準クロツク信号を発生させる手 段と、 （ｂ）第１および第２プログラマブル入力信号によつて前記基準クロツク信号に 関連した誘導されたプログラマブルクロツク信号を発生させる手段と、（ｃ）前 記位相同期ループ入力および出力の位相を比較して位相比較出力信号を発生させ る手段と、（ｄ）前記基準クロツク信号および前記の偏移された基準クロツク信 号を選択的に組合せ又は減算することによつて組合せクロツク信号を発生させて 位相および周波数調整を行い、前記周波数調整は前記の誘導されたプログラマブ ルクロツク信号によつて決定された速度で行い、前記位相調整は前記周波数調整 とは関係なく行い、前記複合クロツク信号をデジタル位相同期ループ入力に結合 する手段とを含む、 入力および出力信号を有するデジタル位相同期ループに用いられる単一（ｕｎｉ ｔｏｒｙ）位相および周波数調整回路網。
  8. ８．前記位相同期ループ入力および出力信号が位相外れになると位相外れ信号を 発生させる手段と、高周波数パルスの形をしたクロツク信号を発生させ、発生し た位相外れ信号が存在すると前記クロツク信号をゲートする手段と、 前記位相外れ信号が能動である（ａｃｔｉｖｅ）と、前記高周波数クロツクパル スをゲートする手段と、前記のダートされたクロツクパルスを累算する第１およ び第２デイバイダと、そこで前記第２テイバイダは前記第１デイバイダからのオ ーバフローパルスを累算し、前記第２デイバイダは比較的短い期間パルスを累算 し、前記第２デイバイダは比較的長い期間前記第１デイバイダからのオーバフロ ーパルスを累算し、前記第２デイバイダが所定数のアワトオブロツク（ｏｕｔ− ｏｆ−ｌｏｃｋ）パルスを累算してない場合にはロツクされた状態を示し、アウ トオブロツク状態を示すためにセツトされる前にいくつかの連続する長期間のア ウトオブロツク周期を必要とするロツクインジケータ手段とを含む、 位相同期ループに用いられ、受信した入力信号に応答して出力信号を発生させる ロツク検出器。
  9. ９．前記周波数クロツクパルスが追加的にゲートされて前記位相同期ループ出力 信号の各１／２周期の中央に集中するようになる前記第８項のロツク検出器。
  10. １０．ロツクインジケータをセツトし、アウトオブロツク状態を示すためにプロ グラム可能な数の連続的なアウトオブロツク周期を必要とする前記請求の範囲第 ８項のロツク検出器。
  11. １１．（ａ）前記位相同期ループ入力および出力信号が位相外れであると位相外 れ信号を発生させるステツプと、（ｂ）高周波数クロツクパルスの形でクロツク 信号を発生し、前記の発生した位相外れ信号が存在すると前路クロツク信号をゲ ートするステツプと、（ｃ）比較的短い期間パルスを累算する第１カウンタを用 いて前記のゲートされたクロツクパルスを累算するステツプと、 （ｄ）比較的長い期間パルスを累算する第２カウンタを用いて前記第１カウンタ の出力パルスを累算するステツプと、 （ｅ）前記第１および第２カウンタを周期的な、しかし異なる速度でそれぞれリ セツトするステツプと、（ｆ）前記第２カウンタが所定の数のパルスを累算して ない場合にはロツクされた状態を示すステツプとを含む、 位相同期ループにおいてロツクされた状態を検出する方法。
  12. １２．（ａ）前記第２カウンタが複数の連続する比較的長い期間の周期にわたつ て出力パルスを発生させる場合にはロツクされていない状態を示すステツプを更 に含む前記請求の範囲第１１項の方法。
  13. １３．（ａ）第１入力信号および反転した第１入力信号を入力する手段と、 （ｂ）前記第１入力信号から前記第１入力信号の周波数の２倍の周波数で誘導さ れた第１信号を発生させる手段と、 （ｃ）第２入力信号を発生させる手段と、（ｄ）遅延およびクロツク入力および 反転および非反転出力を有し、前記遅延入力は前記第２入力信号に結合され、前 記クロツク入力は前記第１入力信号に結合される第１フリツプフロツプ手段と、 （ｅ）遅延およびクロツク入力および反転および非反転出力を有し、前記遅延入 力は前記第１入力信号に精合され、前記クロツク入力は前記第１訪導信号に結合 される第２フリツプフロツプ手段と、（ｆ）遅延およびクロツク入力および反転 および非反転出力を有し、前記遅延入力は前記第２入力信号に結合され、前記ク ロツク信号に結合される第３フリツブフロツプ手段と、 （ｇ）遅延，クロツクおよびリセツト入力および非反転出力を有し、前記遅延入 力は前記第１フリツプフロツブ手段の非反転出力に結合され、前記クロツク入力 は前記第２フリツプフロツプ手段の非反転出力に結合される第４フリツプフロツ プ手段と、（ｈ）遅延，クロツクおよびリセツト入力および非反転出力を有し、 前記遅延入力は前記第１フリツプフロツブ手段の反転出力に結合され、前記クロ ツク入力は前記第２フリツプフロツプ手段の非反転出力に結合される第５フリツ プフロツプ手段と、 （ｉ）遷延，クロツクおよびリセツト入力および非反転出力を有し、前記遅延入 力は前記第３フリツプフロツブ手段の非反転出力に結合され、前記クロツク入力 は前記第２フリツプフロツプ手段の反転出力に結合される第６フリツプフロツプ 手段と、 （ｊ）遅延，クロツクおよびリセツト入力および非反転出力を有し、前記遅延入 力は前記第３フリツプフロツブ手段の反転出力に結合され、前記クロツク入力は 前記第２フリツプフロツプ手段の反転出力に結合される第７フリツプフロツプ手 段と、 （ｋ）第１および第２入力および１出刀を有し、前記第１入力は前記第４フリツ プフロツプ手段の非反転出力に結合され、前記第２入力は前記第４フリツプフロ ツブ手段の非反転出力に結合され、前記出力は第１入力信号の位相が第２入力信 号の位相より遅れていることを示す第１オアゲートと、 （ｌ）第１および第２入力および１出刀を有し、前記第１入力は前記第５フリツ プフロツプ手段の非反転出力に結合さ九、前記第２入力は前記第６フリツプフロ ツブ手段の非反転出力に結合され、前記出力は第１入力信号の位相が第２入力信 号の位相に先行していることを示す第２オアゲートと、 （ｍ）前記第４，第５，第６および第７フリツプフロツプ手段のリセツト入力に 結合され、位相比較の完了後に前記フリツプフロツプをリセツトするリセツト手 段とを含む、 第１および第２入力信号の相対的位相を示す出力信号を与える位相比較器。
  14. １４．（ａ）第１および第２入力信号を入力する手段と、（ｂ）前記第１入力信 号とともに前記第２入力信号をサンプルする手段と、 （ｃ）先行する，又は遅延している位相関係を示すサンプルを記憶又は保存する 手段と、 （ｄ）調整の完了後前記記憶および保存手段をリセツトする手段とを含む、 第１および第２入力信号の相対的位相を示す出力信号を与える位相比較器。
  15. １５．周波数調整が進行中であると前記リセツテイングを遅延させる前記第２項 の装置。
  16. １６．位相比較器をプログラムにより変更して前記第１入力信号の立上り区間と 立下り区間の両方について位相比較器ができる前記請求の範囲第２項の装置。
  17. １７．（ａ）信号を入力するステツプと、（ｂ）前記入力信号をサンプルするス テツプと、（ｃ）信号間の先行している，又は遅延している位相関係を示す前記 サンプルを記憶又は保存するステツプと、 （ｄ）比較を行つた後に前記記憶および保存手段をリセツトするステツプとを含 む、 複数の信号間の位相比較を発生させる方法。
  18. １８．（ａ）第１および第２信号を入力するステツプと、（ｂ）前記第１入力信 号とともに前記第２入力信号をサンプルし、前記サンプルは前記第１および第２ 信号間の位相比較を行うステツプと、 （ｃ）前記第１および第２入力信号に関して先行している，又は遅延している位 相関係を示す前記サンプルを記憶および保存するステツプと、 （ｄ）位相比較の結果を出力するステツプと、（ｅ）位相調整が行われた後に前 記記憶および保存手段をリセツトするステツプとを含む、複数の信号間の位相比 較を発生させる方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5450452A (en) * 1992-03-03 1995-09-12 Fujitsu Limited Digital loop filter and digital PLL circuit using the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654991A (en) * 1995-07-31 1997-08-05 Harris Corporation Fast acquisition bit timing loop method and apparatus
JP3171162B2 (ja) 1998-04-02 2001-05-28 日本電気株式会社 Ｐｌｌ回路
US6233020B1 (en) * 1998-08-07 2001-05-15 Thomson Licensing S.A. Phase lock loop with selectable response
US6891441B2 (en) 2002-11-15 2005-05-10 Zoran Corporation Edge synchronized phase-locked loop circuit
CN1989751B (zh) 2004-07-15 2011-07-13 汤姆森特许公司 改进的载波恢复的系统和方法
US8035653B2 (en) 2006-10-27 2011-10-11 Hewlett-Packard Development Company, L.P. Dynamically adjustable elements of an on-screen display

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3644721A (en) * 1970-11-09 1972-02-22 Gen Motors Corp Apparatus and method for digital frequency addition and subtraction
US4051440A (en) * 1973-05-15 1977-09-27 Tektronix, Inc. Phase locked demodulator
US4014025A (en) * 1975-03-24 1977-03-22 The Cessna Aircraft Company Scalloping suppression system and method
US3982190A (en) * 1975-07-31 1976-09-21 Rockwell International Corporation Phaselock circuitry with lock indication
US3988696A (en) * 1975-11-28 1976-10-26 The Bendix Corporation Phase lock detector for digital frequency synthesizer
JPS601984B2 (ja) * 1976-10-22 1985-01-18 日本電気株式会社 デイジタルｐｌｌ回路
JPS6058609B2 (ja) * 1977-05-17 1985-12-20 三洋電機株式会社 デイジタル型位相比較器
US4122405A (en) * 1977-10-21 1978-10-24 National Semiconductor Corporation Digital logic level signal indication of phase and frequency lock condition in a phase-locked loop
US4219784A (en) * 1978-10-27 1980-08-26 Westinghouse Electric Corp. Phase detection system using sample and hold technique, and phase locked loop using such phase detection system
JPS561626A (en) * 1979-06-18 1981-01-09 Anritsu Corp Lock indicator for phase synchronous circuit
JPS6010458B2 (ja) * 1979-08-23 1985-03-18 富士通株式会社 フエ−ズ・ロツクド・ル−プ回路
US4308619A (en) * 1979-12-26 1981-12-29 General Electric Company Apparatus and methods for synchronizing a digital receiver
US4345219A (en) * 1980-02-14 1982-08-17 E-Systems, Inc. Frequency agile hold-sample-hold phase detector
US4330758A (en) * 1980-02-20 1982-05-18 Motorola, Inc. Synchronized frequency synthesizer with high speed lock
JPS5944814B2 (ja) * 1980-02-29 1984-11-01 沖電気工業株式会社 位相比較回路
US4470018A (en) * 1980-09-29 1984-09-04 Hasler Ag Bern Circuit for producing a control voltage depending on frequency and/or phase differences
JPS58171131A (ja) * 1982-03-31 1983-10-07 Fujitsu Ltd Ｐｌｌ電圧制御発振器のドリフト検出回路
US4456890A (en) * 1982-04-05 1984-06-26 Computer Peripherals Inc. Data tracking clock recovery system using digitally controlled oscillator
AU568051B2 (en) * 1983-02-16 1987-12-10 Nec Corporation Frequency stabilisation circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5450452A (en) * 1992-03-03 1995-09-12 Fujitsu Limited Digital loop filter and digital PLL circuit using the same

Also Published As

Publication number Publication date
JP2541398B2 (ja) 1996-10-09
EP0168426A4 (en) 1988-05-10
SG28382G (en) 1995-09-01
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JPH0738426A (ja) 1995-02-07
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ES550913A0 (es) 1987-11-01

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