JPH03162132A - デジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電子交換機で用いられるデジタルＰＬＬ回路に
関する。

（従来の技術） 第６図は電子交換機の概略構或を示しており、デジタル
統合サービス網からの回線（以下ＩＳＤＮ回線と称する
）５１にＴ接点で接続されたデジタル回線インターフェ
ース５２と、ＩＳＤＮ回線５３にＳ接点で接続されたデ
ジタル回線インターフエイス５４と、内線電話端末５５
に接続された内線インターフェイス５６と、時分割スイ
ッチ５７と、ＰＬＬ回路（フエーズロックドルーブ回路
）５８と、中央処理装置（以下ＣＰＵと称す）５つと、
ＰＣＭハイウェイ６１と、データハイウエイ６２と、抽
出８ＫＨｚライン６３とを備えて構成される。　デジタ
ル回線インターフェース５２，５４は回線に対するデー
タの送受を複数の音声チャネル毎に６４Ｋｂ　ｐ　ｓの
伝送速度で行っている。

これは例えば音声信号を８ＫＨｚのサンプリング周波数
でサンプリングし、パルスコード変ｎ（ＰＣＭ）するこ
とにより８ｂｉｔ単位のデータを形戊するためである。

一方、電子交換機内のＰＣＭハイウエイ６１には３２チ
ャンネル分のそれぞれのタイムスロットが多重化されて
おり、それぞれのタイムスロットに６４Ｋｂ　ｐ　ｓの
データを割り当てることができる。よって、ＰＣＭハイ
ウェイ６１上にて６４ＫｂｐｓＸ３２−２．０４８Ｍｂ
ｐｓの伝送速度でデータ伝送が行われている。

このため、デジタル回線インターフェース５２，５４と
ＰＣＭハイウェイ６１間でデータ伝送速度の速度変換を
行う必要が有る。なお、速度変換とは多重度を上げるか
または下げるかするのみである。したがって、例えばＩ
ＳＤＮの１時群インターフェースが２３チャンネルの音
声チャネルをもっているので、これらのチャネルのデー
タを２．０　４　８　Ｍ　ｂ　ｐ　ｓに速度変換してＰ
ＣＭハイウエイ６１のそれぞれのタイムスロットに多重
化すると、ＰＣＭハイウェイ６１上の３２チャンネルの
うちの９チャネルが余ることとなる。

ここで、電子交換機の時分割スイッチ５７はＰＣＭハイ
ウエイ６１上の各チャネルからのそれぞれのデータを入
力し、これらのデータのタイムスロットを入れ替て該各
デー夕をＰＣＭハイウエイ６１上の各チャネルに戻すこ
とによりデータ経路の交換接続を行っている。この場合
、時分割スイッチ５７によるデータのサンプリング速度
と、ＰＣＭハイウェイ６１上のデータの伝送速度とを一
致させなければならない。例えばＰＣＭハイウエイ６１
上のデータ伝送速度が時分割スイッチ５７のサンプリン
グ速度よりも速ければ、時分割スイッチ５７はＰＣＭハ
イウエイ６１上のデータの全てをサンプリングして交換
することができない。

逆にＰＣＭハイウェイ６１のデータ伝送速度が時分割ス
イッチ５７のサンプリング速度よりも遅ければ、時分割
スイッチ５７はＰＣＭハイウェイ６１から人力したデー
タよりも多いデータを出力してしまうこととなる。この
ような現象をスリップと呼び、データの伝送エラーを生
じる一原囚となる。

したがって、時分割スイッチ５７のサンプリング速度と
ＰＣＭハイウエイ６１のデータ伝送速度とを同期させ、
スリップが発生しないようにしなければならない。

このためにＰＬＬ回路５８を設けており、ＰＬＬ回路５
８は抽出８ＫＨｚライン６３から８ＫＨｚの信号を人力
し、この信号を逓倍することにより時分割スイッチ５７
の動作クロツクを形成している。

ここで、まずデジタル回線インタフェイスが１時群イン
タフエイスであるとすると、デジタル回線インタフエイ
スはＩＳＤＮ回線からのでデータより１．５４４ＭＨｚ
のピットクロックを抽出し、このクロックを１９３分周
（　１　．　　５　４　４　Ｍ　Ｈ　ｚ　＋１９３＝８
ＫＨｚ）することで８ＫＨｚの信号を形或する。一方、
ＣＰＵ５９はそれぞれの優先度があらかじめ与えられた
各デジタル回線インタフエイスのうちから優先度の高い
１つを選択し、データハイウエイ６２を通じての制御に
より選択したデジタル回線インタフエイスから抽出８Ｋ
Ｈｚライン６３へ８ＫＨｚ信号を送出させる。また、Ｃ
ＰＵ５９はデータハイウェイ６２を通じて各デジタル回
線インタフエイスを監視することによりスロットアウト
されたデジタル回線インターフェースあるいは回線に異
常を生じたデジタル回線インタフエイスを検出し、正常
なデジタル回線インタフエイスから抽出８ＫＨｚライン
６３へ８ＫＨｚ信号が送出されるようにしている。

こうして抽出８ＫＨｚライン６３へ送出された８ＫＨｚ
信号はＰＬＬ回路５８に取り込まれる。

第７図はＰＬＬ回路の一例を示しており、アナログ回路
で構或される。このＰＬＬ回路では抽出８ＫＨｚ信号を
位相比較器８１に入力し、位相比較器８１は前記８ＫＨ
ｚ信号と分周器８２からの８ＫＨｚとのα相差を検出し
、この位｝目差に対応する信号を出力する。この信号は
ループフィルタ８３を介することにより制御電圧として
電圧制御発振器８４に加えられる電圧制御発振器８４は
中心周波数ｆｏ’−１６．３８４ＭＨｚに対して前記制
御電圧に応じた周波数偏差を有する信号を発振し、この
発振信号を出力する。この発振信号は分周器８２に入力
され、ここで１　／　２　”に分周されて８ＫＨｚの信
号が形成される。この８ＫＨｚ信号は位相比較器８１に
加えられる。これにより、抽出８ＫＨｚライン６３から
の８ＫＨｚ信号と分周器８２からの８ＫＨｚ信号との位
相差が零となるような周波数の発振信号が電圧制御発振
器８４から送出される。

この発振信号は時分割スイッチ５７に加えられ、ここで
該発振信号に同期してＰＣＭハイウェイ６１上のデータ
のサンプリングが行われる。

しかしながら、この様なアナログ回路は集積化が困難で
あるばかりではなく、高い精度の電源を必要とするので
周辺回路も大型化するという欠点があった。

そこで、デジタル回路で構威されるデジタルＰＬＬ回路
を用いても良い。デジタルＰＬＬ回路の１例としては出
力信号よりも高い周波数のクッロク信号を形威し、この
クロック信号に対するクロックパルスの除去並びに追加
、位相の切替え等の操作を行い、これにより出力信号に
対して逓倍周波数の信号を得、さらに該信号を分周する
というものがある。ここで、クロック信号は出力信号（
周波数が１６．３８４ＭＨｚ）のｎ倍（ｎ−２．４，８
．　　　・）の周波数でなければならず、ＰＬＬ回路の
量子化位相ジッタを抑制するためには少なくとも４倍以
上が望ましい。例ば４倍（ｎ　−４）にすると、出力信
号パルス幅の１／８の量子化位相ジッタを生じる。

しかしながら、量子化位相ジッタの発生を抑制するため
にクロック信号の周波数を出力信号の４倍または８倍に
した場合、クロッック信号の周波数は略６　５　Ｍ　Ｈ
　ｚまたは略１　３　１　Ｍ　Ｈ　ｚと非常に高くなる
ので、この様なデジタルＰＬＬ回路を構成することが極
めて困難となる。

上記のような理由で１　６　．　　３　８　４　Ｍ　Ｈ
　ｚ　ｆｕ度の高周波数の動作クロックを時分割スイッ
チで用いる電子交換機においては、アナログＰＬＬ回路
を用いるより致し方なく、このために小形化の実現を阻
んだり、コストの高騰を招いていた。

（発明が解決しようとする問題点） このように従来のデジタルＰＬＬ回路は量子化位相ジッ
タを抑制するためには出力信号に対してｎ倍の周波数の
クロック信号を用いねばならず、このため例えば電子交
換機においては集積化が困難で高いコストのアナログＰ
ＬＬ回路の変わりに用いることができないという問題点
があった。

そこで、本発明では出力信号と略同一の周波数のクロッ
ク信号を用いて動作するデジタルＰＬＬ回路を提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明では、発振周波数が異なるそれぞれの信号を出力
する各発振回路と、人力信号と出力信号の位相差を検出
する位相比較手段と、この位相比較手段の検出出力に基
づいて前記各発振手段からのそれぞれの信号のうちのい
ずれかを選択し、選択した信号を前記出力信号として送
出するゲート手段とを備えるデジタルＰＬＬ回路におい
て、前記各発振手段からのそれぞれの信号のうちの選択
された信号と前記出力信号との位相差が一致したことを
検出する検出手段と、この検出手段の検出出力に基づい
て前記ゲート手段による選択の切り替えを許可する許可
手段とを備えたことを特長とする。

（作用） 本発明によれば、各発振手段からのそれぞれの信号のう
ちの選択された信号と出力信号との位相差が一致すると
、前記選択された信号を前記出力信号に変わって出力す
るようにしている。ここで、各発振手段からのそれぞれ
の信号が逓倍もしくは分周されることなく出力されてお
り、出力信号と比較して非常に高い周波数の信号を必要
としていない。

（実施例） 以下、本発明の実施例を添付図面を参照して詳細に説明
する。

第１図は本発明に係るデジタルＰＬＬ回路の一実施例を
すブロック図であり、このデジタルＰＬＬ回路は周知の
バスターナック（Ｐａｓｔｅｒｎａ　Ｃ　ｋ　）と称さ
れるデジタルＰＬＬ回路を改良して構威される。

第２図（ａ）は前記バスターナックのデジタルＰＬＬ回
路の基本構成を示しており、まずこの回路の概略動作を
述べる。同図（ａ）における位相比較器２１には８ＫＨ
ｚの人力信号ｆｉ（第２図（ｂ）に示す）が入力される
とともに、分周器２２からの８ＫＨｚの帰還信号ｆｈ（
第２図（ｂ）に示す）が人力される。位相比較器２１は
人力信号ｆｉと帰還信号ｆｈの排他的論理和を求め、こ
の排他的論理和を示す位相比較信号ｅをゲート回路２３
に加える。ゲート回路２３はこの位相比較信号ｅがハイ
レベルのときに第１の発振器２４からの発振信号ｆ１を
出力信号ｆＯとして出力し、また該位相比較信号ｅがロ
ーレベルのときに第２の発振器５からの発振信号ｇ１を
出力信号ｆｏとして出力する。分周器２２はゲート回路
２３からの出力信号ｆＯを人力し、この出力信号を分周
することより８ＫＨｚの信号を形威し、この信号を帰還
信号ｆｈとして位相比較器２１に加える。

二こで、第１の発振器２４から出力される発振信号ｆ１
の周波数は１６．３８４Ｘ　（１−２００ｐｐｍ）ＭＨ
ｚであり、また第２の発振器２５から出力される発振信
号ｇ１の周波数は１６．３８４ｘ　（１−２００ｐｐｍ
）ＭＨｚである。したつがて、第２図（ｂ）に示される
ように位相比較信号ｅがハイレベルのときに周波数１６
．３８４ｘ（１＋２００ｐｐｍ）ＭＨｚの発振信号【ｌ
が選択されて出力され、また位相比較信号ｅがローレベ
ルのときに周波数１６．３８４Ｘ　（１−２０（１ｐｐ
ｍ）の発振信号ｇ１が選択されて出力される。

この出力信号ｆｏの周波数は、Ｎ−１２とすると、分周
器２２で１／２　　つまり１　／　２　１１に分周さＮ
−１ れ、分周された信号が帰還信号【ｉとして出力される。

故に、出力信号〔Ｏの周波数が１６．３８４ｘ　（１＋
２００ｐｐｍ）ＭＨｚであれば、帰還信号ｆｉの周波数
が８Ｘ　（１＋２００ｐｐｍ）ＫＨｚである。また、出
力信号ｆＯの周波数が１６．３８４Ｘ　（１−２００ｐ
ｐｍ）ＭＨｚであれば、帰還信号ｆｉの周波数が８ｘ　
（１−２００ｐｐｍ）ＫＨｚである。

この結果、第２図（ｂ）に示すように入力信号ｆｉに対
して帰還信号ｆｈの周期が速くなれば、位相比較信号ｅ
のハイレベルとなる期間が短くなり、発振信号ｆ１を出
力する期間が短くなるので、帰還信号ｆｈの周期を遅ら
せるように作用する。

逆に、人力信号ｆｉに対して帰還信号ｆｈの周期が遅く
なれば、位相比較信号ｅのハイレベルとなる期間が長く
なり、発振信号ｆ１を出力する期間が長くなるので、帰
還信号ｆｈの周明を速くするように作用する。このため
、例えば入力信号ｆｉの周期が８ｘ　（１＋２００ｐｐ
ｍ）ＫＨｚである場合、帰還信号ｆｈが人力信号ｆｉと
逆相になりて、これにより発振信号ｆ１が選択され続け
、入力信号ｆｉと出力信号ｆＯとが同期する。また、例
えば人力信号ｆｉの周波数が８×（１±ｏｐｐｍ）ＫＨ
ｚである場合、各発振信号ｆ　とｇ１がｉ 交互に切替え選択され、これにより人力信号ｆｉと出力
信号ｆＯとが同期する。

したがって、パスターナックのデジタルＰＬＬ回路では
出力信号ｆｏの数倍の周波数を有する高周波のクロック
信号を必要とせず、出力信号ｆｏと略同等の周波数を有
する２つ以上の発振信号を用いて構成することができる
。

しかしながら、このバスターナックのデジタルＰＬＬ回
路における各発振信号の選択切替えは随時に行っている
ため、選択された発振信号と出力信号の非同期時に切替
えが行われることがある。

この場合、切替え時に出力信号のパルス幅が広くなった
りまたは狭くなったりすることとなる。このため、パス
ターナックのデジタル回路はそのまま電子交換機に用い
るとしたら、不適格である。

そこで、各発振信号の切替え時に出力信号のパルス幅が
変化しないように改良したものが第１図に示す本実施例
のデジタルＰＬＬ回路である。

この実施例では位相比較器１とゲート回路２間にＤフリ
ッププロップ３を挿入するとともに、第１の発振器４お
よび第２の発振器５からの各発振信号ｆ　　，ｇｔの同
期タイミングを検出する同期ｌ 検出器６とを備えている。

位相比較器１は抽出８ＫＨｚライン６３（第６図に示す
）からの８ＫＨｚの入カ信号ｆｉと分周器７からの８Ｋ
Ｈｚの帰還信号ｆｈとの調停を行う回路であり、各Ｄフ
リップフロップ８，９．１０と各反転回路１１．１２と
を備えて構成される。

この位相比較器１の動作を第３図を参照して述べる。

まず、第３図（ａ）に示すように入カ信号ｆｉが帰還信
号〔ｈよりも位相が進んでいる状態であるとする。この
場合、人カ信号ｆｉの立上がりでＤフリップフロップ８
がセットされるとともに、反転回路ｌ２を介しての人カ
信号ｆｉの立上がりに応答してＤフリップフロップ９が
リセットされるので、Ｄフリップフロップ１ｏがセット
され、位相比較器１から出力される位相比較信号ｅはロ
ーレベルとなる。このローレベルの位相比較信号ｅは第
１の発振器４および第２の発振器５のそれぞれの発振信
号ｆ１と発振信号ｇ１のうちの発振信号ｆ１を指示して
いる。

また、第３図（ｂ）に示すように人力信号ｆｉが帰還信
号ｆｈよりもα柑が遅れている状態であるとする。この
場合、帰還信号ｆｈの立上がりでＤフリップフロップ９
がセットされるとともに、反転回路１１を介しての帰還
信号ｆｈの立上がりに応答してＤフリップフロップ８が
リセットされるので、Ｄフリップフロップ１０がリセッ
トされ、位相比較器１から出力される位相比較信号ｅは
ハイレベルとなる。このハイレベルの位相比較信号ｅは
前記各発振信号ｆ　　，ｇｔのうちの発振信号ｉ ｇ１を指示している。

同相検出器６は２つの反転回路１３．１３を有する遅延
回路１４と、Ｄフリップフロップ１５．１６と、アンド
回路１７とを備えて構威されており、第１の発振器４お
よび第２の発振器５からの発振信号ｆ１および発振信号
ｇ１の両者が同相となったことを検出する。そして、各
発振信号ｆ１とｇ１が第４図（ａ）に示すようにあらか
じめ設定された時間Δｔ　（例えば１０ｎｓｅｃ）で共
に立上がって略同相になると、ハイレベルの信号をＤフ
リップフロップ３に加え、これにょりＤフリップフロッ
プ３の出力反転を可能にする。この動作を第４図（ｂ）
にしたがってさらに詳しく述べる。

まず、発振信号ｆ１が立上がってから時間Δｔを経過す
るまでに発振信号ｇ１が立上がった場合、Ｄフリップフ
ロップ１６は発振信号ｆ，が立上がった後に発振信号ｇ
１が立上がるので発振信号ｆｌについてのハイレベルを
サンプリングし、ハイレベルの信号をアンド回路１７に
加える。一方、Ｄフリップフ口ップ１５は発振信号ｇｌ
が立上がった後に遅延回路１４を介して時間Δｔ遅延さ
れた発振信号ｆ１が立上がるので発振信号ｇ１について
のハイレベルをサンプリングし、ハイレベルの信号をア
ンド回路１７に加える。

このとき、アンド回路１７はハイレベルの信号をＤフリ
ップフロップ３に加え、これによりＤフリップフロップ
３の出力反転が可能となる。この桔果、位相比較器１か
らの位相比較信号ｅの２値レベルとＤフリップフロップ
３の出力信号の２値レベルが異なっていた場合に、Ｄフ
リップフロップ３の出力が反転されてゲート回路２に加
えられることとなる。

また、発振信号ｆｌが立上がってから時間Δを経過した
後に発振信号ｇ１が立上がった場合、Ｄフリップフロッ
プ１５は発振信号ｇｌがローレベルのときに遅延回路ｌ
４を介しての発振信号【１立上カるので発振信号ｇｌに
ついてのローレベルをサンプリングし、ローレベルの信
号をアンド回路１７に加える。

このときアンド回路１７からＤフリップフロップ３へと
ローレベルの信号が加えられるので、位相比較器１から
の位相比較信号ｅの２値レベルとＤフリップフロップ３
の出力の２値レベルが異なっていても、Ｄフリップフロ
ップ３の出力が反転されることはない。

さらに、発振信号ｆ１が立上がる以前に発振信号ｇｌが
立上がった場合、Ｄフリップフロップ１６は発振信号ｇ
１の立上がりで発振信号ｆｔについてのローレベルをサ
ンプリングし、ローレベルの信号をアンド回路１７に加
える。

このとき、アンド回路１７からＤフリップフロップ３へ
とローレベルの信号が加えられるので、Ｄフリップフロ
ップ３の出力が反転されるようなことはない。

すなわち、位相比較器１からの位相比較信号ｅの２値レ
ベルが反転された場合、発振信号ｆ１と発振信号ｇ１が
略同相となったときに位相比較信号ｅの新たなレベルが
ゲート回路２に加えられることとなる。

ゲート回路２は位相比較信号ｅがローレベルであれば第
１の発振器４からの発振信号ｆ１を選択して出力し、ま
た位相比較信号ｅがハイレベルであれば第２の発振器５
からの発振信号ｇ１を選択して出力する。分周器７はゲ
ート回路２から出力された発振信号の周波数を１　／　
２　１１分周し、分周した信号を帰還信号ｆｈとして位
相比較器１に出力する。

さて、第１の発振器４から出力された発振信号ｆｌの周
波数は１６．３８４ｘ　（１＋２００ｐｐｍ）ＭＨｚで
あり、また第２の発娠器５から出力される発振信号ｇ１
の周波数は１６．３８４Ｘ（１−２００ｐｐｍ）ＭＨｚ
である。故に、分周器７から出力される帰還信号ｆｈの
周波数は発振１１ ｐｍ）ＫＨｚか、または発振信号ｇｌを１７２分周した
８ｘ　（１−２００ＰＰＭ）ＫＨｚである。

ここで、先に述べたように入力信号ｆｉが帰還信号ｆｈ
よりも位相が進んでいる場合は位相比較器１からローレ
ベルの位相比較信号ｅが出力され、このローレベルの位
相比較信号ｅに応答してゲート回路２からは１６．３８
４ｘ　（１＋２００ｐｐｍ）ＭＨｚの発振信号ｆ１が出
力されるので、帰還信号ｆｈの周波数が高くなって同期
状態となる。

また、人力信号ｆｌが帰還信号ｆｈよりも位相が遅れて
いる場合は位相比較器１からハイレベルの位相比較信号
ｅが出力され、このハイレベルの位相比較信号ｅに応答
してゲート回路２からは１６．３８４Ｘ　（１−２００
ｐｐｍ）ＭＨｚの発振信号ｇ１が出力されるので、帰還
信号ｆｈの周波数が低くなって同期状態となる。

したがって、この実施例のデジタルＰＬＬ回路では第２
図に示したパスターナックのデジタルＰＬＬ回路と同様
に、２つの発振信号ｆ，ｇ１のＩ 選択切替えにより同期をなすことが可能である。

しかも、位相比較信号ｅの２値レベルが反転した場合は
、２つの発振信号ｆ，ｇ１が略同相でｌ あることを同相検出器６で検出したときに、位相比較信
号ｅの新たなレベルをＤフリップフロップ３を介してゲ
ート回路２に加えているので、該各発振信号ｆ，ｇ１の
略同相時に両者の発振信号ｌ の切替えが行われる。このため、該各発振信号ｆ１’ｇ
ｌの切替え時に出力信号ｆｏのパルス幅が広くなったり
、また狭くなったりするようなことかない。したがって
、この実施例のデジタルＰＬＬ回路は電子交換機におけ
る時分割スイッチの動作クロックを形威するのに好適と
いえる次に、この実施例のデジタルＰＬＬ回路を第６図
の電子交換機に適用した場合の動作について第５図を参
照してさらに詳しく述べる。同図において、τは各発振
信号ｆ　　，ｇ　　の略同相時と次のｌ１ 略同相時の間隔を示しており、各発振信号ｆ１，ｇｌの
切り替えを該同相時に行っている。

この時間τは次式（１）で表すことができる。

τ−１／Ｉ　ｆ’　−ｇ’　　ｌ・・・（１）ただし、
条件；ｆ′〜ｇ ｆ゜　；発振信号ｆ１の周波数 ｇ゛　；発振信号ｇ１の周波数 条件としてのｆ　’　＞　ｇ　　は、周波数ｆ゜と周波
数ｇ゜の差が大きくなければ、、両者の発振信号の位相
の一致をとらえることが困難になるからである。この実
施例においてｆ’−１６．３８４Ｘ（１＋２００ｐｐｍ
）ＭＨｚであるとし、ｇ’　−１６．３８４Ｘ　（１−
２００ｐｐｍ）ＭＨｚとしているので、τ■１５３μｓ
ｅｃとなる。ここで、各周波数ｆ゜とｇ゛の差を大きく
すれば時間でか小さくなるので、各発振信号ｆ　　，ｇ
ｔの切替え１ 応答を速くすることが可能となる。しかしながら、時間
τを小さくすることは容易であっても、位相比較の対象
が８ＫＨｚの信号であるため、１２５μｓｅｃ毎にしか
判定することができない。よって、τ〉１２５μＳｅＣ
であることが必要であり、さらにτ！：！−１２５μｓ
ｅｃとすれば各発振信号の切替え応答を最も速めること
ができる。

この実施例では先に述べたようにｆ’−１６．３８４Ｘ
　（１＋２００ｐｐｍ）ＭＨｚとともに、ｇ’　＝１６
．３８４Ｘ　（１−２００ｐｐｍ）ＭＨ２としているの
でτ−１５３μｓｅｃとなり、このτは位相比較の間隔
１２５μｓｅｃに近いといえる。また、ＩＳＤＮ等のデ
ジタル網における伝送信号の周波数変動範囲の規定は±
１００ｐｐｍ以下であるので、この変動範囲に追従しう
るように、デジタルＰＬＬ回路における各発振信号の周
波数ｆ’，ｇ’を±２００ｐｐｍに決定している。

次に、抽出８ＫＨｚライン６３（第６図に示す）からの
周波数略８ＫＨｚの人力信号ｆｉに対する分周器７から
出力された周波数略８ＫＨｚの帰還信号ｆｈの誤差を求
める。

この誤差が最大となる条件は位相比較器１から出力され
る位相比較信号ｅの２＆ｉレベルが反転した後、さらに
各発振信号ｆ　とｇ１が略同相であｌ ることを検出するまでに時間τを費やした場合である。

すなわち、位相比較信号ｅの反転時の誤差と、発振信号
の切替えが行われるまでの最大時間τを経過している間
にさらに発生した誤差とを累積したものが最大の累積誤
差となる。

ここで、周波数８ＫＨｚに対する抽出８ＫＨｚライン６
３からの人力信号ｆｔの周波数偏差をε１とし、周波数
１６．３８４ＭＨｚに対する発振信号ｆ１の周波数偏差
を＋εとし、発振信号ｇ１の周波数偏差を−εとして、
εＩに追従する場合を考えると、人力信号ｆｉである抽
出クロックの１フレーム（１周期）内での誤差の最大値
は次式（２）で表される。

ε　１　＋　　ε　ｉ Ｘｆｏ’◆　（ｌ±　ε）・・・　（２）８ＫＩＩｚｘ
　（１±εｌ） 上式（２）において（１±εＩ）、（１±ε）はεｌ１
εが非常に小さいため削除し、さらに次式（３）に示す
ように時間τの間に発生する誤差を累積すると最大の誤
差が求められる。

■ ＋　１　ε　Ｉ ± Ｘｆｏ ８　０　０　０ ＋ （ ε　１　＋ ε　Ｉ １　×　τ） Ｘｆｏ −　± （１／８０００　＋　τ） Ｘｆｏ ×　（　１　ε　１　＋　１　εＩｆ）　　　・・・　
（３）上式（３）においてεｌ　−１００ｐｐｍとして
、ε＝２００ｐｐｍとし、ｆｏ−１６．３８４ＭＨｚと
すると、入力信号ｆｉに対する帰還信号【ｈの累積最大
誤差は±１．４パルス以下で位相同期をなすことができ
、電子交換機のＰＬＬ回路として十分使用可能であり、
簡単なデジタル回路で高周波出力のデジタルＰＬＬ回路
を構成することができる。

［発明の効果］ 以上説明したように本発明に係わるデジタルＰＬＬ回路
によれば、各発振信号のうちの選択された発振信号と出
力信号との位相が一致すると、前記選択された発振信号
を前記出力信号に変わって出力するようにしているので
、発振信号の選択切替え時に出力信号のパルス幅が大き
く変わることはなく、また出力信号と比較して高周波数
の信号を用いる必要もない。

【図面の簡単な説明】

第１図は本発明に係わるデジタルＰＬＬ回路の一実施例
を示すブロック図、第２図はバスターナックのデジタル
ＰＬＬ回路の基本構或および同回路における各信号のタ
イミングを示す図、第３図は第１図に示したデジタルＰ
ＬＬ回路の位ｉ目比較器における各信号のタイミングチ
ャート、第４図は第１図に示したデジタルＰＬＬ回路の
同相検出器における各信号のタイミングチャート、第５
図は第１図に示したデジタルＰＬＬ回路を第６図に示し
た電子交換機に適用した場合の各信号のタイミングチャ
ート、第６図は電子交換機の概略構戊を示すブロック図
、第７図はアナログＰＬＬ回路の概略構成を示すブロッ
ク図である。 １・・・位相比較器、２・・・ゲート回路、３，８，９
，１０，１５．１６・・・Ｄフリップフロップ、４・・
・第１の発振器、５・・・第２の発振器、６・・・同相
検出器、７・・・分周器、１１．１２・・・反転回路、
１４・・・遅延回路、１７・・・アンド回路。 第２図（ａ） 第２図（ｂ） 第４図（ａ） 第４図（ｂ） 第６図

Claims (1)

1. 【特許請求の範囲】 発振周波数が異なるそれぞれの信号を出力する各発振回
   路と、入力信号と出力信号の位相差を検出する位相比較
   手段と、この位相比較手段の検出出力に基づいて前記各
   発振手段からのそれぞれの信号のうちのいずれかを選択
   し、選択した信号を前記出力信号として送出するゲート
   手段とを備えるデジタルＰＬＬ回路において、 前記各発振手段からのそれぞれの信号のうちの選択され
   た信号と前記出力信号との位相差が一致したことを検出
   する検出手段と、 この検出手段の検出出力に基づいて前記ゲート手段によ
   る選択の切り替えを許可する許可手段とを備えたことを
   特長とするデジタルＰＬＬ回路。