JPS601984B2 - デイジタルｐｌｌ回路 - Google Patents
デイジタルｐｌｌ回路Info
- Publication number
- JPS601984B2 JPS601984B2 JP51126854A JP12685476A JPS601984B2 JP S601984 B2 JPS601984 B2 JP S601984B2 JP 51126854 A JP51126854 A JP 51126854A JP 12685476 A JP12685476 A JP 12685476A JP S601984 B2 JPS601984 B2 JP S601984B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- output
- clock
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
ディジタルＰＬＬは同期式データ伝送に於いてタイミン
グ信号の抽出並びに同調回路等で抽出したタイミング信
号の安定化等の目的でよく使用される回路で、その基本
構成は第１図に示すようにクロック部１０１、制御部１
０２、カウンター部ＩＤ３より成っている。
グ信号の抽出並びに同調回路等で抽出したタイミング信
号の安定化等の目的でよく使用される回路で、その基本
構成は第１図に示すようにクロック部１０１、制御部１
０２、カウンター部ＩＤ３より成っている。
出力１０５はクロツク部１０１からのクロック周波数が
、カウンター部１０３によって分周されて得られるが、
途中制御部１０２に於いて入力１０４と出力１０５とが
比較され、出力１０５の変化点の方が入力１０４の変化
点より早い場合はクロツクを１ビット除去し、遅い場合
はクロツクを１ビット挿入すると云う制御を行って、出
力１０５の変化点を入力１０４の変化点に合わせる如く
動作をする。本発明は上記制御部回路の改良に関するも
のである。
、カウンター部１０３によって分周されて得られるが、
途中制御部１０２に於いて入力１０４と出力１０５とが
比較され、出力１０５の変化点の方が入力１０４の変化
点より早い場合はクロツクを１ビット除去し、遅い場合
はクロツクを１ビット挿入すると云う制御を行って、出
力１０５の変化点を入力１０４の変化点に合わせる如く
動作をする。本発明は上記制御部回路の改良に関するも
のである。
従来ディジタルＰＬＬの制御回路としては、第２図に示
す回路が一般的である。
す回路が一般的である。
すなわち第２図に示すように４つのＤタイプフリツプフ
ロツプ２０１〜４、３つのＮＡＮＤゲート２０５〜７と
１つのィンバータ２０８より制御部が構成され、クロッ
ク部２０９カウンター部２１０と合わせてディジタルＰ
ＬＬ回路が構成される。第２図の回路の動作は、第３図
のタイムチャートで示される。つまり、まずクロツク部
２０９に於いて、デューテイ１：３で且つ１８び位相の
異なる２つのクロツクｃとｄが作られゲート２０５及び
２０６にそれぞれ供給される。通常入力２１１に信号が
ない場合は、Ｄタイプフリツプフロツブ２０３と２０４
の出力ｈ，ｉは０であるから、ｉの逆相が接続されたゲ
ート２０５のみが開きゲート２０６は閉じている。よっ
てクロツクｃのみがゲート２０５，２０７を経てカウン
ター部２１０１こ送られている。入力２１１に信号が現
われるとそれは○タイプフリツプフロツプ２０１，２０
２のクロツク入力に接続されているから、その瞬間の出
力２１２の極性によって出力ｇまたはｉの極性が異なる
ので、出力２１２の変化点の方が入力２１ １の変化点
より早いか遅いかを検出することができる。すなわち出
力２１２の方が遅い場合はフリツプフロップ２０１の出
力ｇに１が現われ、早い場合はフリツプフロップ２０２
の出力ｉに１が現われる。次段のフリツプフロツプ２０
３と２０４はクロツクｃ，ｄによって駆動され前段のフ
リップフロップ２０１及び２０２の出力に現われた１の
信号を一定の時間保持する働きをする。かくして出力２
１２の変化点が入力２１１の変化点より遅い場合はフリ
ップフロップ２０３の出力ｈが一定時間１となり、その
間ゲート６が開いてクロックｄが供給されカウンタ入力
ｍに１ビットが挿入される。カウンター部２１０のカウ
ント数は一定であるからカゥンタ入力ｍに１ビットが挿
入されれば出力２１２はその分早く変化することになる
。同様に出力２１２の変化点が入力２１１の変化点より
早い場合はフリップフロップ２０４の出力ｊは一定時間
１となりその逆相で駆動されるゲート２０５は一定時間
閉じて、カウンタ入力ｍに供給されるクロツクを１ビッ
ト除去する。このようにして出力の位相は入力の位相に
合う如く制御される。しかしこの回路は入出力位相が定
常状態に達した後も１ビットの挿入除去は必ず行ななわ
れているから、出力信号としては常に１クロック分の定
常ジッターがある。従ってこの定常ジッターを４・さく
するために、通常クロック周波数を十分大きくするが、
これを大きくする程カウンタ部の段数も大きくなり部品
数が増える。またクロック周波数を大きくすると同期確
立時間が増えて、同期の引込み範囲が小さくなると云う
欠点も生じる。本発明は、従来の第２図回路の上記欠点
を除去するとともに更に回路を簡略化し部品数を減らし
たものである。本発明のＰＬＬ回路は、入力信号ｋの位
相に応じて出力信号ｆの位相を制御するディジタルＰＬ
Ｌ回路において、出力信号ｆの繰返し周期のｎ倍（ｎ：
正整数）のクロックパルスｂを作成する手段と、前記出
力信号ｆの１周期毎に前期クロツクパルスｂを分割する
分割信号ｊを作成する手段と、前記クロックパルスｂ消
去するためのパルス消去信号１を作成する手段と、この
パルス消去信号１のパルス中を入力信号ｋ‘こ応じて変
化させる手段と、前記パルス消去信号１と前記分割信号
ｊと前記クロックパルスｂとを論理処理する手段と、こ
の論理処理された信号にて位相が進みあるいは遅れまた
は変化しない出力信号を作成することを特徴としている
。
ロツプ２０１〜４、３つのＮＡＮＤゲート２０５〜７と
１つのィンバータ２０８より制御部が構成され、クロッ
ク部２０９カウンター部２１０と合わせてディジタルＰ
ＬＬ回路が構成される。第２図の回路の動作は、第３図
のタイムチャートで示される。つまり、まずクロツク部
２０９に於いて、デューテイ１：３で且つ１８び位相の
異なる２つのクロツクｃとｄが作られゲート２０５及び
２０６にそれぞれ供給される。通常入力２１１に信号が
ない場合は、Ｄタイプフリツプフロツブ２０３と２０４
の出力ｈ，ｉは０であるから、ｉの逆相が接続されたゲ
ート２０５のみが開きゲート２０６は閉じている。よっ
てクロツクｃのみがゲート２０５，２０７を経てカウン
ター部２１０１こ送られている。入力２１１に信号が現
われるとそれは○タイプフリツプフロツプ２０１，２０
２のクロツク入力に接続されているから、その瞬間の出
力２１２の極性によって出力ｇまたはｉの極性が異なる
ので、出力２１２の変化点の方が入力２１ １の変化点
より早いか遅いかを検出することができる。すなわち出
力２１２の方が遅い場合はフリツプフロップ２０１の出
力ｇに１が現われ、早い場合はフリツプフロップ２０２
の出力ｉに１が現われる。次段のフリツプフロツプ２０
３と２０４はクロツクｃ，ｄによって駆動され前段のフ
リップフロップ２０１及び２０２の出力に現われた１の
信号を一定の時間保持する働きをする。かくして出力２
１２の変化点が入力２１１の変化点より遅い場合はフリ
ップフロップ２０３の出力ｈが一定時間１となり、その
間ゲート６が開いてクロックｄが供給されカウンタ入力
ｍに１ビットが挿入される。カウンター部２１０のカウ
ント数は一定であるからカゥンタ入力ｍに１ビットが挿
入されれば出力２１２はその分早く変化することになる
。同様に出力２１２の変化点が入力２１１の変化点より
早い場合はフリップフロップ２０４の出力ｊは一定時間
１となりその逆相で駆動されるゲート２０５は一定時間
閉じて、カウンタ入力ｍに供給されるクロツクを１ビッ
ト除去する。このようにして出力の位相は入力の位相に
合う如く制御される。しかしこの回路は入出力位相が定
常状態に達した後も１ビットの挿入除去は必ず行ななわ
れているから、出力信号としては常に１クロック分の定
常ジッターがある。従ってこの定常ジッターを４・さく
するために、通常クロック周波数を十分大きくするが、
これを大きくする程カウンタ部の段数も大きくなり部品
数が増える。またクロック周波数を大きくすると同期確
立時間が増えて、同期の引込み範囲が小さくなると云う
欠点も生じる。本発明は、従来の第２図回路の上記欠点
を除去するとともに更に回路を簡略化し部品数を減らし
たものである。本発明のＰＬＬ回路は、入力信号ｋの位
相に応じて出力信号ｆの位相を制御するディジタルＰＬ
Ｌ回路において、出力信号ｆの繰返し周期のｎ倍（ｎ：
正整数）のクロックパルスｂを作成する手段と、前記出
力信号ｆの１周期毎に前期クロツクパルスｂを分割する
分割信号ｊを作成する手段と、前記クロックパルスｂ消
去するためのパルス消去信号１を作成する手段と、この
パルス消去信号１のパルス中を入力信号ｋ‘こ応じて変
化させる手段と、前記パルス消去信号１と前記分割信号
ｊと前記クロックパルスｂとを論理処理する手段と、こ
の論理処理された信号にて位相が進みあるいは遅れまた
は変化しない出力信号を作成することを特徴としている
。
本発明の１実施例を第４図にそのタイムチャートを第５
図に示す。
図に示す。
第４図に示す回路はクロツク部２１と２つの○タイプフ
リップフロツプ２２，２３と３つのゲート２４，２５，
２６及びカウンター部２７より構成される。クロツク部
２１は第５図ｂに示すデューテイ１：１のクロツクとｄ
に示すデユーテイ１：５のクロック及びｅに示すデュー
テイ１：５で且つｄと１８００位相の異なるクロックを
供給する。Ｄタイプフリップフロップ２２と２３はクロ
ックｅによって駆動され、出力ｆをサンプリングし、シ
フトする。フリツプフロツプ２２の出力ｇとフリップフ
ロップ２３の反転出力ｉのＡＮＤは出力ｆの変化後の最
初の１クロック周期（Ｔ）の間、１となる。図に示す時
間Ｔの終点より入力ｋの変化点が遅い場合はゲート２４
の出力ｉが挿入されてカウンタ入力ｍには１ビット挿入
される。即ち、フリップフロップ２２および２３とゲー
ト２４により作成された信号ｉ（パルス分割信号）はｍ
に示した如くクロツクｂのパルスを分割する動作をして
いる。従って「出力ｉのパルス中はクロツクｂのパルス
中より小さければ良く、ｂのｍ倍（ｍは正整数）の周波
数の信号と出力ｆにて作成することが出来る。本実施例
ではその一例である。また時間Ｔの始点より入力ｋの変
化点が早い場合はゲート２５の出力１に点線で示した如
く０のパルスが現われて、その間ゲート２６が閉じカウ
ンタ入力ｍはｍ′に示したように１ビット除去されるこ
とになる。フリツプフロツプ２２および２３とゲート２
５から作られる信号（パルス消去信号）はゲート２４の
出力ｉのパルスにて分割されるクロックｂのパルスを消
去するパルスである。従って、出力１のパルスはクロツ
クｂのパルス中より大きくクロツクｂの５倍のパルス中
より小さい任意のパルス中のパルスで良く、このような
パルスは出力ｆとクロツクとを使用することにより多種
多様に作成することが出来るであろう。更に入力ｋの変
化点が第５図ｅに示す時間帯Ｔの中にある場合について
詳細に説明する。
リップフロツプ２２，２３と３つのゲート２４，２５，
２６及びカウンター部２７より構成される。クロツク部
２１は第５図ｂに示すデューテイ１：１のクロツクとｄ
に示すデユーテイ１：５のクロック及びｅに示すデュー
テイ１：５で且つｄと１８００位相の異なるクロックを
供給する。Ｄタイプフリップフロップ２２と２３はクロ
ックｅによって駆動され、出力ｆをサンプリングし、シ
フトする。フリツプフロツプ２２の出力ｇとフリップフ
ロップ２３の反転出力ｉのＡＮＤは出力ｆの変化後の最
初の１クロック周期（Ｔ）の間、１となる。図に示す時
間Ｔの終点より入力ｋの変化点が遅い場合はゲート２４
の出力ｉが挿入されてカウンタ入力ｍには１ビット挿入
される。即ち、フリップフロップ２２および２３とゲー
ト２４により作成された信号ｉ（パルス分割信号）はｍ
に示した如くクロツクｂのパルスを分割する動作をして
いる。従って「出力ｉのパルス中はクロツクｂのパルス
中より小さければ良く、ｂのｍ倍（ｍは正整数）の周波
数の信号と出力ｆにて作成することが出来る。本実施例
ではその一例である。また時間Ｔの始点より入力ｋの変
化点が早い場合はゲート２５の出力１に点線で示した如
く０のパルスが現われて、その間ゲート２６が閉じカウ
ンタ入力ｍはｍ′に示したように１ビット除去されるこ
とになる。フリツプフロツプ２２および２３とゲート２
５から作られる信号（パルス消去信号）はゲート２４の
出力ｉのパルスにて分割されるクロックｂのパルスを消
去するパルスである。従って、出力１のパルスはクロツ
クｂのパルス中より大きくクロツクｂの５倍のパルス中
より小さい任意のパルス中のパルスで良く、このような
パルスは出力ｆとクロツクとを使用することにより多種
多様に作成することが出来るであろう。更に入力ｋの変
化点が第５図ｅに示す時間帯Ｔの中にある場合について
詳細に説明する。
入力変化点が第４図ｍに示す時間Ｔ，の始点より早い時
、ゲート２５の出力１はパルス中が４・さくはなるがゲ
ート２４の出力ｊで分割されるクロツクｂのパルスを消
去することが出来、１ビット除去の動作を行う。入力変
化点が第４図ｍに示す時間Ｔ，の終点より遅い時、ゲー
ト２５の出力１はパルス中が小さくなり、分割されるク
ロツクｂのパルスを消去することが出釆ず１ビット挿入
の動作を行う。時間帯Ｔ，の中に入力ｋの変化点がある
とき、ゲート２５の出力１は分割されるクロツクｂの前
半分のみ消去し、挿入も除去も行なわないという動作を
する。すなわちパルス消去信号１のパルス幅は、入力信
号ｋ‘こ応じてゲート２５において変化させられる。定
常ジッ外ま（１クロツクーＴ，）以内となり本実施例で
は従来の第２図の回路の２／３となっている。Ｔ．時間
をクロツクｂのパルス中に近づけることにより定常ジツ
外ま従来の第２図の回路の１／２に近づく。なお、本実
施例のＤタイプフリツプフロツプの代りに、シフトレジ
スタを用いてもよい。
、ゲート２５の出力１はパルス中が４・さくはなるがゲ
ート２４の出力ｊで分割されるクロツクｂのパルスを消
去することが出来、１ビット除去の動作を行う。入力変
化点が第４図ｍに示す時間Ｔ，の終点より遅い時、ゲー
ト２５の出力１はパルス中が小さくなり、分割されるク
ロツクｂのパルスを消去することが出釆ず１ビット挿入
の動作を行う。時間帯Ｔ，の中に入力ｋの変化点がある
とき、ゲート２５の出力１は分割されるクロツクｂの前
半分のみ消去し、挿入も除去も行なわないという動作を
する。すなわちパルス消去信号１のパルス幅は、入力信
号ｋ‘こ応じてゲート２５において変化させられる。定
常ジッ外ま（１クロツクーＴ，）以内となり本実施例で
は従来の第２図の回路の２／３となっている。Ｔ．時間
をクロツクｂのパルス中に近づけることにより定常ジツ
外ま従来の第２図の回路の１／２に近づく。なお、本実
施例のＤタイプフリツプフロツプの代りに、シフトレジ
スタを用いてもよい。
また、ＰＬＬの出力として本実施例では第４図２９のｆ
を使用したがｇまたはｈ，ｉ等の出力を使用することも
出来る。以上説明した如く本発明では入力信号の変化点
の変動に対しＰＬＬの出力を追従速度を変えることなく
定常ジツタを小さくすることが出来る。
を使用したがｇまたはｈ，ｉ等の出力を使用することも
出来る。以上説明した如く本発明では入力信号の変化点
の変動に対しＰＬＬの出力を追従速度を変えることなく
定常ジツタを小さくすることが出来る。
また本発明の実施例第４図の回路は従来の第２図の回路
と比較するとＤタイプのフリップフロツプが２回路減っ
て簡略化されている。
と比較するとＤタイプのフリップフロツプが２回路減っ
て簡略化されている。
第１図はディジタルＰＬＬの原理を示すブロック図、第
２図は従来のディジタルＰＬＬ回路、第３図はそのタイ
ムチャ−ト、第４図は本発明のディジタルＰＬＬ回路の
一実施例、第５図はそのタイムチャートを示す。 図中、２１はクロツク部、２２，２３はＤタイプフリツ
プフロツプ、２４〜２６はナンドゲート、２７はカウン
タ部、２８は入力端子、２９は出力端子、１０１はクロ
ツク部、１０２は制御部、１０３はカウンタ部、１０４
は入力端子、１０５は出力端子、２０１〜２０４はＤタ
イプのフリツプフロツプ、２０５〜２０７はナンドゲー
ト、２０８はィンバータ、２０９はクロツク部、２１川
まカウンタ部、２１１は入力端子、２１２は出力端子、
を示す。 努’図 務ｚ図 第３図 努４図 努５図
２図は従来のディジタルＰＬＬ回路、第３図はそのタイ
ムチャ−ト、第４図は本発明のディジタルＰＬＬ回路の
一実施例、第５図はそのタイムチャートを示す。 図中、２１はクロツク部、２２，２３はＤタイプフリツ
プフロツプ、２４〜２６はナンドゲート、２７はカウン
タ部、２８は入力端子、２９は出力端子、１０１はクロ
ツク部、１０２は制御部、１０３はカウンタ部、１０４
は入力端子、１０５は出力端子、２０１〜２０４はＤタ
イプのフリツプフロツプ、２０５〜２０７はナンドゲー
ト、２０８はィンバータ、２０９はクロツク部、２１川
まカウンタ部、２１１は入力端子、２１２は出力端子、
を示す。 努’図 務ｚ図 第３図 努４図 努５図
Claims (1)
- １ 入力信号の位相に応じて出力信号の位相を制御する
デイジタルＰＬＬ回路において、出力信号の繰返し周期
のｎ倍（ｎ：正整数）のクロツクパルスを作成する手段
と、前記出力信号の１周期毎に前記クロツクパルスを分
割する分割信号を作成する手段と、前記分割されるクロ
ツクパルスを消去するためのパルス消去信号を作成する
手段と、このパルス消去信号のパルス巾を入力信号に応
じて変化させる手段と、前記パルス消去信号と前記分割
信号と前記クロツクパルスとを論理処理する手段と、こ
の論理処理された信号にて位相が進みあるいは遅れまた
は変化しない出力信号を作成することを特徴とするデイ
ジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51126854A JPS601984B2 (ja) | 1976-10-22 | 1976-10-22 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51126854A JPS601984B2 (ja) | 1976-10-22 | 1976-10-22 | デイジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5352041A JPS5352041A (en) | 1978-05-12 |
| JPS601984B2 true JPS601984B2 (ja) | 1985-01-18 |
Family
ID=14945483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51126854A Expired JPS601984B2 (ja) | 1976-10-22 | 1976-10-22 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601984B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MX157636A (es) * | 1984-01-03 | 1988-12-07 | Motorola Inc | Mejoras en circuito de sincronizacion de fase digital de frecuencia multiple |
-
1976
- 1976-10-22 JP JP51126854A patent/JPS601984B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5352041A (en) | 1978-05-12 |
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