JPH0738426A - 多重周波数デジタル位相同期ループ回路 - Google Patents
多重周波数デジタル位相同期ループ回路Info
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- JPH0738426A JPH0738426A JP3188017A JP18801791A JPH0738426A JP H0738426 A JPH0738426 A JP H0738426A JP 3188017 A JP3188017 A JP 3188017A JP 18801791 A JP18801791 A JP 18801791A JP H0738426 A JPH0738426 A JP H0738426A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
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Abstract
(57)【要約】
【目的】 デジタル位相同期ループ基準クロックからの
パルスを周期的に加算又は減算することによって動作周
波数偏移を実施できる多重周波数デジタル位相同期ルー
プ回路を提供する。 【構成】 改良されたデジタル位相同期ループは、単一
の回路を利用して、位相および周波数の調整を行なう。
多重周波数デジタル位相同期ループ回路は、基準クロッ
ク信号を、誘導されたプログラム可能なクロック信号と
選択的に結合するか又は減算することにより位相調整を
実行し、それにより合成（複合）デジタル位相同期ルー
プのクロック信号を発生する。多重周波数は、プログラ
ム可能に制御可能なクロック信号により決定される速度
（ｒａｔｅ）にて合成（複合）クロック信号から選択的
に加算又は減算することにより周波数調整を提供する。
改良された多重周波数デジタル位相同期ループは、ロッ
ク検出回路の付加したトーン検出器として使用するのに
適しており、位相同期ループは、複数の既知の動作周波
数をプログラムすることができる。
パルスを周期的に加算又は減算することによって動作周
波数偏移を実施できる多重周波数デジタル位相同期ルー
プ回路を提供する。 【構成】 改良されたデジタル位相同期ループは、単一
の回路を利用して、位相および周波数の調整を行なう。
多重周波数デジタル位相同期ループ回路は、基準クロッ
ク信号を、誘導されたプログラム可能なクロック信号と
選択的に結合するか又は減算することにより位相調整を
実行し、それにより合成（複合）デジタル位相同期ルー
プのクロック信号を発生する。多重周波数は、プログラ
ム可能に制御可能なクロック信号により決定される速度
（ｒａｔｅ）にて合成（複合）クロック信号から選択的
に加算又は減算することにより周波数調整を提供する。
改良された多重周波数デジタル位相同期ループは、ロッ
ク検出回路の付加したトーン検出器として使用するのに
適しており、位相同期ループは、複数の既知の動作周波
数をプログラムすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル位相同期ルー
プの分野に関するものであり、具体的にはデジタル位相
同期ループのフィードバック部分内においてディバイダ
比率（分周比）を変えずに回路の動作中心周波数（ｏｐ
ｅｒａｔｉｎｇ ｃｅｎｔｅｒ ｆｒｅｑｕｅｎｃｙ）
をプログラムして変えることができる改良されたデジタ
ル位相同期ループに関する。
プの分野に関するものであり、具体的にはデジタル位相
同期ループのフィードバック部分内においてディバイダ
比率（分周比）を変えずに回路の動作中心周波数（ｏｐ
ｅｒａｔｉｎｇ ｃｅｎｔｅｒ ｆｒｅｑｕｅｎｃｙ）
をプログラムして変えることができる改良されたデジタ
ル位相同期ループに関する。
【０００２】
【従来の技術】従来のデジタル位相同期ループは、基準
動作周波数を与え一般的にはループの正確な動作周波数
に分割されるクロック信号に結合される。分周器のほか
に従来のデジタル位相同期ループ回路は、位相比較器お
よび位相補償回路網を含む。動作すると分割された動作
周波数は位相比較器に結合され、この比較器は分割され
た動作周波数の位相と受信したデータ信号の位相とを比
較する。位相比較器は位相補償回路に対して分割された
クロック信号の位相を進め、又は遅らせることによって
分割されたクロック信号の位相を調節するように命令す
る。この種類のデジタル位相同期ループは“デジタル位
相同期ループ”と題し本発明の譲受人に譲渡されている
マレック（Ｍａｌｅｋ）による米国特許第３，９８３，
４９８号に示され説明されている。
動作周波数を与え一般的にはループの正確な動作周波数
に分割されるクロック信号に結合される。分周器のほか
に従来のデジタル位相同期ループ回路は、位相比較器お
よび位相補償回路網を含む。動作すると分割された動作
周波数は位相比較器に結合され、この比較器は分割され
た動作周波数の位相と受信したデータ信号の位相とを比
較する。位相比較器は位相補償回路に対して分割された
クロック信号の位相を進め、又は遅らせることによって
分割されたクロック信号の位相を調節するように命令す
る。この種類のデジタル位相同期ループは“デジタル位
相同期ループ”と題し本発明の譲受人に譲渡されている
マレック（Ｍａｌｅｋ）による米国特許第３，９８３，
４９８号に示され説明されている。
【０００３】この種類のデジタル位相同期ループは単一
周波数位相同期ループ動作にとっては満足すべきもので
あるが、多重周波数動作が可能なループの実施には通常
は複雑な回路を必要とする。一部の従来の位相同期ルー
プは、基準周波数源とループのクロック入力との間にプ
ログラマブルディバイダを結合することによって多重周
波数動作を実施する。この技術は位相同期ループの動作
範囲を著しく制限し、僅かな周波数シフトに対してはデ
ィバイダ比率（分周比）は不可能とまでは云わないが実
際的でなくなる。更に、この種類のデジタル位相同期ル
ープは、微細な周波数偏移に必要な禁止的なディバイダ
比率の故にトーン検出器としての効用は限られている。
周波数位相同期ループ動作にとっては満足すべきもので
あるが、多重周波数動作が可能なループの実施には通常
は複雑な回路を必要とする。一部の従来の位相同期ルー
プは、基準周波数源とループのクロック入力との間にプ
ログラマブルディバイダを結合することによって多重周
波数動作を実施する。この技術は位相同期ループの動作
範囲を著しく制限し、僅かな周波数シフトに対してはデ
ィバイダ比率（分周比）は不可能とまでは云わないが実
際的でなくなる。更に、この種類のデジタル位相同期ル
ープは、微細な周波数偏移に必要な禁止的なディバイダ
比率の故にトーン検出器としての効用は限られている。
【０００４】
【発明が解決しようとする課題】従って本発明の目的
は、デジタル位相同期ループ基準クロックからのパルス
を周期的に加算又は減算することによって動作周波数偏
移（シフト）を実施できる多重周波数デジタル位相同期
ループを提供することである。
は、デジタル位相同期ループ基準クロックからのパルス
を周期的に加算又は減算することによって動作周波数偏
移（シフト）を実施できる多重周波数デジタル位相同期
ループを提供することである。
【０００５】本発明のもう１つの目的は、位相同期ルー
プフィードバック分割比率（分周比）を妨害せずに実施
できる多重周波数デジタル位相同期ループを提供するこ
とである。
プフィードバック分割比率（分周比）を妨害せずに実施
できる多重周波数デジタル位相同期ループを提供するこ
とである。
【０００６】本発明の更にもう１つの目的は、高周波数
クロック入力を受取ることができしかも微小な増分で変
更できる調節可能な動作周波数を与えることができる多
重周波数デジタル位相同期ループを提供することであ
る。
クロック入力を受取ることができしかも微小な増分で変
更できる調節可能な動作周波数を与えることができる多
重周波数デジタル位相同期ループを提供することであ
る。
【０００７】簡単に述べると、本発明は多重周波数動作
に対してプログラムにより変更できるデジタル位相同期
ループを意図している。この多重周波数デジタル位相同
期ループは位相比較器，帯域幅制御回路，位相および周
波数調整回路網，ループ分周器およびプログラマブル分
周器を含む。位相および周波数調整回路網は基準クロッ
ク入力から偏移された基準クロック信号を誘導する。こ
の回路網は基準クロック信号および偏移された基準クロ
ック信号を選択的に結合することによって、又は偏移さ
れた基準クロック信号とともに基準クロック信号からパ
ルスを選択的にゲートすることによって位相偏移を実施
する。位相および周波数調整回路網は基準クロック信号
および偏移された基準クロック信号を周期的に結合する
ことによって、又はプログラマブル分周器の出力によっ
て決定される速度で基準クロック信号からパルスを選択
的にゲートすることによって周波数調整を実施する。多
重周波数デジタル位相同期回路はまたロック検出器回路
を付加することによってトーン検出器回路として用いる
こともできる。ロック検出器回路は予めプログラムされ
た既知の周波数がロックされ検出されたことを示す。
に対してプログラムにより変更できるデジタル位相同期
ループを意図している。この多重周波数デジタル位相同
期ループは位相比較器，帯域幅制御回路，位相および周
波数調整回路網，ループ分周器およびプログラマブル分
周器を含む。位相および周波数調整回路網は基準クロッ
ク入力から偏移された基準クロック信号を誘導する。こ
の回路網は基準クロック信号および偏移された基準クロ
ック信号を選択的に結合することによって、又は偏移さ
れた基準クロック信号とともに基準クロック信号からパ
ルスを選択的にゲートすることによって位相偏移を実施
する。位相および周波数調整回路網は基準クロック信号
および偏移された基準クロック信号を周期的に結合する
ことによって、又はプログラマブル分周器の出力によっ
て決定される速度で基準クロック信号からパルスを選択
的にゲートすることによって周波数調整を実施する。多
重周波数デジタル位相同期回路はまたロック検出器回路
を付加することによってトーン検出器回路として用いる
こともできる。ロック検出器回路は予めプログラムされ
た既知の周波数がロックされ検出されたことを示す。
【０００８】
【発明の概要】改良された多重周波数デジタル位相同期
ループ回路が説明されている。改良されたデジタル位相
同期ループは、単一の回路を利用して、位相および周波
数の調整を行なう。多重周波数デジタル位相同期ループ
回路は、基準クロック信号を、誘導されたプログラム可
能なクロック信号と選択的に結合するか又は減算するこ
とにより位相調整を実行し、それにより合成（複合）デ
ジタル位相同期ループのクロック信号を発生する。多重
周波数は、プログラム可能に制御可能なクロック信号に
より決定される速度（ｒａｔｅ）にて合成（複合）クロ
ック信号から選択的に加算又は減算することにより周波
数調整を提供する。改良された多重周波数デジタル位相
同期ループは、ロック検出回路の付加したトーン検出器
として使用するのに適しており、位相同期ループは、複
数の既知の動作周波数をプログラムすることができる。
ループ回路が説明されている。改良されたデジタル位相
同期ループは、単一の回路を利用して、位相および周波
数の調整を行なう。多重周波数デジタル位相同期ループ
回路は、基準クロック信号を、誘導されたプログラム可
能なクロック信号と選択的に結合するか又は減算するこ
とにより位相調整を実行し、それにより合成（複合）デ
ジタル位相同期ループのクロック信号を発生する。多重
周波数は、プログラム可能に制御可能なクロック信号に
より決定される速度（ｒａｔｅ）にて合成（複合）クロ
ック信号から選択的に加算又は減算することにより周波
数調整を提供する。改良された多重周波数デジタル位相
同期ループは、ロック検出回路の付加したトーン検出器
として使用するのに適しており、位相同期ループは、複
数の既知の動作周波数をプログラムすることができる。
【０００９】
【課題を解決するための手段】図１は本発明によって組
立てられた多重周波数デジタル位相同期ループ（ＤＰＬ
Ｌ）１０のブロック図を示す。デジタル位相同期ループ
はデジタルディバイダ１６に結合された位相および周波
数調整回路網１２，帯域幅制御回路２０，アンドゲート
３０および入力クロック端子１４を含む。帯域幅制御回
路２０はまた位相比較器１８に結合されている。位相比
較器１８はデジタルディバイダ１６の出力からの入力な
らびに受信されたデータ信号を受けとる。
立てられた多重周波数デジタル位相同期ループ（ＤＰＬ
Ｌ）１０のブロック図を示す。デジタル位相同期ループ
はデジタルディバイダ１６に結合された位相および周波
数調整回路網１２，帯域幅制御回路２０，アンドゲート
３０および入力クロック端子１４を含む。帯域幅制御回
路２０はまた位相比較器１８に結合されている。位相比
較器１８はデジタルディバイダ１６の出力からの入力な
らびに受信されたデータ信号を受けとる。
【００１０】動作すると、信号源からの基準クロック信
号は端子１４を介して位相および周波数調整回路網１２
に結合される。基準クロック信号は更にデジタルディバ
イダ２６およびプログラマブルデジタルディバイダ２８
に結合される。位相および周波数調整回路網１２は基準
クロック信号から偏移されたクロック信号を発生させ、
プログラマブル信号ＹおよびＺによって制御される信号
アンドゲート３０からのプログラマブルクロックによっ
て決定される速度で基準クロック信号および偏移された
クロック信号を選択的に加算又は減算することによって
周波数偏移を発生させる。位相および周波数調整回路網
はまた帯域幅制御回路２０が発生させた信号ならびにプ
ログラマブル制御信号Ｘによって指示されたように周波
数偏移を行う。
号は端子１４を介して位相および周波数調整回路網１２
に結合される。基準クロック信号は更にデジタルディバ
イダ２６およびプログラマブルデジタルディバイダ２８
に結合される。位相および周波数調整回路網１２は基準
クロック信号から偏移されたクロック信号を発生させ、
プログラマブル信号ＹおよびＺによって制御される信号
アンドゲート３０からのプログラマブルクロックによっ
て決定される速度で基準クロック信号および偏移された
クロック信号を選択的に加算又は減算することによって
周波数偏移を発生させる。位相および周波数調整回路網
はまた帯域幅制御回路２０が発生させた信号ならびにプ
ログラマブル制御信号Ｘによって指示されたように周波
数偏移を行う。
【００１１】位相および周波数調整回路網１２はデジタ
ルディバイダ１６に結合される複合クロック信号Ｅを与
える。デジタルディバイダ１６は複合クロック信号Ｅの
周波数を分割し、デジタル位相同期ループの出力信号を
与える。デジタルディバイダ１６の出力は位相比較器１
８の１入力に結合されている。位相比較器１８の第２入
力は受信したデータ信号に結合される。位相比較器はＤ
ＰＬＬの出力および受信したデータ信号の相対的位相に
関連した信号を与える。ＤＰＬＬ出力信号および入力デ
ータ信号が正確に同相でないと、出力が示される。位相
比較器の動作については更に詳しく後述する。
ルディバイダ１６に結合される複合クロック信号Ｅを与
える。デジタルディバイダ１６は複合クロック信号Ｅの
周波数を分割し、デジタル位相同期ループの出力信号を
与える。デジタルディバイダ１６の出力は位相比較器１
８の１入力に結合されている。位相比較器１８の第２入
力は受信したデータ信号に結合される。位相比較器はＤ
ＰＬＬの出力および受信したデータ信号の相対的位相に
関連した信号を与える。ＤＰＬＬ出力信号および入力デ
ータ信号が正確に同相でないと、出力が示される。位相
比較器の動作については更に詳しく後述する。
【００１２】多重周波数デジタル位相同期ループには、
クロック入力１４とアンドゲート３０との間に結合され
た２つの分周器２６および２８を更に具えている。デジ
タルディバイダ２８はディバイダ２８に種々の分割比率
を実施させるプログラマブル入力Ｙ，Ｚを受けとる。プ
ログラマブル制御信号Ｙ，Ｚならびに制御信号Ｘは帯域
幅制御回路２０と協動し、ループ動作周波数によって帯
域幅制御回路としてループ補正帯域幅を変えさせる。プ
ログラマブル制御信号Ｘはまた位相および周波数調整回
路網１２と協動し、デジタル位相同期ループによる周波
数補正の指令を制御する。位相比較器への入力はまた排
他的オアゲート２４に結合されており、このゲートは更
にロック検出器２２に結合されている。
クロック入力１４とアンドゲート３０との間に結合され
た２つの分周器２６および２８を更に具えている。デジ
タルディバイダ２８はディバイダ２８に種々の分割比率
を実施させるプログラマブル入力Ｙ，Ｚを受けとる。プ
ログラマブル制御信号Ｙ，Ｚならびに制御信号Ｘは帯域
幅制御回路２０と協動し、ループ動作周波数によって帯
域幅制御回路としてループ補正帯域幅を変えさせる。プ
ログラマブル制御信号Ｘはまた位相および周波数調整回
路網１２と協動し、デジタル位相同期ループによる周波
数補正の指令を制御する。位相比較器への入力はまた排
他的オアゲート２４に結合されており、このゲートは更
にロック検出器２２に結合されている。
【００１３】上述したように、多重周波数ＤＰＬＬ回路
は３つのプログラマブル制御入力Ｘ，Ｙ，Ｚと協動す
る。プログラマブル制御信号は帯域幅制御回路２０，位
相および周波数調整回路１２およびプログラマブルデジ
タルディバイダと協動し、多重周波数ＤＰＬＬ回路の中
心周波数および帯域幅を指示する。本発明の好ましい実
施例においては、広帯域能力をもった第１動作周波数お
よび狭帯域能力をもった他のいくつかの動作周波数を与
えることが望ましい。この特徴により、多重周波数ＤＰ
ＬＬ回路を既知の１つの周波数のプログラムする一方で
多数の動作周波数をテストすることができる。帯域幅制
御回路２０は複合クロックから加算又は減算されるデジ
タルパルスの数を変えることによってループ帯域幅の変
更を行う一方でループ位相調整を行う。
は３つのプログラマブル制御入力Ｘ，Ｙ，Ｚと協動す
る。プログラマブル制御信号は帯域幅制御回路２０，位
相および周波数調整回路１２およびプログラマブルデジ
タルディバイダと協動し、多重周波数ＤＰＬＬ回路の中
心周波数および帯域幅を指示する。本発明の好ましい実
施例においては、広帯域能力をもった第１動作周波数お
よび狭帯域能力をもった他のいくつかの動作周波数を与
えることが望ましい。この特徴により、多重周波数ＤＰ
ＬＬ回路を既知の１つの周波数のプログラムする一方で
多数の動作周波数をテストすることができる。帯域幅制
御回路２０は複合クロックから加算又は減算されるデジ
タルパルスの数を変えることによってループ帯域幅の変
更を行う一方でループ位相調整を行う。
【００１４】プログラマブル制御信号Ｙ，Ｚはまた下記
の方法によってループ動作周波数を制御する。複合基板
クロック信号は位相および周波数調整回路網１２を介し
てディバイダ１６に結合される。好ましい実施例では、
１．９２ｍＨｚのクロック基準信号が与えられ、その他
の操作なしでディバイダ１６は６０００Ｈｚのループ動
作周波数を与える。従って多重周波数ＤＰＬＬ回路は毎
秒約６０００の補正を行うことができる。更に、ディバ
イダ２６および２８は１．９２ｍＨｚの基準クロックお
よびアンドゲート３０に結合され、プログラマブル制御
信号Ｙ，Ｚに基づいていくつかの可能性のある周波数と
なりうる出力信号を与える。アンドゲート３０の出力周
波数は下記と等価である。
の方法によってループ動作周波数を制御する。複合基板
クロック信号は位相および周波数調整回路網１２を介し
てディバイダ１６に結合される。好ましい実施例では、
１．９２ｍＨｚのクロック基準信号が与えられ、その他
の操作なしでディバイダ１６は６０００Ｈｚのループ動
作周波数を与える。従って多重周波数ＤＰＬＬ回路は毎
秒約６０００の補正を行うことができる。更に、ディバ
イダ２６および２８は１．９２ｍＨｚの基準クロックお
よびアンドゲート３０に結合され、プログラマブル制御
信号Ｙ，Ｚに基づいていくつかの可能性のある周波数と
なりうる出力信号を与える。アンドゲート３０の出力周
波数は下記と等価である。
【００１５】
【数１】
【００１６】但し、Ｎは図１に示すようにプログラマブ
ル制御信号Ｙ，Ｚによって与えられる。従って、例えば
Ｎ＝１とするとこの出力は下記のようになる：
ル制御信号Ｙ，Ｚによって与えられる。従って、例えば
Ｎ＝１とするとこの出力は下記のようになる：
【００１７】
【数２】
【００１８】プログラマブルクロック信号は位相および
周波数調整回路網に結合され、この回路網はプログラマ
ブルクロック信号によって決定される速度で１．９２ｍ
Ｈｚ基準クロック信号からの偏移された基準クロックパ
ルスを加算，減算するか、又はそのいずれをも行わな
い。従ってＮ＝１の場合には、ループ動作周波数は下記
のように計算される：
周波数調整回路網に結合され、この回路網はプログラマ
ブルクロック信号によって決定される速度で１．９２ｍ
Ｈｚ基準クロック信号からの偏移された基準クロックパ
ルスを加算，減算するか、又はそのいずれをも行わな
い。従ってＮ＝１の場合には、ループ動作周波数は下記
のように計算される：
【００１９】
【数３】
【００２０】上述したように、ここに述べた周波数に対
しては多重周波数ＤＰＬＬ回路は毎秒約６０００の修正
を行うことができる。位相および周波数調整回路網が基
準クロック信号から６０００パルス／秒を加算又は減算
すると、デジタル位相同期ループは下記の関係により位
相不一致を補償することができる：
しては多重周波数ＤＰＬＬ回路は毎秒約６０００の修正
を行うことができる。位相および周波数調整回路網が基
準クロック信号から６０００パルス／秒を加算又は減算
すると、デジタル位相同期ループは下記の関係により位
相不一致を補償することができる：
【００２１】
【数４】 １．９２ｍＨｚ＋６０００Ｈｚ ────────────────＝６０１８．７５Ｈｚ ３２０
【００２２】従って帯域幅制御回路２０が修正１回あた
り１パルスを加算又は減算すると、ループ帯域幅は下記
のように定められる：
り１パルスを加算又は減算すると、ループ帯域幅は下記
のように定められる：
【００２３】
【数５】６０００Ｈｚ±１８．７５Ｈｚ
【００２４】位相比較器１８はＸＹＺ＝０００の場合に
はそれぞれｆ1 のエジティブエッジ又はｆo のポジティ
ブ又はネガティブエッジに関して位相比較を行うように
プログラムできる。後者の状態では毎秒１２０００の修
正が行われ、この状態は１回の修正あたり追加の１パル
スが加算又は減算されてＤＰＬＬロック帯域幅を拡張す
ることとともに用いられる。
はそれぞれｆ1 のエジティブエッジ又はｆo のポジティ
ブ又はネガティブエッジに関して位相比較を行うように
プログラムできる。後者の状態では毎秒１２０００の修
正が行われ、この状態は１回の修正あたり追加の１パル
スが加算又は減算されてＤＰＬＬロック帯域幅を拡張す
ることとともに用いられる。
【００２５】
【数６】 １．９２＋２（１２０００） ───────────────＝６０００±７５Ｈｚ ３２０
【００２６】プログラマブル制御信号Ｘ，Ｙ，Ｚは帯域
幅制御回路２０に対し修正１回あたり１，２又は４パル
スを加算／減算するように命令するので、本発明の好ま
しい実施例および上記の関係によると、多重周波数ＤＰ
ＬＬ回路は帯域幅制御回路２０の制御の下で１８．７５
Ｈｚ，７５Ｈｚ又は１５０Ｈｚのループ帯域幅を示すこ
とができる。
幅制御回路２０に対し修正１回あたり１，２又は４パル
スを加算／減算するように命令するので、本発明の好ま
しい実施例および上記の関係によると、多重周波数ＤＰ
ＬＬ回路は帯域幅制御回路２０の制御の下で１８．７５
Ｈｚ，７５Ｈｚ又は１５０Ｈｚのループ帯域幅を示すこ
とができる。
【００２７】プログラマブル制御信号Ｘ，Ｙ，Ｚおよび
ループ動作周波数および帯域幅の間の関係は下記の表１
に示されている。
ループ動作周波数および帯域幅の間の関係は下記の表１
に示されている。
【００２８】
【表１】
【００２９】図２は図１の位相および周波数調整回路網
１２，位相比較器１８，帯域幅制御回路２０およびデジ
タルディバイダ２６，２８の電気的概略図を示す。図２
に対応づけられたタイミング図は図４および図５に示さ
れている。図２によると、基準クロック信号は端子１４
に結合され、多重周波数ＤＰＬＬ回路に対する動作基準
周波数を与える。基準クロック信号はノアゲート１０
３，１０５に更に結合されているフリップフロップ１０
１によって処理される。フリップフロップ１０１および
ノアゲート１０３，１０５は図４に示されている基準ク
ロック，信号Ｂおよび偏移された基準クロック信号，信
号Ａを与える。ノアゲート１０５の出力端子又は信号Ａ
は、帯域幅制御回路２０への入力を作るフリップフロッ
プ１０７に結合される。信号Ａはこれもまた帯域幅制御
回路２０に対応づけられているマルチプレクサ１０９へ
与えられる。信号Ａは位相および周波数調整回路網１２
の一部を形成するフリップフロップ１１１およびアンド
ゲート１１３に更に結合されている。
１２，位相比較器１８，帯域幅制御回路２０およびデジ
タルディバイダ２６，２８の電気的概略図を示す。図２
に対応づけられたタイミング図は図４および図５に示さ
れている。図２によると、基準クロック信号は端子１４
に結合され、多重周波数ＤＰＬＬ回路に対する動作基準
周波数を与える。基準クロック信号はノアゲート１０
３，１０５に更に結合されているフリップフロップ１０
１によって処理される。フリップフロップ１０１および
ノアゲート１０３，１０５は図４に示されている基準ク
ロック，信号Ｂおよび偏移された基準クロック信号，信
号Ａを与える。ノアゲート１０５の出力端子又は信号Ａ
は、帯域幅制御回路２０への入力を作るフリップフロッ
プ１０７に結合される。信号Ａはこれもまた帯域幅制御
回路２０に対応づけられているマルチプレクサ１０９へ
与えられる。信号Ａは位相および周波数調整回路網１２
の一部を形成するフリップフロップ１１１およびアンド
ゲート１１３に更に結合されている。
【００３０】ノアゲート１０３の出力，信号Ｂは、図１
の分周器２６の一部を形成するフリップフロップ１１
５，１１７，１１９，１２１，１２３に結合される。更
に、信号Ｂはプログラマブルディバイダ２８の一部を形
成するフリップフロップ１２５，１２７および１２９に
結合される。信号Ｂは更に帯域幅制御回路２０内のフリ
ップフロップ１３１およびマルチプレクサ１３３に結合
される。信号Ｂは更に位相および周波数調整回路網１２
内のアンドゲート１３５に結合される。
の分周器２６の一部を形成するフリップフロップ１１
５，１１７，１１９，１２１，１２３に結合される。更
に、信号Ｂはプログラマブルディバイダ２８の一部を形
成するフリップフロップ１２５，１２７および１２９に
結合される。信号Ｂは更に帯域幅制御回路２０内のフリ
ップフロップ１３１およびマルチプレクサ１３３に結合
される。信号Ｂは更に位相および周波数調整回路網１２
内のアンドゲート１３５に結合される。
【００３１】なおも図２を参照すると、位相比較器１８
は図２に示されているように結合されているフリップフ
ロップ１３７，１３９，１４１，１４３，１４５，１４
７および１４９，およびアンドゲート１５１および１５
３，アンドゲート１５５およびノアゲート１５７を含
む。具体的に云うと、フリップフロップ１３７は位相比
較器１８の進相回路（ｐｈａｓｅ ａｄｖａｎｃｅ ｃ
ｉｒｃｕｉｔｒｙ）の一部を形成するフリップフロップ
１４１および１４３に結合されている。同様にフリップ
フロップ１４７は位相比較器１８の位相遅延回路の一部
を形成するフリップフロップ１４５および１４９に結合
されている。フリップフロップ１３９はフリップフロッ
プ１４３および１４５に結合され、比較器１８の進相部
分と位相遅延部分の両方に信号を与える。オアゲート１
５１はフリップフロップ１４１および１４９に結合さ
れ、位相比較器１８に対する第１出力信号を与える。オ
アゲート１５３はフリップフロップ１４３および１４５
に結合され、位相比較器回路に対する第２出力信号を与
える。アンドゲート１５５はフリップフロップ１４５お
よび１４９に結合されており、フリップフロップ１４１
および１４３に結合されているノアゲート１５７と協動
して位相比較器１８にリセット機能を与える。フリップ
フロップ１３７，１３９，１４１，１４３，１４５，１
４７および１４９は周知のＤ型フリップフロップである
ことに注目すべきである。
は図２に示されているように結合されているフリップフ
ロップ１３７，１３９，１４１，１４３，１４５，１４
７および１４９，およびアンドゲート１５１および１５
３，アンドゲート１５５およびノアゲート１５７を含
む。具体的に云うと、フリップフロップ１３７は位相比
較器１８の進相回路（ｐｈａｓｅ ａｄｖａｎｃｅ ｃ
ｉｒｃｕｉｔｒｙ）の一部を形成するフリップフロップ
１４１および１４３に結合されている。同様にフリップ
フロップ１４７は位相比較器１８の位相遅延回路の一部
を形成するフリップフロップ１４５および１４９に結合
されている。フリップフロップ１３９はフリップフロッ
プ１４３および１４５に結合され、比較器１８の進相部
分と位相遅延部分の両方に信号を与える。オアゲート１
５１はフリップフロップ１４１および１４９に結合さ
れ、位相比較器１８に対する第１出力信号を与える。オ
アゲート１５３はフリップフロップ１４３および１４５
に結合され、位相比較器回路に対する第２出力信号を与
える。アンドゲート１５５はフリップフロップ１４５お
よび１４９に結合されており、フリップフロップ１４１
および１４３に結合されているノアゲート１５７と協動
して位相比較器１８にリセット機能を与える。フリップ
フロップ１３７，１３９，１４１，１４３，１４５，１
４７および１４９は周知のＤ型フリップフロップである
ことに注目すべきである。
【００３２】位相比較器１８の動作を図３に関連して説
明する。さて図３を参照すると、２つのタイミング信号
ｆo および２ｆo が示されている。これらの信号は下記
に更に詳述する図１のデジタルディバイダ回路１６によ
りクロック基準信号から誘導される。図４の３つの誘導
されたタイミング信号ｆ，ｆo および２ｆo は図示され
ているように図２の位相比較器１８に結合される。具体
的に云うとタイミング信号ｆo はフリップフロップ１３
９のＤ端子およびフリップフロップ１３７のＣ端子へ与
えられる。ｆo バータイミング信号はフリップフロップ
１４７のＣ端子へ与えられる。２ｆo タイミング信号は
フリップフロップ１３９のＣ端子へ与えられる。入りデ
ータ信号ｆo はフリップフロップ１３７および１４７の
Ｄ入力に結合される。
明する。さて図３を参照すると、２つのタイミング信号
ｆo および２ｆo が示されている。これらの信号は下記
に更に詳述する図１のデジタルディバイダ回路１６によ
りクロック基準信号から誘導される。図４の３つの誘導
されたタイミング信号ｆ，ｆo および２ｆo は図示され
ているように図２の位相比較器１８に結合される。具体
的に云うとタイミング信号ｆo はフリップフロップ１３
９のＤ端子およびフリップフロップ１３７のＣ端子へ与
えられる。ｆo バータイミング信号はフリップフロップ
１４７のＣ端子へ与えられる。２ｆo タイミング信号は
フリップフロップ１３９のＣ端子へ与えられる。入りデ
ータ信号ｆo はフリップフロップ１３７および１４７の
Ｄ入力に結合される。
【００３３】さて図２および図５を参照すると、図５の
信号Ｇは図２のフリップフロップ１３７のＱ出力信号に
対応する。図５の信号Ｈは図２のフリップフロップ１４
７のＱ出力端子に対応する。図５の信号Ｉは図２のフリ
ップフロップ１４１のＱ出力端子に対応する。図５の信
号Ｇは図２のフリップフロップ１３７のＱ出力端子に対
応する。
信号Ｇは図２のフリップフロップ１３７のＱ出力信号に
対応する。図５の信号Ｈは図２のフリップフロップ１４
７のＱ出力端子に対応する。図５の信号Ｉは図２のフリ
ップフロップ１４１のＱ出力端子に対応する。図５の信
号Ｇは図２のフリップフロップ１３７のＱ出力端子に対
応する。
【００３４】上述したように、位相比較器１８の目的
は、基準クロック信号および受信されたデータ信号の相
対的位相を示す出力信号を与えることである。位相同期
ループ出力信号ｆo は受信したデータ信号ｆi をサンプ
ルするのに用いられる。これら２つの信号の間には３つ
の位相関係が存在する可能性がある。これらの信号は同
期しているかもしれず、又は位相同期ループ出力信号が
入りデータ信号より先行するかもしれず、又は遅れるか
もしれない。フリップフロップ１３７および１３９は入
りデータ信号とＤＰＬＬ出力信号とを比較する。図５に
示されているように入りデータ信号（ｆi ）がディバイ
ダ１６の出力信号より先行していると、フリップフロッ
プ１３７は信号Ｇを高にセットさせる。フリップフロッ
プ１３７はｆo によって直接にクロックされるので、信
号Ｇはｆの遷移の立上り区間に高にセットされる。フリ
ップフロップ１３９はｆo に結合され２ｆo 信号によっ
てクロックされるので、ｆo の正遷移の度毎に信号Ｌは
高にセットされるが、Ｓｆoはフリップフロップ１３９
が発生させる１／２サイクル遅延の故にｆo が高にセッ
トされてから１／２サイクルたってから高にセットされ
る。実際の位相補正は信号Ｌの正遷移について行われる
ので、信号Ｌを遅延させて位相修正がｆo 制御クロック
のエッジで起きるのを防止することが望ましい。
は、基準クロック信号および受信されたデータ信号の相
対的位相を示す出力信号を与えることである。位相同期
ループ出力信号ｆo は受信したデータ信号ｆi をサンプ
ルするのに用いられる。これら２つの信号の間には３つ
の位相関係が存在する可能性がある。これらの信号は同
期しているかもしれず、又は位相同期ループ出力信号が
入りデータ信号より先行するかもしれず、又は遅れるか
もしれない。フリップフロップ１３７および１３９は入
りデータ信号とＤＰＬＬ出力信号とを比較する。図５に
示されているように入りデータ信号（ｆi ）がディバイ
ダ１６の出力信号より先行していると、フリップフロッ
プ１３７は信号Ｇを高にセットさせる。フリップフロッ
プ１３７はｆo によって直接にクロックされるので、信
号Ｇはｆの遷移の立上り区間に高にセットされる。フリ
ップフロップ１３９はｆo に結合され２ｆo 信号によっ
てクロックされるので、ｆo の正遷移の度毎に信号Ｌは
高にセットされるが、Ｓｆoはフリップフロップ１３９
が発生させる１／２サイクル遅延の故にｆo が高にセッ
トされてから１／２サイクルたってから高にセットされ
る。実際の位相補正は信号Ｌの正遷移について行われる
ので、信号Ｌを遅延させて位相修正がｆo 制御クロック
のエッジで起きるのを防止することが望ましい。
【００３５】図５に示し上記に説明した位相状態では、
信号Ｇの正遷移の後にＬの正遷移が続くとフリップフロ
ップ１４１の出力は高にセットされる（信号Ｉ）。信号
Ｉの高値はｆi がｆに先行することを示し、従ってｆo
の位相を進めるためにパルスを複合システムクロックに
加算すべきである。ＤＰＬＬ出力信号の位相が受信され
たデータ信号に先行すると、フリップフロップ１４３の
出力，信号Ｉバーは高にセットされ、パルスを複合シス
テムクロックから減算してｆo を遅延させるべきである
ことを示す。
信号Ｇの正遷移の後にＬの正遷移が続くとフリップフロ
ップ１４１の出力は高にセットされる（信号Ｉ）。信号
Ｉの高値はｆi がｆに先行することを示し、従ってｆo
の位相を進めるためにパルスを複合システムクロックに
加算すべきである。ＤＰＬＬ出力信号の位相が受信され
たデータ信号に先行すると、フリップフロップ１４３の
出力，信号Ｉバーは高にセットされ、パルスを複合シス
テムクロックから減算してｆo を遅延させるべきである
ことを示す。
【００３６】フリップフロップ１４５，１４７および１
４９も同様な方法で動作するが、フリップフロップ１４
７はｆo の負のエッジでクロックされ、信号ＩおよびＩ
バーより遅れる位相比較信号Ｉ′およびＩ′バーを発生
させる。フリップフロップ１４５，１４７および１４９
はアンドゲート１５５を介して帯域幅制御回路２０によ
ってリセット状態に保持される。デジタル位相同期ルー
プ回路が狭帯域動作のためにセットされると、ｆo の１
周期について１回位相比較を行う必要がある。デジタル
位相同期ループが広帯域動作のためにセットされると、
フリップフロップ１４５，１４７および１４９が起動さ
れ、位相比較器は比較周期１回につき２回の位相比較を
行う。即ち、ｆo の立上り区間に１回比較を行い、ｆの
立下り区間に１回比較を行う。フリップフロップ１４
１，１４３，１４５および１４９もまた位相調整が行わ
れるとアンドゲート１５５およびノアゲート１５７を介
してリセットされる。
４９も同様な方法で動作するが、フリップフロップ１４
７はｆo の負のエッジでクロックされ、信号ＩおよびＩ
バーより遅れる位相比較信号Ｉ′およびＩ′バーを発生
させる。フリップフロップ１４５，１４７および１４９
はアンドゲート１５５を介して帯域幅制御回路２０によ
ってリセット状態に保持される。デジタル位相同期ルー
プ回路が狭帯域動作のためにセットされると、ｆo の１
周期について１回位相比較を行う必要がある。デジタル
位相同期ループが広帯域動作のためにセットされると、
フリップフロップ１４５，１４７および１４９が起動さ
れ、位相比較器は比較周期１回につき２回の位相比較を
行う。即ち、ｆo の立上り区間に１回比較を行い、ｆの
立下り区間に１回比較を行う。フリップフロップ１４
１，１４３，１４５および１４９もまた位相調整が行わ
れるとアンドゲート１５５およびノアゲート１５７を介
してリセットされる。
【００３７】さて図２を参照すると、ＤＰＬＬデジタル
ディバイダ２８が示されている。デジタルディバイダ２
８はシステムクロックＢによってクロックされ、プログ
ラマブルシステム制御信号Ｙ，Ｚに基づいた可変分割比
率を与える。デジタルディバイダ２８は図２に示されて
いるように結合されているマルチプレクサ１５９および
アンドゲート１６１，１６３および１７３，ナンドゲー
ト１６７，１６９および１７１，インバータ１６５およ
び排他的オアゲート１７７および１７５とともにフリッ
プフロップ１２５，１２７および１２９を含む。
ディバイダ２８が示されている。デジタルディバイダ２
８はシステムクロックＢによってクロックされ、プログ
ラマブルシステム制御信号Ｙ，Ｚに基づいた可変分割比
率を与える。デジタルディバイダ２８は図２に示されて
いるように結合されているマルチプレクサ１５９および
アンドゲート１６１，１６３および１７３，ナンドゲー
ト１６７，１６９および１７１，インバータ１６５およ
び排他的オアゲート１７７および１７５とともにフリッ
プフロップ１２５，１２７および１２９を含む。
【００３８】デジタルディバイダ２６は図２に示されて
いるように結合されたフリップフロップ１１５，１１
７，１１９，１２１，１２３およびナンドゲート１８
１，１８３，１８５，１８７および１８９を含む。
いるように結合されたフリップフロップ１１５，１１
７，１１９，１２１，１２３およびナンドゲート１８
１，１８３，１８５，１８７および１８９を含む。
【００３９】デイバイダ２６は固定分割比率２５を与え
る。ディバイダ２８は１〜８の可変分割比率を与える。
ディバイダ２６，２８の出力はデュアルモジュラス（ｄ
ｕａｌ−ｍｏｄｕｌｕｓ）方式でアンドゲート３０によ
って結合され、複合分割比率２００／Ｎを与える。但し
Ｎはプログラマブル制御信号Ｙ，Ｚによって制御され
る。この種類のデジタルディバイダは周知でありいくつ
かのディバイダ構成が満足に機能する点に注目すべきで
ある。従ってディバイダ２６，２８は任意の適当な従来
の２００／Ｎデジタルディバイダでよく、図２に示して
ある特定の構成に限定されるものではない。
る。ディバイダ２８は１〜８の可変分割比率を与える。
ディバイダ２６，２８の出力はデュアルモジュラス（ｄ
ｕａｌ−ｍｏｄｕｌｕｓ）方式でアンドゲート３０によ
って結合され、複合分割比率２００／Ｎを与える。但し
Ｎはプログラマブル制御信号Ｙ，Ｚによって制御され
る。この種類のデジタルディバイダは周知でありいくつ
かのディバイダ構成が満足に機能する点に注目すべきで
ある。従ってディバイダ２６，２８は任意の適当な従来
の２００／Ｎデジタルディバイダでよく、図２に示して
ある特定の構成に限定されるものではない。
【００４０】なおも図２を参照すると、図１の位相およ
び周波数調整回路網１２が示されている。位相および周
波数調整回路網１２はプログラマブル制御信号Ｘ，誘導
されたプログラマブルクロック信号，基準クロック信号
Ｂ，偏移された基準クロック信号Ａおよび帯域幅制御回
路２０出力信号と協動し、パルスをＤＰＬＬ基準信号Ｂ
に加算又は減算して位相不一致又は周波数変化を補償す
る。位相および周波数調整回路網１２は周波数調整を行
うフリップフロップ１１１および１９７，および位相調
整を行うフリップフロップ２０９および２１１を含む。
位相および周波数調整回路網は図２に示されているよう
に更に結合されているインバータ１９１，１９５，２０
５，ナンドゲート１９３，２０３，１１３，１３５およ
び２１７，アンドゲート２０１および２０７，ノアゲー
ト２１５および１５７およびオアゲート２１３を更に含
む。
び周波数調整回路網１２が示されている。位相および周
波数調整回路網１２はプログラマブル制御信号Ｘ，誘導
されたプログラマブルクロック信号，基準クロック信号
Ｂ，偏移された基準クロック信号Ａおよび帯域幅制御回
路２０出力信号と協動し、パルスをＤＰＬＬ基準信号Ｂ
に加算又は減算して位相不一致又は周波数変化を補償す
る。位相および周波数調整回路網１２は周波数調整を行
うフリップフロップ１１１および１９７，および位相調
整を行うフリップフロップ２０９および２１１を含む。
位相および周波数調整回路網は図２に示されているよう
に更に結合されているインバータ１９１，１９５，２０
５，ナンドゲート１９３，２０３，１１３，１３５およ
び２１７，アンドゲート２０１および２０７，ノアゲー
ト２１５および１５７およびオアゲート２１３を更に含
む。
【００４１】上述したように、位相比較器１８内のオア
ゲート１５１および１５３は出力信号を与え、オアゲー
ト１５１の出力に現われる能動信号はパルスを複合クロ
ック，信号Ｅに加算して位相を補償すべきことを示し、
オアゲート１５３の出力に現われる能動出力は同様にパ
ルスを減算して位相を補償すべきことを示す。位相およ
び周波数調整回路網１２はまたプログラマブル信号Ｘ，
Ｙ，Ｚと協動し、デジタル位相同期ループの動作周波数
の周波数偏移を行う。
ゲート１５１および１５３は出力信号を与え、オアゲー
ト１５１の出力に現われる能動信号はパルスを複合クロ
ック，信号Ｅに加算して位相を補償すべきことを示し、
オアゲート１５３の出力に現われる能動出力は同様にパ
ルスを減算して位相を補償すべきことを示す。位相およ
び周波数調整回路網１２はまたプログラマブル信号Ｘ，
Ｙ，Ｚと協動し、デジタル位相同期ループの動作周波数
の周波数偏移を行う。
【００４２】位相および周波数調整回路網１２は基準ク
ロック，信号Ｂおよび偏移された基準クロック，信号Ａ
を結合又は減算し図３のデジタル位相同期ループディバ
イダ１６を動作させる複合クロック信号Ｅを与えること
によって位相および周波数調整を行う。更に位相および
周波数調整回路網１２はアンドゲート３０の出力に結合
され、このゲート３０はプログラマブルクロック信号を
発生させ、位相および周波数調整回路網１２の調整速度
を設定する。
ロック，信号Ｂおよび偏移された基準クロック，信号Ａ
を結合又は減算し図３のデジタル位相同期ループディバ
イダ１６を動作させる複合クロック信号Ｅを与えること
によって位相および周波数調整を行う。更に位相および
周波数調整回路網１２はアンドゲート３０の出力に結合
され、このゲート３０はプログラマブルクロック信号を
発生させ、位相および周波数調整回路網１２の調整速度
を設定する。
【００４３】更に位相および周波数調整回路網１２は中
心ループ動作周波数からの正又は負の周波数偏移を示す
プログラマブル入力信号Ｘと協動する。
心ループ動作周波数からの正又は負の周波数偏移を示す
プログラマブル入力信号Ｘと協動する。
【００４４】動作すると、位相および周波数調整回路網
１２はフリップフロップ１１１およびナンドゲート１１
３を介するクロック信号Ａ，フリップフロップ１９７お
よびナンドゲート１３５を介するクロック信号Ｂおよび
ナンドゲート１９３および２０３を介するクロック信号
Ｃを連続的に与えられる。プログラマブル入力信号Ｘは
インバータ１９１に結合され、このインバータ１９１は
信号Ｘの状態に応じてフリップフロップ１９７（周波数
加算）を選択的に起動させる。プログラマブル制御信号
Ｘが低であれば、誘導されたプログラマブルクロック信
号Ｃはナンドゲート１９３およびインバータ１９５を介
してフリップフロップ１９７に結合される。同様な方法
により、プログラマブル入力信号Ｘが高であると、誘導
されたクロック信号Ｃはナンドゲート２０３およびイン
バータ２０５を介してフリップフロップ１１１に結合さ
れる。誘導されたプログラマブルクロック信号Ｃがフリ
ップフロップ１９７の遅延入力に現われると、クロック
信号Ｂは信号Ｃがフリップフロップ１９７を介してオア
ゲート２０３へクロックできるようにする。次のＢクロ
ックパルスはフリップフロップ１９７をリセットし、フ
リップフロップ１９７を介して１つのパルスをゲートさ
せる。
１２はフリップフロップ１１１およびナンドゲート１１
３を介するクロック信号Ａ，フリップフロップ１９７お
よびナンドゲート１３５を介するクロック信号Ｂおよび
ナンドゲート１９３および２０３を介するクロック信号
Ｃを連続的に与えられる。プログラマブル入力信号Ｘは
インバータ１９１に結合され、このインバータ１９１は
信号Ｘの状態に応じてフリップフロップ１９７（周波数
加算）を選択的に起動させる。プログラマブル制御信号
Ｘが低であれば、誘導されたプログラマブルクロック信
号Ｃはナンドゲート１９３およびインバータ１９５を介
してフリップフロップ１９７に結合される。同様な方法
により、プログラマブル入力信号Ｘが高であると、誘導
されたクロック信号Ｃはナンドゲート２０３およびイン
バータ２０５を介してフリップフロップ１１１に結合さ
れる。誘導されたプログラマブルクロック信号Ｃがフリ
ップフロップ１９７の遅延入力に現われると、クロック
信号Ｂは信号Ｃがフリップフロップ１９７を介してオア
ゲート２０３へクロックできるようにする。次のＢクロ
ックパルスはフリップフロップ１９７をリセットし、フ
リップフロップ１９７を介して１つのパルスをゲートさ
せる。
【００４５】オアゲート２１３の出力はパルスが主シス
テムクロックＢに加算される場合を除き通常は低である
ので、フリップフロップ１９７の出力が高であると、ク
ロックＡはナンドゲート１１３，１３５および２１７を
介してクロック信号Ｂと合計される。
テムクロックＢに加算される場合を除き通常は低である
ので、フリップフロップ１９７の出力が高であると、ク
ロックＡはナンドゲート１１３，１３５および２１７を
介してクロック信号Ｂと合計される。
【００４６】同様な方法でパルスはクロックＢから減算
される。プログラマブル入力信号Ｘが低であると、誘導
されたプログラマブルクロック信号Ｃはナンドゲート２
０３およびインバータ２０５を介してフリップフロップ
１１１に結合される。誘導されたプログラマブルクロッ
ク信号Ｃはクロック信号Ａの正遷移の度毎にフリップフ
ロップ１１１を介してクロックされ、出力が高になりう
るようにし、ノアゲート２１５の出力を低にさせる。ノ
アゲート２１５の出力が低になると、ナンドゲート１３
５は使用禁止にされ、正システムクロックＢは複合クロ
ック信号Ｅから分離される。
される。プログラマブル入力信号Ｘが低であると、誘導
されたプログラマブルクロック信号Ｃはナンドゲート２
０３およびインバータ２０５を介してフリップフロップ
１１１に結合される。誘導されたプログラマブルクロッ
ク信号Ｃはクロック信号Ａの正遷移の度毎にフリップフ
ロップ１１１を介してクロックされ、出力が高になりう
るようにし、ノアゲート２１５の出力を低にさせる。ノ
アゲート２１５の出力が低になると、ナンドゲート１３
５は使用禁止にされ、正システムクロックＢは複合クロ
ック信号Ｅから分離される。
【００４７】オアゲート２１３，ノアゲート２１５およ
びナンドゲート１１３，１３５および２１７を用いて位
相補償も行われる。上述したように、オアゲート１５１
および１５３の出力は位相調整指示信号を含む。即ち、
オアゲート１５１の出力が能動（ａｃｔｉｖｅ）であれ
ば、正位相調整が必要である。オアゲート１５３の出力
が能動であれば、負位相遷移が必要である。さて図２を
参照すると、位相比較器１８はアンドゲート２０１およ
び２０７を介して位相および周波数調整回路網１２と協
動する。アンドゲート２０１および２０７はまたナンド
ゲート１９３および２０３と協動し、位相調整と周波数
調整の間を調停する。周波数調整が現在進行中であれ
ば、その周波数調整が完了するまでアンドゲート２０１
および２０７は位相調整が行われるのを防止する。この
特徴について更に詳しく後述する。
びナンドゲート１１３，１３５および２１７を用いて位
相補償も行われる。上述したように、オアゲート１５１
および１５３の出力は位相調整指示信号を含む。即ち、
オアゲート１５１の出力が能動（ａｃｔｉｖｅ）であれ
ば、正位相調整が必要である。オアゲート１５３の出力
が能動であれば、負位相遷移が必要である。さて図２を
参照すると、位相比較器１８はアンドゲート２０１およ
び２０７を介して位相および周波数調整回路網１２と協
動する。アンドゲート２０１および２０７はまたナンド
ゲート１９３および２０３と協動し、位相調整と周波数
調整の間を調停する。周波数調整が現在進行中であれ
ば、その周波数調整が完了するまでアンドゲート２０１
および２０７は位相調整が行われるのを防止する。この
特徴について更に詳しく後述する。
【００４８】周波数調整が現在進行中でないとすると、
位相比較信号Ｉ，Ｉバー，Ｉ′又はＩ′バーがフリップ
フロップ２０９，２１１の遅延入力にそれぞれ結合され
る。位相調整フリップフロップ２０９および２１１はま
た帯域幅制御回路２０を介してクロック信号Ａ，Ｂと協
動する。帯域幅制御回路２０については更に詳しく後述
する。しかし簡単に云うと、帯域幅制御回路２０は位相
比較のために複合クロック信号Ｅに対して加算又は減算
されるパルス数を制御する。
位相比較信号Ｉ，Ｉバー，Ｉ′又はＩ′バーがフリップ
フロップ２０９，２１１の遅延入力にそれぞれ結合され
る。位相調整フリップフロップ２０９および２１１はま
た帯域幅制御回路２０を介してクロック信号Ａ，Ｂと協
動する。帯域幅制御回路２０については更に詳しく後述
する。しかし簡単に云うと、帯域幅制御回路２０は位相
比較のために複合クロック信号Ｅに対して加算又は減算
されるパルス数を制御する。
【００４９】帯域幅制御回路は可変クロック信号をフリ
ップフロップ２０９および２１１に与えることによって
可変パルス制御を行う。フリップフロップ２０９の遅延
入力が能動（ａｃｔｉｖｅ）であると、クロック端子に
現われる信号の正遷移の度毎に信号Ｋを高にし、オアゲ
ート２１３の出力を起動させ、これはナンドゲート１１
３を使用可能にする。上述したようにナンドゲート１１
３が使用可能にされると、パルスが複合システムクロッ
クＥに加算され、その場合には加算される位相パルスの
実際の数はフリップフロップ２０９のクロック端子によ
って制御される。
ップフロップ２０９および２１１に与えることによって
可変パルス制御を行う。フリップフロップ２０９の遅延
入力が能動（ａｃｔｉｖｅ）であると、クロック端子に
現われる信号の正遷移の度毎に信号Ｋを高にし、オアゲ
ート２１３の出力を起動させ、これはナンドゲート１１
３を使用可能にする。上述したようにナンドゲート１１
３が使用可能にされると、パルスが複合システムクロッ
クＥに加算され、その場合には加算される位相パルスの
実際の数はフリップフロップ２０９のクロック端子によ
って制御される。
【００５０】負位相偏移が必要な場合には、パルスが複
合クロック信号Ｅから減算されなければならない。オア
ゲート１５３の出力が能動であって負位相調整が現在行
われつつあると、ナンドゲート２０３の出力は高となっ
てアンドゲート２０７を使用可能にし、このゲート２０
７はノアゲート１５３の出力をフリップフロップ２１１
に結合させる。フリップフロップ２１１はフリップフロ
ップ２１１のクロック端子を介して帯域幅制御回路２０
と協動する。帯域幅制御回路に発生した帯域幅制御クロ
ックの正遷移の度毎に、負位相偏移が必要であるとフリ
ップフロップ２１１の出力は高になる。フリップフロッ
プ２１１の出力が高であると、ノアゲート２１５の出力
は低になってアンドゲート１３５を使用禁止にし、主ク
ロック信号Ｂパルスが複合クロック信号Ｅと結合するこ
とを防止する。
合クロック信号Ｅから減算されなければならない。オア
ゲート１５３の出力が能動であって負位相調整が現在行
われつつあると、ナンドゲート２０３の出力は高となっ
てアンドゲート２０７を使用可能にし、このゲート２０
７はノアゲート１５３の出力をフリップフロップ２１１
に結合させる。フリップフロップ２１１はフリップフロ
ップ２１１のクロック端子を介して帯域幅制御回路２０
と協動する。帯域幅制御回路に発生した帯域幅制御クロ
ックの正遷移の度毎に、負位相偏移が必要であるとフリ
ップフロップ２１１の出力は高になる。フリップフロッ
プ２１１の出力が高であると、ノアゲート２１５の出力
は低になってアンドゲート１３５を使用禁止にし、主ク
ロック信号Ｂパルスが複合クロック信号Ｅと結合するこ
とを防止する。
【００５１】上述したように、周波数調整が現在行われ
つつあると位相調整は遅延する。さて図２の位相比較器
を参照すると、フリップフロップ１４１，１４３，１４
５および１４９の出力は位相調整を示す信号を含む。ひ
とたび位相調整信号が現われると、その信号は適当なフ
リップフロップがリセットされるまで維持される。リセ
ット信号は位相調整が完了したことを示す。位相調整リ
セット信号はノアゲート１５７により位相および周波数
調整回路網１２から誘導される。位相調整フリップフロ
ップ２０９および２１１の出力はノアゲート１５７の入
力に結合されるので、位相調整が完了すると次の帯域幅
制御クロックでノアゲート１５７の出力は低になり、フ
リップフロップ１４１および１４３をリセットする。
つつあると位相調整は遅延する。さて図２の位相比較器
を参照すると、フリップフロップ１４１，１４３，１４
５および１４９の出力は位相調整を示す信号を含む。ひ
とたび位相調整信号が現われると、その信号は適当なフ
リップフロップがリセットされるまで維持される。リセ
ット信号は位相調整が完了したことを示す。位相調整リ
セット信号はノアゲート１５７により位相および周波数
調整回路網１２から誘導される。位相調整フリップフロ
ップ２０９および２１１の出力はノアゲート１５７の入
力に結合されるので、位相調整が完了すると次の帯域幅
制御クロックでノアゲート１５７の出力は低になり、フ
リップフロップ１４１および１４３をリセットする。
【００５２】なおも図２を参照すると、図１の帯域幅制
御回路２０が詳細に示されている。この帯域幅制御回路
２０はプログラマブル制御信号Ｘ，ＹおよびＺ，および
プログラマブルスイッチ２２３および２２５によって制
御される。帯域幅制御回路２０は位相調整期間中に加算
又は減算されるパルス数を決定する可変制御を与える。
具体的に云うと、帯域幅制御回路２０はプログラマブル
入力信号に基づいて１つ，２つ又は４つのパルスの位相
調整を行うことができる。上述したように、帯域幅制御
回路２０は位相および周波数調整回路網１２のフリップ
フロップ２０９および２１１へ可変クロック信号を与え
る。
御回路２０が詳細に示されている。この帯域幅制御回路
２０はプログラマブル制御信号Ｘ，ＹおよびＺ，および
プログラマブルスイッチ２２３および２２５によって制
御される。帯域幅制御回路２０は位相調整期間中に加算
又は減算されるパルス数を決定する可変制御を与える。
具体的に云うと、帯域幅制御回路２０はプログラマブル
入力信号に基づいて１つ，２つ又は４つのパルスの位相
調整を行うことができる。上述したように、帯域幅制御
回路２０は位相および周波数調整回路網１２のフリップ
フロップ２０９および２１１へ可変クロック信号を与え
る。
【００５３】帯域幅制御回路２０は分周器として結合さ
れたフリップフロップ１３１および２２１，同じく分周
器として結合されているフリップフロップ１０７および
２１９，ノアゲート２２７，プログラマブルスイッチ２
２３および２２５，およびマルチプレクサ１３３および
１０９を含む。動作すると、フリップフロップ１３１お
よび２２１はクロックＢに結合され、基準クロック信号
Ｂの速度の１／２および１／４で信号を与える。フリッ
プフロップ１０７および２１９はクロック信号Ａに結合
され、クロック信号Ａの速度の１／２および１／４で信
号を与える。分割されたＢおよびＡはプログラマブルス
イッチ２２３および２２５を介してそれぞれマルチプレ
クサ１３３および１０９に結合される。プログラマブル
スイッチ２２３および２２５はどの分割されたクロック
信号がマルチプレクサ１３３および１０９に結合される
かを制御する。モード１位相が選択されると、より高速
の分割されたクロック信号が位置調整フリップフロップ
２０９および２１１に結合され、フリップフロップ２０
９および２１１のＱ出力をより速やかにセットしクリア
し、それにより複合システム，クロック，信号Ｅから加
算又は減算されるパルス数を減少させる。
れたフリップフロップ１３１および２２１，同じく分周
器として結合されているフリップフロップ１０７および
２１９，ノアゲート２２７，プログラマブルスイッチ２
２３および２２５，およびマルチプレクサ１３３および
１０９を含む。動作すると、フリップフロップ１３１お
よび２２１はクロックＢに結合され、基準クロック信号
Ｂの速度の１／２および１／４で信号を与える。フリッ
プフロップ１０７および２１９はクロック信号Ａに結合
され、クロック信号Ａの速度の１／２および１／４で信
号を与える。分割されたＢおよびＡはプログラマブルス
イッチ２２３および２２５を介してそれぞれマルチプレ
クサ１３３および１０９に結合される。プログラマブル
スイッチ２２３および２２５はどの分割されたクロック
信号がマルチプレクサ１３３および１０９に結合される
かを制御する。モード１位相が選択されると、より高速
の分割されたクロック信号が位置調整フリップフロップ
２０９および２１１に結合され、フリップフロップ２０
９および２１１のＱ出力をより速やかにセットしクリア
し、それにより複合システム，クロック，信号Ｅから加
算又は減算されるパルス数を減少させる。
【００５４】比較的多数のパルスが複合システムクロッ
クから加算又は減算されると、より大きな位相偏移が行
われ、より広い帯域幅能力がループに与えられる。ノア
ゲート２２７はプログラマブルループ制御信号Ｘ，Ｙ，
Ｚに結合され、出力をマルチプレクサ１３３および１０
９のクロック端子に結合させている。
クから加算又は減算されると、より大きな位相偏移が行
われ、より広い帯域幅能力がループに与えられる。ノア
ゲート２２７はプログラマブルループ制御信号Ｘ，Ｙ，
Ｚに結合され、出力をマルチプレクサ１３３および１０
９のクロック端子に結合させている。
【００５５】ノアゲート２２７の出力における高出力信
号は、デジタル位相同期ループが広帯域動作のためにセ
ットされていることを示す。この出力信号はマルチプレ
クサ１３３および１０９をして必要なシステム構成のた
めに以前にセットされたプログラマブルスイッチ２２３
および２２５を選択させ、フリップフロップ２０９およ
び２１１に多重パルス修正を行わせる。ノアゲート２２
７の出力が低であると、多重周波数デジタル位相同期ル
ープは狭帯域動作のためにセットされ、マルチプレクサ
１０９，１３３は信号ＡおよびＢを選択して単一パルス
修正をさせる。
号は、デジタル位相同期ループが広帯域動作のためにセ
ットされていることを示す。この出力信号はマルチプレ
クサ１３３および１０９をして必要なシステム構成のた
めに以前にセットされたプログラマブルスイッチ２２３
および２２５を選択させ、フリップフロップ２０９およ
び２１１に多重パルス修正を行わせる。ノアゲート２２
７の出力が低であると、多重周波数デジタル位相同期ル
ープは狭帯域動作のためにセットされ、マルチプレクサ
１０９，１３３は信号ＡおよびＢを選択して単一パルス
修正をさせる。
【００５６】さて図３を参照すると、図１のデジタルデ
ィバイダ１６およびロック検出器２２の詳細な電気的概
略図が示されている。図３の種々のタイミング信号が図
５，図２および図６に示されており、互換性のあるもの
として参照されている。
ィバイダ１６およびロック検出器２２の詳細な電気的概
略図が示されている。図３の種々のタイミング信号が図
５，図２および図６に示されており、互換性のあるもの
として参照されている。
【００５７】図１の分周器１６は図２および図４複合ク
ロック信号Ｅに結合される。分周器１６は複合クロック
信号Ｅを分割し、デジタル位相同期ループ１０の動作ク
ロック信号ｆo を与える。更に、分周器１６は複数の誘
導されたクロック信号を与えてロック検出器２２を動作
させる。分周器１６は図３に示されているように結合さ
れたフリップフロップ３０１，３０３，３０５，３０
７，３０９，３１１，３１３，３１５，３１７，および
ノアゲート３１９を含み、これは周知の分周器構成であ
る。フリップフロップ３０３の出力はロック検出器２２
のいくつかの部分を動作させるのに用いられる複合クロ
ック信号Ｅの周波数の１／４の周波数の信号を与える。
更に、フリップフロップ３１１，３１３および３１５お
よびノアゲート３１９は、ディバイダ１６全体に関連し
て中間周波数の信号を発生させる。５分周（ｄｉｖｉｄ
ｅ−ｂｙ−５）ディバイダ３１０を形成する。ディバイ
ダ３１０はデジタル位相同期ループの動作クロック信号
ｆo を中心にしたクロックパルスを含む。本発明の好ま
しい実施例では、ディバイダ１６は複合クロック信号Ｅ
について３２０によって分割された出力信号を与える。
多数の分周器構成が本発明によって満足に機能し、本発
明は図３に示されている特定の構成に限定されるもので
はない点に注目すべきである。
ロック信号Ｅに結合される。分周器１６は複合クロック
信号Ｅを分割し、デジタル位相同期ループ１０の動作ク
ロック信号ｆo を与える。更に、分周器１６は複数の誘
導されたクロック信号を与えてロック検出器２２を動作
させる。分周器１６は図３に示されているように結合さ
れたフリップフロップ３０１，３０３，３０５，３０
７，３０９，３１１，３１３，３１５，３１７，および
ノアゲート３１９を含み、これは周知の分周器構成であ
る。フリップフロップ３０３の出力はロック検出器２２
のいくつかの部分を動作させるのに用いられる複合クロ
ック信号Ｅの周波数の１／４の周波数の信号を与える。
更に、フリップフロップ３１１，３１３および３１５お
よびノアゲート３１９は、ディバイダ１６全体に関連し
て中間周波数の信号を発生させる。５分周（ｄｉｖｉｄ
ｅ−ｂｙ−５）ディバイダ３１０を形成する。ディバイ
ダ３１０はデジタル位相同期ループの動作クロック信号
ｆo を中心にしたクロックパルスを含む。本発明の好ま
しい実施例では、ディバイダ１６は複合クロック信号Ｅ
について３２０によって分割された出力信号を与える。
多数の分周器構成が本発明によって満足に機能し、本発
明は図３に示されている特定の構成に限定されるもので
はない点に注目すべきである。
【００５８】なおも図３を参照すると、ロック検出回路
２２が詳細に示されている。ロック検出器２２はデジタ
ル位相同期ループの出力クロック信号ｆo と受信された
データ信号ｆi とを比較し、２つの信号が同期している
時の表示を与える。ロック検出器回路２２は本発明のデ
ジタル位相同期ループがトーン検出器として用いること
ができるようにする。デジタル位相同期ループは特定の
既知の周波数で動作するようにプログラムすることがで
きるので、ロック検出器２２は動作帯域幅内の特定の周
波数が検出されたという表示を与えることができる。
２２が詳細に示されている。ロック検出器２２はデジタ
ル位相同期ループの出力クロック信号ｆo と受信された
データ信号ｆi とを比較し、２つの信号が同期している
時の表示を与える。ロック検出器回路２２は本発明のデ
ジタル位相同期ループがトーン検出器として用いること
ができるようにする。デジタル位相同期ループは特定の
既知の周波数で動作するようにプログラムすることがで
きるので、ロック検出器２２は動作帯域幅内の特定の周
波数が検出されたという表示を与えることができる。
【００５９】ロック検出回路入力は、入りデータ信号ｆ
i および分周器１６の出力信号ｆoに結合される排他的
オアゲート３２９によって与えられる。ｆo とｆi が位
相外れであると、排他的オアゲート３２９の出力は高に
なる。排他的オアゲート３２９の出力は多重入力アンド
ゲート３３１に結合されている。アンドゲート３３１は
更に４で割られた複合クロック信号Ｅ（Ｅ／４）である
フリップフロップ３０３の出力ならびにディバイダ３１
０の出力に結合されている。ディバイダ３１０の出力は
ｆo を中心にしたパルスを与え、ｆi とｆo との比較結
果がｆo ジッタのないアンドゲートを確実にゲートスル
ー（ｇａｔｅ−ｔｈｒｕ）するようにするために用いら
れる。ｆo とｆi が位相外れであると、排他的オアゲー
ト３２９の出力は高になり、アンドゲート３３１は（Ｅ
／４）信号がフリップフロップ３３５をクロックできる
ようにする。排他的オアゲート３２９の出力が低である
と、アンドゲート３３１は使用禁止になり、Ｅ／４クロ
ックパルスはフリップフロップ３３５に達しない。
i および分周器１６の出力信号ｆoに結合される排他的
オアゲート３２９によって与えられる。ｆo とｆi が位
相外れであると、排他的オアゲート３２９の出力は高に
なる。排他的オアゲート３２９の出力は多重入力アンド
ゲート３３１に結合されている。アンドゲート３３１は
更に４で割られた複合クロック信号Ｅ（Ｅ／４）である
フリップフロップ３０３の出力ならびにディバイダ３１
０の出力に結合されている。ディバイダ３１０の出力は
ｆo を中心にしたパルスを与え、ｆi とｆo との比較結
果がｆo ジッタのないアンドゲートを確実にゲートスル
ー（ｇａｔｅ−ｔｈｒｕ）するようにするために用いら
れる。ｆo とｆi が位相外れであると、排他的オアゲー
ト３２９の出力は高になり、アンドゲート３３１は（Ｅ
／４）信号がフリップフロップ３３５をクロックできる
ようにする。排他的オアゲート３２９の出力が低である
と、アンドゲート３３１は使用禁止になり、Ｅ／４クロ
ックパルスはフリップフロップ３３５に達しない。
【００６０】フリップフロップ３３５，３３７および３
３９は従来のディバイダ構成で結合されており、８つの
ゲートされたＥ／４クロックパルスが累算される度毎に
オーバフロー出力パルスを与える。フリップフロップ３
２１および３２３は周知のディバイダ構成で結合されて
いる。フリップフロップ３２１および３２３はデジタル
位相同期ループ出力信号に結合され、ｆo の周波数の１
／４の周波数の出力信号を与える。フリップフロップ３
２５および３２７は比較的高い周波数クロックＥ／４に
よってクロックされるエッジ検出器回路を含む。従って
排他的ノアゲート３３３の出力は分割された位相同期ル
ープ出力信号の第４エッジごとに起きるパルスを有する
信号を含む。換言すると排他的ノアゲート３３３の出力
信号はｆo ／２の速度で起きるパルスを有する信号を含
む。排他的ノアゲート３３３の出力信号はディバイダ３
３４をリセットするのに用いられる。デジタル位相同期
ループ出力信号ｆo の２同期の期間中に８つより少ない
ゲートされた（Ｅ／４）クロックパルスが累算される
と、ディバイダ３３４はリセットされ、オーバフローパ
ルスは発生しない。本発明の好ましい実施例では、分周
期３３４は２ｆo 周期の間に０〜４回オーバフローでき
る。
３９は従来のディバイダ構成で結合されており、８つの
ゲートされたＥ／４クロックパルスが累算される度毎に
オーバフロー出力パルスを与える。フリップフロップ３
２１および３２３は周知のディバイダ構成で結合されて
いる。フリップフロップ３２１および３２３はデジタル
位相同期ループ出力信号に結合され、ｆo の周波数の１
／４の周波数の出力信号を与える。フリップフロップ３
２５および３２７は比較的高い周波数クロックＥ／４に
よってクロックされるエッジ検出器回路を含む。従って
排他的ノアゲート３３３の出力は分割された位相同期ル
ープ出力信号の第４エッジごとに起きるパルスを有する
信号を含む。換言すると排他的ノアゲート３３３の出力
信号はｆo ／２の速度で起きるパルスを有する信号を含
む。排他的ノアゲート３３３の出力信号はディバイダ３
３４をリセットするのに用いられる。デジタル位相同期
ループ出力信号ｆo の２同期の期間中に８つより少ない
ゲートされた（Ｅ／４）クロックパルスが累算される
と、ディバイダ３３４はリセットされ、オーバフローパ
ルスは発生しない。本発明の好ましい実施例では、分周
期３３４は２ｆo 周期の間に０〜４回オーバフローでき
る。
【００６１】ディバイダ３３４のオーバフローパルスは
ディバイダ３４１をクロックするのに用いられる。ディ
バイダ３４１はディバイダ３３４が８つのオーバフロー
パルスを発生させると出力パルスを与える。信号ｆo お
よびｆi が十分に位相外れであると、かなりの数のゲー
トされた（Ｅ／４）クロックパルスがディバイダ３３４
および３４１によって累算される。ディバイダ３４１の
オーバフローパルスは、ロック検出ラッチング回路３５
０への入力を作るフリップフロップ３５１をクロックし
ラッチするのに用いられる。ロック検出ラッチング回路
３５０はディバイダ３４１のオーバフローパルスＳを累
算し、デジタル位相同期ループロックされた状態にある
かどうかを示す。ロック検出ラッチング回路３５０は、
排他的オアゲート３５２および３５４の出力信号をそれ
ぞれ含む信号ＰおよびＲによって制御される。
ディバイダ３４１をクロックするのに用いられる。ディ
バイダ３４１はディバイダ３３４が８つのオーバフロー
パルスを発生させると出力パルスを与える。信号ｆo お
よびｆi が十分に位相外れであると、かなりの数のゲー
トされた（Ｅ／４）クロックパルスがディバイダ３３４
および３４１によって累算される。ディバイダ３４１の
オーバフローパルスは、ロック検出ラッチング回路３５
０への入力を作るフリップフロップ３５１をクロックし
ラッチするのに用いられる。ロック検出ラッチング回路
３５０はディバイダ３４１のオーバフローパルスＳを累
算し、デジタル位相同期ループロックされた状態にある
かどうかを示す。ロック検出ラッチング回路３５０は、
排他的オアゲート３５２および３５４の出力信号をそれ
ぞれ含む信号ＰおよびＲによって制御される。
【００６２】信号ＰおよびＲはディバイダ３４３，およ
びフリップフロップ３４５，３４７および３４９および
排他的ノアゲート３５４および排他的オアゲート３５２
によって形成されるデュアルエッジ検出器によって発生
させられる。分周器３４３は周波数ｆo ／２のパルス信
号である排他的ノアゲート３３３の出力に結合される。
ディバイダ３４３はｆo パルス５１２パルスごとに出力
パルスを与える。信号Ｏとして示されているディバイダ
３４３の出力信号は本発明の好ましい実施例では約１
１．７Ｈｚの周波数を有する。フリップフロップ３４
５，３４７および３４９は（Ｅ／４）クロック信号によ
ってクロックされるシフトレジスタ構成で結合されてい
る。排他的オアゲート３５２は信号Ｏパルスの各エッジ
に起きるパルスを発生させる。排他的ノアゲート３５４
はパルス出力信号Ｒを発生させ、この信号Ｒは信号Ｐと
周波数は同じであるが、信号Ｐより遅延する。上述した
ように、ロック検出回路２２の種々のタイミング信号が
図６に示されており、図３に示されている名称と互換性
をもって参照されている。
びフリップフロップ３４５，３４７および３４９および
排他的ノアゲート３５４および排他的オアゲート３５２
によって形成されるデュアルエッジ検出器によって発生
させられる。分周器３４３は周波数ｆo ／２のパルス信
号である排他的ノアゲート３３３の出力に結合される。
ディバイダ３４３はｆo パルス５１２パルスごとに出力
パルスを与える。信号Ｏとして示されているディバイダ
３４３の出力信号は本発明の好ましい実施例では約１
１．７Ｈｚの周波数を有する。フリップフロップ３４
５，３４７および３４９は（Ｅ／４）クロック信号によ
ってクロックされるシフトレジスタ構成で結合されてい
る。排他的オアゲート３５２は信号Ｏパルスの各エッジ
に起きるパルスを発生させる。排他的ノアゲート３５４
はパルス出力信号Ｒを発生させ、この信号Ｒは信号Ｐと
周波数は同じであるが、信号Ｐより遅延する。上述した
ように、ロック検出回路２２の種々のタイミング信号が
図６に示されており、図３に示されている名称と互換性
をもって参照されている。
【００６３】さて図３のロック検出ラッチング回路３５
０を参照すると、フリップフロップ３５１はロック検出
ラッチング回路の第１段を提供する。パルスが信号に起
きると、フリップフロップ３５１はラッチされ、信号Ｔ
は高にセットされる。信号Ｔはフリップフロップ３５１
が信号Ｒによってリセットされるまで高にとどまってい
る。信号Ｓのオーバフローパルスがフリップフロップ３
５１をラッチしてないと、信号Ｔは低にとどまってい
る。フリップフロップ３５１は遅延した信号Ｒによって
リセットされるので、オーバフローパルスが受信されな
いと、信号Ｔはイナクティブ（ｉｎａｔｉｖｅ）にとど
まっている。信号Ｔがイナクティブであると、次のＣク
ロックパルスはフリップフロップ３５３をクロックし、
信号Ｕを高にする。高信号ＵパルスはＣクロックによっ
てフリップフロップ３５７にクロックされ、信号Ｗを高
にする。信号Ｗの論理高状態は、デジタル位相同期ルー
プがロックされた状態にあることを示す。
０を参照すると、フリップフロップ３５１はロック検出
ラッチング回路の第１段を提供する。パルスが信号に起
きると、フリップフロップ３５１はラッチされ、信号Ｔ
は高にセットされる。信号Ｔはフリップフロップ３５１
が信号Ｒによってリセットされるまで高にとどまってい
る。信号Ｓのオーバフローパルスがフリップフロップ３
５１をラッチしてないと、信号Ｔは低にとどまってい
る。フリップフロップ３５１は遅延した信号Ｒによって
リセットされるので、オーバフローパルスが受信されな
いと、信号Ｔはイナクティブ（ｉｎａｔｉｖｅ）にとど
まっている。信号Ｔがイナクティブであると、次のＣク
ロックパルスはフリップフロップ３５３をクロックし、
信号Ｕを高にする。高信号ＵパルスはＣクロックによっ
てフリップフロップ３５７にクロックされ、信号Ｗを高
にする。信号Ｗの論理高状態は、デジタル位相同期ルー
プがロックされた状態にあることを示す。
【００６４】ひとたび信号Ｗが高にセットされると、信
号Ｖは低にされる。信号Ｖはフリップフロップ３５７を
クロックするので、信号Ｖが低にラッチされると、フリ
ップフロップ３５７は使用禁止になる。信号Ｗが高にラ
ッチされると、信号Ｗバーは必然的に低にラッチされ
る。ロック検出信号Ｗが能動（ａｃｔｉｖｅ）であり最
後の信号Ｓセグメント，信号Ｕがロック状態でないこと
を示すと、フリップフロップ３５９および３６１はリセ
ットされない。フリップフロップ３５９および３６１は
それらがリセットされない限りＣクロックパルスをカウ
ントする。フリップフロップ３６１の出力信号はフリッ
プフロップ３５７をリセットするのに用いられ、信号Ｗ
にロックされてない状態（ｏｕｔ−ｏｆ−ｌｏｃｋ ｃ
ｏｎｄｉｔｉｏｎ）を示させる。従ってインロック（ｉ
ｎ−ｌｏｃｋ）インジケータ信号Ｗがリセットされるた
めには、２つの連続する信号Ｓアウトオブロック表示が
起きなければならない。追加のディバイダ段をフリップ
フロップ３５９および３６１と組合せて、アウトオブロ
ック表示に必要な追加のアウトオブロックインジケータ
パルスを要求する能力を具えてもよい。
号Ｖは低にされる。信号Ｖはフリップフロップ３５７を
クロックするので、信号Ｖが低にラッチされると、フリ
ップフロップ３５７は使用禁止になる。信号Ｗが高にラ
ッチされると、信号Ｗバーは必然的に低にラッチされ
る。ロック検出信号Ｗが能動（ａｃｔｉｖｅ）であり最
後の信号Ｓセグメント，信号Ｕがロック状態でないこと
を示すと、フリップフロップ３５９および３６１はリセ
ットされない。フリップフロップ３５９および３６１は
それらがリセットされない限りＣクロックパルスをカウ
ントする。フリップフロップ３６１の出力信号はフリッ
プフロップ３５７をリセットするのに用いられ、信号Ｗ
にロックされてない状態（ｏｕｔ−ｏｆ−ｌｏｃｋ ｃ
ｏｎｄｉｔｉｏｎ）を示させる。従ってインロック（ｉ
ｎ−ｌｏｃｋ）インジケータ信号Ｗがリセットされるた
めには、２つの連続する信号Ｓアウトオブロック表示が
起きなければならない。追加のディバイダ段をフリップ
フロップ３５９および３６１と組合せて、アウトオブロ
ック表示に必要な追加のアウトオブロックインジケータ
パルスを要求する能力を具えてもよい。
【００６５】要約するに、改良された多重周波数デジタ
ル位相同期ループ回路について説明した。この多重周波
数デジタル位相同期ループはデジタル位相同期ループ内
で周波数調整と位相調整の両方を行うために共通の回路
を利用している。本発明の好ましい実施例は、基準クロ
ック信号と偏移された基準クロック信号を選択的に結合
させて、あるいは基準クロック信号からパルスを選択的
に削除して複合デジタル位相同期クロック信号を発生さ
せるために位相および周波数調整回路網を用いることを
意図している。デジタル位相同期ループの動作中心周波
数は、偏移された基準クロックパルスをプログラマブル
クロック信号によって決定された速度で基準クロック信
号に周期的に加算することによってプログラムして制御
される。多重周波数デジタル位相同期ループはロック検
出回路を付加することによってトーン検出器として利用
できる。多重周波数デジタル位相同期ループは既知の動
作周波数に対してプログラムすることができる。ロック
検出回路がデジタル位相同期ループ内のロックされた状
態を示すと、ループの帯域幅内の既知の周波数が必然的
に検出される。多重周波数デジタル位相同期ループは多
重周波数デジタル位相同期ループ動作周波数を必要とさ
れる周波数の間で逐次プログラムにより偏移させること
によって多重トーン検出器としても使用できる。従っ
て、本発明の精神および原理の範囲から逸脱せずに他の
変形の使用および実施例が可能なことが当業者には明ら
かであると思われる。
ル位相同期ループ回路について説明した。この多重周波
数デジタル位相同期ループはデジタル位相同期ループ内
で周波数調整と位相調整の両方を行うために共通の回路
を利用している。本発明の好ましい実施例は、基準クロ
ック信号と偏移された基準クロック信号を選択的に結合
させて、あるいは基準クロック信号からパルスを選択的
に削除して複合デジタル位相同期クロック信号を発生さ
せるために位相および周波数調整回路網を用いることを
意図している。デジタル位相同期ループの動作中心周波
数は、偏移された基準クロックパルスをプログラマブル
クロック信号によって決定された速度で基準クロック信
号に周期的に加算することによってプログラムして制御
される。多重周波数デジタル位相同期ループはロック検
出回路を付加することによってトーン検出器として利用
できる。多重周波数デジタル位相同期ループは既知の動
作周波数に対してプログラムすることができる。ロック
検出回路がデジタル位相同期ループ内のロックされた状
態を示すと、ループの帯域幅内の既知の周波数が必然的
に検出される。多重周波数デジタル位相同期ループは多
重周波数デジタル位相同期ループ動作周波数を必要とさ
れる周波数の間で逐次プログラムにより偏移させること
によって多重トーン検出器としても使用できる。従っ
て、本発明の精神および原理の範囲から逸脱せずに他の
変形の使用および実施例が可能なことが当業者には明ら
かであると思われる。
【図１】本発明の多重周波数デジタル位相同期ループの
ブロック図を示す。
ブロック図を示す。
【図２】図１の多重周波数デジタル位相同期ループのプ
ログラマブルディバイダ，位相比較器および位相および
周波数調整回路網の電気的概略図を示す。
ログラマブルディバイダ，位相比較器および位相および
周波数調整回路網の電気的概略図を示す。
【図３】図１のデジタル位相同期ループ分周器およびロ
ック検出器回路の電気的概略図を示す。
ック検出器回路の電気的概略図を示す。
【図４】図２の周波数調整部分の動作を詳しく示すタイ
ミング図である。
ミング図である。
【図５】図２の位相調整部分の動作を詳しく示すタイミ
ング図である。
ング図である。
【図６】図３のロック検出部分の動作を詳しく示すタイ
ミング図である。
ミング図である。
フロントページの続き (31)優先権主張番号 ５６７，７２５ (32)優先日 1984年１月３日 (33)優先権主張国 米国（ＵＳ）
Claims (2)
- 【請求項１】 （ａ）第１入力は受信されたデータ信号
に接続され、第２入力はＤＰＬＬ出力信号に接続される
第１入力および第２入力を有し、かつ前記入力するデー
タ信号と、前記ＤＰＬＬ出力信号の間の相対的位相を示
す出力信号を供給する出力とを具える位相比較器手段
と、 （ｂ）基準クロック信号を発生させるクロック手段と、 （ｃ）前記基準クロック信号に接続され、１つの出力と
プログラマブル入力を有し、前記プログラマブル入力に
よって制御された分割比率により前記基準クロック信号
に関連したプログラマブルクロック信号を発生させるプ
ログラマブル分周手段と、 （ｄ）前記プログラマブル分周手段の出力に接続され、
一方の信号が、他方の信号に関連して遅延されている第
１，第２の誘導されたクロック信号を発生させるデジタ
ル手段と、 （ｅ）前記クロック手段に結合され、前記プログラマブ
ルクロック信号によって規定される速度にて前記第１，
第２の誘導クロック信号を選択的に加算又は減算するこ
とにより周波数調整を実行するか、又は、前記位相比較
器の出力信号に応答してパルスを個々に加算又は減算す
ることにより位相調整を実行する位相および調整手段
と、 （ｆ）前記位相および周波数調整手段に結合され、前記
複合クロック信号を処理してデジタル位相同期ループの
出力ループの出力信号を発生する分周手段と、を具える
受信したデータ信号を処理して受信したデータ信号に位
相同期される出力信号を発生するための改良された多重
周波数デジタル位相同期ループ回路（ＤＰＬＬ）。 - 【請求項２】 前記位相比較手段と前記位相および周波
数調整手段との間に結合された帯域幅制御手段を更に具
え、多重周波数ＤＰＬＬに対し所望の動作帯域幅を示す
複数のプログラマブル入力を有し、前記プログラマブル
入力によって決定されるような複合クロック信号からの
パルスのグループを加算又は減算することにより位相補
正を行なわせることによって、可変増分の位相調整を実
行する出力信号を発生する前記請求の範囲第１項記載の
多重周波数デジタル位相同期ループ回路（ＤＰＬＬ）。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US56772584A | 1984-01-03 | 1984-01-03 | |
| US567,714 | 1984-01-03 | ||
| US567,724 | 1984-01-03 | ||
| US567,715 | 1984-01-03 | ||
| US06/567,714 US4617520A (en) | 1984-01-03 | 1984-01-03 | Digital lock detector for a phase-locked loop |
| US06/567,724 US4573017A (en) | 1984-01-03 | 1984-01-03 | Unitary phase and frequency adjust network for a multiple frequency digital phase locked loop |
| US06/567,715 US4574243A (en) | 1984-01-03 | 1984-01-03 | Multiple frequency digital phase locked loop |
| US567,725 | 1984-01-03 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60500245 Division |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738426A true JPH0738426A (ja) | 1995-02-07 |
| JP2541398B2 JP2541398B2 (ja) | 1996-10-09 |
Family
ID=27504867
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60500245A Expired - Lifetime JPH0744447B2 (ja) | 1984-01-03 | 1984-12-31 | 位相同期ループのための位相・周波数調整回路網および方法 |
| JP3188018A Expired - Fee Related JP2770204B2 (ja) | 1984-01-03 | 1991-07-02 | 位相同期ループ用デジタルロック検出器及び方法 |
| JP18801991A Pending JPH0738428A (ja) | 1984-01-03 | 1991-07-02 | デジタル位相同期ループ又は他の位相感応装置と共に使用する位相比較器及び方法 |
| JP3188017A Expired - Fee Related JP2541398B2 (ja) | 1984-01-03 | 1991-07-02 | 多重周波数デジタル位相同期ル―プ回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60500245A Expired - Lifetime JPH0744447B2 (ja) | 1984-01-03 | 1984-12-31 | 位相同期ループのための位相・周波数調整回路網および方法 |
| JP3188018A Expired - Fee Related JP2770204B2 (ja) | 1984-01-03 | 1991-07-02 | 位相同期ループ用デジタルロック検出器及び方法 |
| JP18801991A Pending JPH0738428A (ja) | 1984-01-03 | 1991-07-02 | デジタル位相同期ループ又は他の位相感応装置と共に使用する位相比較器及び方法 |
Country Status (11)
| Country | Link |
|---|---|
| EP (2) | EP0490178B1 (ja) |
| JP (4) | JPH0744447B2 (ja) |
| KR (1) | KR940002449B1 (ja) |
| AT (1) | ATE150916T1 (ja) |
| AU (1) | AU573682B2 (ja) |
| DE (1) | DE3486447T2 (ja) |
| ES (4) | ES8702009A1 (ja) |
| HK (1) | HK100795A (ja) |
| MX (1) | MX157636A (ja) |
| SG (1) | SG28382G (ja) |
| WO (1) | WO1985003176A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7991086B2 (en) | 2004-07-15 | 2011-08-02 | Thomson Licensing | System and method for improved carrier recovery |
Families Citing this family (6)
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|---|---|---|---|---|
| JPH05252153A (ja) * | 1992-03-03 | 1993-09-28 | Fujitsu Ltd | ディジタル・ループフィルタ |
| US5654991A (en) * | 1995-07-31 | 1997-08-05 | Harris Corporation | Fast acquisition bit timing loop method and apparatus |
| JP3171162B2 (ja) | 1998-04-02 | 2001-05-28 | 日本電気株式会社 | Ｐｌｌ回路 |
| US6233020B1 (en) * | 1998-08-07 | 2001-05-15 | Thomson Licensing S.A. | Phase lock loop with selectable response |
| US6891441B2 (en) | 2002-11-15 | 2005-05-10 | Zoran Corporation | Edge synchronized phase-locked loop circuit |
| US8035653B2 (en) | 2006-10-27 | 2011-10-11 | Hewlett-Packard Development Company, L.P. | Dynamically adjustable elements of an on-screen display |
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| US4051440A (en) * | 1973-05-15 | 1977-09-27 | Tektronix, Inc. | Phase locked demodulator |
| US4014025A (en) * | 1975-03-24 | 1977-03-22 | The Cessna Aircraft Company | Scalloping suppression system and method |
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- 1984-12-31 EP EP85900442A patent/EP0168426B1/en not_active Expired - Lifetime
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-
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- 1986-01-15 ES ES550913A patent/ES8800442A1/es not_active Expired
-
1991
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-
1995
- 1995-06-22 HK HK100795A patent/HK100795A/xx not_active IP Right Cessation
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