JPH07312395A - スタックトゲートエッジを保護するための方法およびシステム - Google Patents

スタックトゲートエッジを保護するための方法およびシステム

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JPH07312395A
JPH07312395A JP7098394A JP9839495A JPH07312395A JP H07312395 A JPH07312395 A JP H07312395A JP 7098394 A JP7098394 A JP 7098394A JP 9839495 A JP9839495 A JP 9839495A JP H07312395 A JPH07312395 A JP H07312395A
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sas
gate edge
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JP7098394A
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David K Y Liu
デイビッド・ケイ・ワイ・リゥ
Yu Sun
ユー・サン
Chi Chang
チー・チャン
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Advanced Micro Devices Inc
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Abstract

(57)【要約】 【目的】 半導体装置のスタックトゲートエッジを保護
するためのプロセスを提供する。 【構成】 自己整合ソース（ＳＡＳ）エッチを行なう前
にスペーサ形成を設ける。ＳＡＳエッチに先行してスペ
ーサ形成を行なうことにより、トンネル酸化物の完全性
は大きく向上し、ソース領域の周りのシリコンが取除か
れないため、ソース接合部の注入物の輪郭はより均一的
になる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は半導体処理技術に関し、より
特定的には自己整合ソース（ＳＡＳ）処理技術に関す
る。
【０００２】
【発明の背景】半導体、より特定的にはフラッシュＥＰ
ＲＯＭデバイスを製造する際、デバイスの密度は、デバ
イスの性能および費用効率を大きく向上させる。この密
度の増大を達成してきた典型的な方法は、フラッシュセ
ルの適切な形成をもたらす、いわゆる自己整合ソース
（ＳＡＳ）エッチング技術を用いる。この型の技術の一
例は、「ソース領域をフィールド酸化物領域とポリシリ
コンゲートとに自己整合させるためのプロセス（PROCES
S FOR SELF ALIGNING A SOURCE REGION WITH A FIELD O
XIDE REGION AND A POLYSILICON GATE）」と題された、
米国特許番号第５，１２０，６７１号に開示されてい
る。
【０００３】上記の特許は、ポリワード線および形成さ
れる装置と自己整合するソース領域を形成するための方
法を開示する。この特許では、フィールド酸化物領域の
端部エッジは垂直方向にポリワード線と整合し、後にソ
ース領域となる場所にバーズビーク浸食およびかどの丸
みを生じる効果を残さない。隣接するセルのフィールド
酸化物領域の端部の間に形成されるソース領域はしたが
って、フィールド酸化物領域とポリゲートワード線の両
方と自己整合する。ソース領域のこの自己整合により、
ソースの幅を減少させることなくポリワード線をより近
くに形成することができ、したがって１つのメモリセル
と次のメモリセルとを物理的に大きく分離させる必要性
がなくなる（１つのメモリセルと次のメモリセルとをよ
り近くに形成することができる）。このようにして、セ
ルの大きさを減少し、デバイス全体の密度を高めること
ができる。
【０００４】この例では、フラッシュＥＰＲＯＭプロセ
スにおいてセル全体の大きさを減少させる方法として、
スタックトゲートエッチングの後にＳＡＳエッチングが
用いられる。しかし、ＳＡＳエッチングの間、スタック
トゲートエッジはＳＡＳエッチングに晒され、そのため
にトンネル酸化物の完全性にマイナスの影響を大きく与
える。さらに、ＳＡＳエッチングの後に注入が行なわれ
る。ＳＡＳエッチングはソース領域の下のシリコンを取
除く、または切取る傾向があるため、注入物の輪郭はソ
ース部分で均一でないかもしれず、スタックトゲートの
下で重畳する表面ソースの輪郭を変化させるかもしれな
い。その場合、フラッシュセルの消去の完全性の分布は
大きく低下するかもしれない。周知のように、重畳する
領域があまりにも大きければ、ソース結合が消去動作よ
りも大きくなり消去を妨害するかもしれず、もし重畳す
る領域が小さ過ぎれば、消去のための領域が十分でない
かもしれない。
【０００５】したがって、必要とされるのは、デバイス
のトンネル酸化物の完全性にマイナスの影響を与えず
に、半導体のセル全体の大きさを減少させることを確実
にするためのシステムである。加えて、このシステムは
注入物の輪郭がソースの重畳する領域で均一であり、し
たがってセルの完全性を保証するものでなければならな
い。
【０００６】この発明はこのような必要に応えるもので
ある。
【０００７】
【発明の概要】この発明は、半導体デバイスのスタック
トゲートエッジを保護するための方法およびシステムを
開示する。この方法は、スタックトゲートエッジを半導
体デバイスの上に与えるステップと、スペーサ形成をス
タックトゲートエッジの上に与えるステップと、半導体
デバイスの自己整合ソースエッチングを与えるステップ
とを含む。このようにして、スタックトゲートエッジは
保護され、したがってトンネル酸化物の完全性をもたら
し、また既知のプロセスによるよりも均一性の高いソー
ス接合部の輪郭をもたらす。
【０００８】この発明は、フラッシュＥＰＲＯＭセル技
術において特定のアプリケーションを有する。この発明
を用いて、フラッシュセルに関連する増大されたセルの
密度が維持され、一方上記のトンネル酸化物の完全性お
よびソースの接合部の輪郭に伴う問題は解消される。
【０００９】
【詳細な説明】この発明は、半導体回路、特にフラッシ
ュＥＰＲＯＭセルの処理における改良に関連する。以下
の説明は、当業者がこの発明を実現し利用することを可
能にするために提示され、特許出願およびその要件の文
脈において与えられる。好ましい実施例に対する様々な
修正が当業者には容易に明らかになるであろうし、また
この明細書中の一般原理は、その他の実施例に応用され
てもよい。したがって、この発明は示された実施例に制
限されることを意図するものではなく、この明細書中で
述べられた原理および特徴と一致する最大範囲を与えら
れるものである。
【００１０】図面を参照すれば、図１は従来のプロセス
に従って形成されたメモリデバイスの一部の上面図を示
す。このプロセスにおいて、フィールド酸化物領域３１
および３３は、窒化物領域１８の並列する行の間に酸化
物を成長させ、フィールド酸化物領域３１および３３
を、窒化物領域１８の格子の空き部分に形成されたソー
ス線１２を通る連続するラインとして形成することによ
り、作られる。ポリシリコンの層が次にフィールド酸化
物領域３１および３３の上に堆積される。ポリシリコン
の上にフォトレジストマスクを形成した後、露出されて
残されたポリシリコンの部分が取除かれる。残っている
ポリシリコンの部分はポリワード線９および１１であ
り、ソース線１２と並列に延びる。
【００１１】ポリシリコンをエッチングしてポリワード
線９および１１を形成すると、その下にソース線１２の
領域内にフィールド酸化物領域３１および３３が露出す
る。次にソースマスク４１がメモリデバイスの上に形成
され、ポリワード線９および１１のエッチングにより露
出した酸化物領域３１および３３がエッチングして取除
かれる。このフィールド酸化物のエッチングは、以下詳
細に述べられるように高選択性のエッチングを用い、フ
ィールド酸化物領域３１および３３を、別々のフィール
ド酸化物領域１３、１５、１７および１９に減らす。さ
らに重要なのは、このフィールド酸化物のエッチング
は、フィールド酸化物領域１３および１５、ならびに１
７および１９を、ポリワード線９および１１のエッジと
整合させる。したがって、ソース注入が発生する際は、
注入は同時発生したフィールド酸化物のエッジとポリシ
リコン領域のエッジとに自己整合する。
【００１２】ソースマスク４１は、ソース領域注入をポ
リワード線のエッジと整合させるために用いられるので
はないことに注目することが重要である。ソースマスク
４１はメモリデバイスの上に形成され、ポリワード線９
および１１の反対側にあるフィールド酸化物領域３１お
よび３３の部分を、（注入の間）ソース領域１２から保
護し、後にドレイン領域１４がその間に形成される。
【００１３】フィールド酸化物領域１７および１９、ポ
リワード線９および１１の形成ならびに結果として生じ
るフィールド酸化物領域とポリワード線との整合はさら
に図２−５の側面図によって示される。図２を参照すれ
ば、フィールド酸化物３３がシリコン基板２９の上に形
成される。次にポリシリコン３５がフィールド酸化物３
３の上に堆積される。フォトレジストマスク３９がポリ
シリコン３５の最上部の上に形成され、ポリシリコンの
選択部分を露出させる。たとえば電子ビームまたはレー
ザビームを使用した直接描画技術を用いてフォトレジス
トにマスクパターンを作ることもできる。
【００１４】図２のフォトレジストマスク３９を通して
露出したポリシリコン３５をエッチングすることによ
り、図３で示されるような構造が生まれ、残されたポリ
シリコンは、フォトレジストマスク３９の不透明な部分
により保護されたものである。残されたポリシリコン部
分は、ポリワード線９および１１である。図２は図１の
断面図の線ａ−ａ′に沿う部分を表わし、ポリワード線
９および１１の下にある連続するフィールド酸化物層３
３を示す。
【００１５】マスク３９を通して露出したポリシリコン
をエッチングすることにより、ポリワード線９および１
１を形成すると、その下にあるフィールド酸化物３３の
部分が露出する。好ましい実施例では、マスク４１が次
にデバイスの上に形成され、ドレイン領域を保護し、フ
ィールド酸化物の部分は高選択性の酸化物エッチングを
用いて取除かれるが、このことについては以下詳細に述
べる。図４を参照して、フィールド酸化物３３をエッチ
ングした後、残された部分はフィールド酸化物領域１７
および１９である。
【００１６】図５を参照すれば、この図に示されるのは
プロセス中の同じ時点での活性セル領域の断面図であ
る。
【００１７】図６を参照すれば、この図に示されるのは
先行技術に従って処理されたフラッシュＥＰＲＯＭセル
１００の拡大断面図である。このセル１００は、第１お
よび第２のポリシリコン層１０２および１０３、その間
に酸化物領域１０４、ならびに第１のポリシリコン層１
０２とシリコン領域１０８との間にトンネル酸化物領域
１０６を含む。このセルでは、ＳＡＳエッチ１１０はト
ンネル酸化物領域１０６に影響する可能性があり、また
注入領域１１２および１１４の除去を引き起こす可能性
がある。
【００１８】この過程がいかに発生するかをより特定的
に説明するために、図７から１１を参照すれば、先行技
術のプロセスの操作の様々な段が示される。図７を参照
して、最初にスタックトゲートエッチがポリシリコン領
域１０２に与えられる。図８を参照すれば、その後ＳＡ
Ｓマスク２０２がデバイスの最上部の上に形成され、酸
化物のある部分がマスクされる。次には図９に示される
ように、ＳＡＳエッチ２０４があり、これは本質的にシ
リコン領域の部分を取除く。図１０において、第１の注
入が行なわれ、レジストストリップが与えられるが、図
示のとおりこの注入はデバイスのゲート領域のずっと内
部の位置に与えられる可能性がある。図１１に示される
ように、第２の注入が行なわれドレイン領域を設ける。
図１１に示されるように、結果として生じるセルは、Ｓ
ＡＳエッチプロセスによりシリコンが取除かれるため、
トンネル酸化物の浸食が大きく、シリコンのドーピング
は悪化する。
【００１９】この発明は、スペーサ形成を利用してスタ
ックトゲートエッジがＳＡＳプロセスに晒されることか
ら保護してこれらの問題に対応する。図１−５を参照し
て先に説明したように、このスペーサ形成は既にほとん
どすべてのＣＭＯＳプロセスに固有のものだが、既存の
プロセス技術がさらに大きく複雑化されて間隔を提供す
る必要はない。このスペーサ形成を用いることにより、
ＳＡＳはドープされた領域に影響を与えず、またトンネ
ル酸化物領域にも影響を与えない。
【００２０】この発明の特徴をより特定的に述べるため
に、図１２を参照すると、この発明に従うプロセスを表
わす簡単なフローチャートが示される。したがってこの
プロセスはステップ３０２を介してスタックトゲートエ
ッジを設けるステップを含む。ステップ３０４を介し
て、スペーサ形成が与えられる。その後、ステップ３０
６を介してソース整合ゲートエッチが与えられる。
【００２１】このプロセスを好ましい実施例と関連づけ
て説明するために、図１３−１５を参照すれば、図１２
に示されたプロセスの詳細なフローチャートである。図
１３−１５を参照して、示されているのは、トンネル酸
化物とスタックトゲートエッジとデバイスのソース接合
部機能の輪郭とを保護するための方法のフローチャート
である。第１に、ステップ４０２を介して、スタックト
ゲートエッチが発生する。次に、ステップ４０４を介
し、レジストストリップが発生する。次に薄い酸化物ま
たは注入スクリーンに対する酸化が設けられ、トンネル
酸化物領域を保護するステップが、ステップ４０６を介
して行なわれる。
【００２２】その後、二重拡散注入（ＤＤＩ）マスクお
よびＤＤＩ注入がステップ４０８を介して発生し、ステ
ップ４１０を介して別のレジストストリップが発生す
る。ステップ４１２を介して修正ドレイン拡散（ＭＤ
Ｄ）マスクおよび注入が行なわれ、ステップ４１３を介
し別のレジストストリップが発生する。次にステップ４
１５および４１６を介し、Ｎ型に軽くドープされたドレ
イン（ＬＤＤ）マスクと注入、およびＰ型のＬＤＤ注入
マスクと注入が行なわれ、ステップ４１８を介してアン
チパンチスルー（ＡＴ）注入が行なわれる。
【００２３】次に、ステップ４２０を介しスペーサ堆積
が設けられる。最後に、ステップ４２２を介しスペーサ
がエッチングされる。この時点で、コアセルの断面部分
は図１６に示されるとおりである。したがって、スタッ
クトゲートエッジ５０２はスペーサ形成５０４により保
護される。その後、ＳＡＳプロセスエッチを提供するた
めのプロセスが発生する。図１５を参照すれば、ＳＡＳ
マスクがステップ４２４を介して設けられる。次にステ
ップ４２６を介しＳＡＳエッチが与えられる。その後ス
テップ４２８を介しスペーサ形成酸化が発生する。ステ
ップ４３０を介してその次にＮ＋Ｓ／ＤマスクおよびＤ
ＤＩマスク（臨界マスク）が与えられる。最後に、Ｎ＋
ソース／ドレイン（Ｓ／Ｄ）注入およびソース注入がス
テップ４３２を介して行なわれる。注入ステップ４３２
は、ソース線を実際のソース領域からＳＡＳエッチング
されたフィールド領域と接続するために用いられる。結
果として発生するセルの断面は、図１７に示されたとお
りとなるだろう。このセルにおいて、トンネル酸化物の
完全性は向上し、スペーサ形成５０４のため均一的なソ
ース領域が生まれる。したがって、ソース注入はシリコ
ンの除去された部分には与えられない。そのため、均一
的なソース領域はゲートの下に与えられる。
【００２４】したがって、この発明のプロセスを通し
て、スタックトゲートエッジが取除かれることが回避さ
れソース接合部の輪郭が改良されることに加え、ＳＡＳ
エッチに先行してスペーサ形成を設けることにより、ト
ンネル酸化物領域の完全性は大きく向上する。
【００２５】この発明は特定の型のセル（フラッシュＥ
ＰＲＯＭ）と関連づけて説明されているが、このプロセ
スを利用して多くの型のセルが製造できることが当業者
には認識されることを理解されたい。多くの型の材料お
よびプロセスを利用して、レジストストリップ、エッ
チ、および注入を行なうことが可能であり、これらはこ
の発明の精神および範囲内であることをまた認識された
い。
【００２６】この発明は図面に示された実施例に従って
述べられているが、当業者はこれら実施例には変形が可
能であり、これら変形はこの発明の精神および範囲内で
あることを理解するであろう。したがって、この発明の
精神および範囲から逸脱することなく、多くの修正が当
業者により行なわれるであろうが、その範囲は前掲の特
許請求の範囲によってのみ規定される。
【図面の簡単な説明】
【図１】メモリデバイスの部分の上面図である。
【図２】図１のメモリデバイスの側面図である。
【図３】図１のメモリデバイスの側面図である。
【図４】図１のメモリデバイスの側面図である。
【図５】図１のメモリデバイスの断面図である。
【図６】ＳＡＳエッチ後の従来のフラッシュセルのソー
ス側の斜視図であり、先行技術においてもしソース注入
が自己整合ソース（ＳＡＳ）エッチの後に行なわれれば
与えられるソース輪郭を示す。
【図７】従来（先行技術）のプロセスを通して進行する
フラッシュセルの斜視図である。
【図８】従来（先行技術）のプロセスを通して進行する
フラッシュセルの斜視図である。
【図９】従来（先行技術）のプロセスを通して進行する
フラッシュセルの斜視図である。
【図１０】従来（先行技術）のプロセスを通して進行す
るフラッシュセルの斜視図である。
【図１１】従来（先行技術）のプロセスを通して進行す
るフラッシュセルの斜視図である。
【図１２】この発明に従いフラッシュセルを提供するプ
ロセスの簡単なフローチャートの図である。
【図１３】図１２のプロセスの詳細なフローチャートの
図である。
【図１４】図１２のプロセスの詳細なフローチャートの
図である。
【図１５】図１２のプロセスの詳細なフローチャートの
図である。
【図１６】この発明のプロセスの流れに従う、ＳＡＳエ
ッチの前のフラッシュセルの断面図である。
【図１７】ＳＡＳエッチ後のフラッシュセルの断面図で
ある。
【符号の説明】
１０２ ポリシリコン層 １０４ 酸化物領域 １０６ トンネル酸化物領域 ２０２ ＳＡＳマスク ２０４ ＳＡＳエッチ
フロントページの続き (72)発明者 デイビッド・ケイ・ワイ・リゥ アメリカ合衆国、95104 カリフォルニア 州、クパーティノ、ブレンダ・コート、 19970 (72)発明者 ユー・サン アメリカ合衆国、95070 カリフォルニア 州、サラトーガ、グラスゴー・ドライブ、 20395 (72)発明者 チー・チャン アメリカ合衆国、94062 カリフォルニア 州、レッドウッド・シティー、レイクビュ ー・ウェイ、342

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 スタックトゲートエッジを保護してトン
    ネル酸化物への損傷を最小限にし、半導体デバイスのソ
    ース接合部の均一性を維持するための方法であって、 （ａ） スタックトゲートエッジを半導体デバイスの上
    に与えるステップと、 （ｂ） スペーサ形成をスタックトゲートエッジの上に
    与えるステップと、 （ｃ） 自己整合ソース（ＳＡＳ）を半導体デバイスの
    上に与えるステップとを含む、スタックトゲートエッジ
    を保護するための方法。
  2. 【請求項２】 スタックトゲートエッジを与えるステッ
    プ（ａ）はさらに、 スタックトゲートエッジをエッチングするステップを含
    む、請求項１に記載の方法。
  3. 【請求項３】 スタックトゲートエッジを与えるステッ
    プ（ａ）はさらに、 レジストストリップを与えるステップと、 酸化層を与えるステップと、 マスクおよび注入物を半導体デバイスの上に与えるステ
    ップとを含む、請求項２に記載の方法。
  4. 【請求項４】 スペーサ形成ステップ（ｂ）はさらに、 スペーサ材料を堆積するステップと、 スペーサ材料をエッチングし、スペーサ形成を行なうス
    テップとを含む、請求項１に記載の方法。
  5. 【請求項５】 ＳＡＳを与えるステップ（ｃ）はさら
    に、 ＳＡＳマスクを与えるステップと、 ＳＡＳマスクをエッチングするステップとを含む、請求
    項１に記載の方法。
  6. 【請求項６】 ＳＡＳを与えるステップ（ｃ）はさら
    に、 酸化層をスペーサ形成の上に与えるステップと、 半導体デバイスをマスキングするステップと、 材料を注入し、ソース線をソース領域から半導体デバイ
    スのフィールド領域に接続するステップとを含む、請求
    項５に記載の方法。
  7. 【請求項７】 スタックトゲートエッジを保護してトン
    ネル酸化物への損傷を最小限にし、半導体デバイスのソ
    ース接合部の均一性を維持するためのシステムであっ
    て、 スタックトゲートエッジを半導体デバイスの上に与える
    ための手段と、 スタックトゲートエッジを与える手段に応答して、スペ
    ーサ形成をスタックトゲートエッジの上に与えるための
    手段と、 スペーサ形成を与える手段に応答して、自己整合ソース
    （ＳＡＳ）を半導体デバイスの上に与えるための手段と
    を含む、スタックトゲートエッジを保護するためのシス
    テム。
  8. 【請求項８】 スタックトゲートエッジを与える手段は
    さらに、 スタックトゲートエッジをエッチングするための手段を
    含む、請求項７に記載のシステム。
  9. 【請求項９】 スタックトゲートエッジを与える手段は
    さらに、 レジストストリップを与えるための手段と、 レジストストリップを与える手段に応答して、酸化層を
    与えるための手段と、 酸化層を与える手段に応答して、マスクおよび注入物を
    半導体デバイスの上に与えるための手段とを含む、請求
    項８に記載のシステム。
  10. 【請求項１０】 スペーサ形成手段はさらに、 スペーサ材料を堆積するための手段と、 堆積する手段に応答して、スペーサ材料をエッチングし
    スペーサ形成を行なうための手段とを含む、請求項７に
    記載のシステム。
  11. 【請求項１１】 ＳＡＳを与える手段はさらに、 ＳＡＳマスクを与えるための手段と、 ＳＡＳマスクを与える手段に応答して、ＳＡＳマスクを
    エッチングするための手段とを含む、請求項７に記載の
    システム。
  12. 【請求項１２】 ＳＡＳを与える手段はさらに、 酸化層をスペーサ形成の上に与えるための手段と、 酸化層を与える手段に応答して、半導体デバイスをマス
    キングするための手段と、 マスキング手段に応答して、材料を注入し、半導体デバ
    イスのソース線をソース領域からフィールド領域へ接続
    するための手段とを含む、請求項１１に記載のシステ
    ム。
JP7098394A 1994-04-25 1995-04-24 スタックトゲートエッジを保護するための方法およびシステム Pending JPH07312395A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US233174 1988-08-17
US08/233,174 US5470773A (en) 1994-04-25 1994-04-25 Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch

Publications (1)

Publication Number Publication Date
JPH07312395A true JPH07312395A (ja) 1995-11-28

Family

ID=22876196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7098394A Pending JPH07312395A (ja) 1994-04-25 1995-04-24 スタックトゲートエッジを保護するための方法およびシステム

Country Status (4)

Country Link
US (4) US5470773A (ja)
EP (1) EP0680080A3 (ja)
JP (1) JPH07312395A (ja)
KR (1) KR950034806A (ja)

Cited By (2)

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