JPH0639371Y2 - データ記憶装置 - Google Patents
データ記憶装置Info
- Publication number
- JPH0639371Y2 JPH0639371Y2 JP1989081523U JP8152389U JPH0639371Y2 JP H0639371 Y2 JPH0639371 Y2 JP H0639371Y2 JP 1989081523 U JP1989081523 U JP 1989081523U JP 8152389 U JP8152389 U JP 8152389U JP H0639371 Y2 JPH0639371 Y2 JP H0639371Y2
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- JP
- Japan
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- data
- memory
- address
- digit
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Description
この考案は３つ以上のアドレス群に同一データを記憶さ
せる場合のデータ記憶装置に関する。
せる場合のデータ記憶装置に関する。
【従来の技術】 従来のデータ記憶装置の動作を示すフローチャートとし
ては例えば第３図に示すようなものがあり、第４図はマ
イクロコンピュータと記憶回路とを用いた走行距離積算
計を示す概略構成図、第５図は記憶回路を示す回路構成
図、第６図は従来のメモリ内のデータエリアの構成図
で、図において、１は直流電源、２はイグニッションス
イッチ、３はマイクロコンピュータ（以下、CPUと記
す）、４はE2PROMなどのメモリ５を有する記憶回路、６
は液晶を用いた６桁表示の積算計である。 しかして、記憶回路４はタイミング制御アドレスデコー
ダ７、アドレスバッファ８、メモリ５およびデータレジ
スタ９により構成されている。 また、第６図に示すメモリの内部構造はアドレス−デー
タのアレイとなっており、同一データを格納するデータ
構造は、A0〜A5，A6〜A11，A12〜A17の６アドレス３ア
ドレス群となっており、積算データはA0，A6，A12のア
ドレス側が下位桁で各群６桁データとなっている。 次に動作について説明する。 CPU3はイグニッションスイッチ２のオン時に被測定信号
である車速パルスを積算し、表示データを作成して積算
計６に表示する。また、イグニッションスイッチ２のオ
フ時にメモリ５へ積算データを書込み、電源オフ時にも
積算データが消去されないようにする。再度イグニッシ
ョンスイッチ２をオンさせた時にはメモリ５より記憶デ
ータを読出し、引続き、車速パルスによる積算を開始す
ると共に、積算データより表示データを作成して積算計
６に表示する。 また、メモリ５は異なる３つのアドレス群の同じ桁に同
一データを記憶させてあるので、メモリ５より記憶デー
タを読出す時は３つのデータの多数決を取りデータ記憶
の信頼性を確保している。第３図はメモリ５内の記憶デ
ータを読出し、これを確定処理するためのフローチャー
トで、ステップST1ではメモリ５より第１アドレス群の
例えばデータを読出す。次いで、ステップST2では第２
アドレス群の例えば１桁目のデータを読出し、ステップ
ST3において、第１アドレス群のデータと第２アドレス
群のデータとを比較し、両データが一致しているか否か
を判断する。両データが一致していればステップST4に
進み、ステップST4において第１アドレス群のデータを
確定データとする処理を行う。また、ステップST3にお
いて両データが一致していなければステップST5におい
て第３アドレス群の例えば１桁目のデータを読出し、ス
テップST6において第１アドレス群のデータと第３アド
レス群のデータとが一致しているか否かを判断する。ス
テップST6で両データが一致していればステップST8に進
み、一致していなければステップST7において第２アド
レス群のデータと第３アドレス群のデータとが一致して
いるか否かを判断する。そして、ステップST6およびス
テップST7において両データが一致していればステップS
T8において第３アドレス群のデータを確定データとす
る。また、ステップST7において両データが一致してい
なければエラー表示がなされ、異常処理をする。ステッ
プST9では全ての桁のデータが確定したか否かを判断
し、未確定の桁がある場合はステップST1に戻る。以
下、繰返し上記の処理を行い、全桁のデータが確定した
時点でCPU3内のメモリ５記憶外の積算データと合せ、車
速パルスで継続積算を行う。
ては例えば第３図に示すようなものがあり、第４図はマ
イクロコンピュータと記憶回路とを用いた走行距離積算
計を示す概略構成図、第５図は記憶回路を示す回路構成
図、第６図は従来のメモリ内のデータエリアの構成図
で、図において、１は直流電源、２はイグニッションス
イッチ、３はマイクロコンピュータ（以下、CPUと記
す）、４はE2PROMなどのメモリ５を有する記憶回路、６
は液晶を用いた６桁表示の積算計である。 しかして、記憶回路４はタイミング制御アドレスデコー
ダ７、アドレスバッファ８、メモリ５およびデータレジ
スタ９により構成されている。 また、第６図に示すメモリの内部構造はアドレス−デー
タのアレイとなっており、同一データを格納するデータ
構造は、A0〜A5，A6〜A11，A12〜A17の６アドレス３ア
ドレス群となっており、積算データはA0，A6，A12のア
ドレス側が下位桁で各群６桁データとなっている。 次に動作について説明する。 CPU3はイグニッションスイッチ２のオン時に被測定信号
である車速パルスを積算し、表示データを作成して積算
計６に表示する。また、イグニッションスイッチ２のオ
フ時にメモリ５へ積算データを書込み、電源オフ時にも
積算データが消去されないようにする。再度イグニッシ
ョンスイッチ２をオンさせた時にはメモリ５より記憶デ
ータを読出し、引続き、車速パルスによる積算を開始す
ると共に、積算データより表示データを作成して積算計
６に表示する。 また、メモリ５は異なる３つのアドレス群の同じ桁に同
一データを記憶させてあるので、メモリ５より記憶デー
タを読出す時は３つのデータの多数決を取りデータ記憶
の信頼性を確保している。第３図はメモリ５内の記憶デ
ータを読出し、これを確定処理するためのフローチャー
トで、ステップST1ではメモリ５より第１アドレス群の
例えばデータを読出す。次いで、ステップST2では第２
アドレス群の例えば１桁目のデータを読出し、ステップ
ST3において、第１アドレス群のデータと第２アドレス
群のデータとを比較し、両データが一致しているか否か
を判断する。両データが一致していればステップST4に
進み、ステップST4において第１アドレス群のデータを
確定データとする処理を行う。また、ステップST3にお
いて両データが一致していなければステップST5におい
て第３アドレス群の例えば１桁目のデータを読出し、ス
テップST6において第１アドレス群のデータと第３アド
レス群のデータとが一致しているか否かを判断する。ス
テップST6で両データが一致していればステップST8に進
み、一致していなければステップST7において第２アド
レス群のデータと第３アドレス群のデータとが一致して
いるか否かを判断する。そして、ステップST6およびス
テップST7において両データが一致していればステップS
T8において第３アドレス群のデータを確定データとす
る。また、ステップST7において両データが一致してい
なければエラー表示がなされ、異常処理をする。ステッ
プST9では全ての桁のデータが確定したか否かを判断
し、未確定の桁がある場合はステップST1に戻る。以
下、繰返し上記の処理を行い、全桁のデータが確定した
時点でCPU3内のメモリ５記憶外の積算データと合せ、車
速パルスで継続積算を行う。
しかしながら、このような従来のデータ記憶装置にあっ
ては、第６図に示すように異なる３つのアドレス群の同
じ桁に同じデータを記憶させ、記憶データの読出し時に
３つのデータの多数決を取り、データ記憶の信頼性を確
保する構成となっていたため、メモリセルの故障やアド
レス線の故障には対応できるものの、データ線が断線し
た場合には、例えばDaデータラインが故障した場合、全
アドレス群のDoデータが不定となり、多数決によってデ
ータ修復することができないという問題点があった。 この考案はこのような従来の問題点に着目してなされた
もので、データ線の破断についても多数決でデータ修復
できるようにしたデータ記憶装置を提供することを目的
とする。
ては、第６図に示すように異なる３つのアドレス群の同
じ桁に同じデータを記憶させ、記憶データの読出し時に
３つのデータの多数決を取り、データ記憶の信頼性を確
保する構成となっていたため、メモリセルの故障やアド
レス線の故障には対応できるものの、データ線が断線し
た場合には、例えばDaデータラインが故障した場合、全
アドレス群のDoデータが不定となり、多数決によってデ
ータ修復することができないという問題点があった。 この考案はこのような従来の問題点に着目してなされた
もので、データ線の破断についても多数決でデータ修復
できるようにしたデータ記憶装置を提供することを目的
とする。
この考案に係るデータ記憶装置は書込み可能なメモリの
３つ以上の群に分けられたメモリ領域のそれぞれ異なる
ビット位置に同一データを書込み、多数決で真値データ
を決定するマイクロコンピュータを設けたものである。
３つ以上の群に分けられたメモリ領域のそれぞれ異なる
ビット位置に同一データを書込み、多数決で真値データ
を決定するマイクロコンピュータを設けたものである。
この考案におけるデータ記憶装置は、３つ以上の群へデ
ータを記憶する場合、同一データを異なるビット位置に
記憶し、多数決で真値データを確保することにより、デ
ータ線の断線時のデータ修復が行える。
ータを記憶する場合、同一データを異なるビット位置に
記憶し、多数決で真値データを確保することにより、デ
ータ線の断線時のデータ修復が行える。
以下、この考案の図面に基づいて説明する。 第１図はこの考案の一実施例を示すフローチャート、第
２図はこの考案のメモリ内のデータエリアの構成図で、
アドレス−データのアレイとなっており、メモリされる
データ構造はA0〜A5，A6〜A11，A12〜A17の６アドレス
３アドレス群で、積算データはA0，A6，A12が下位桁で
各群６桁データとなっている。また、３群のアドレスへ
データを記憶する場合、各アドレス間でアドレスビット
位置に対して記憶データのビット位置を相対的に一ビッ
トづつずれるようにシフトする。 次に動作について説明する。 CPU3からの指示により、タイミング制御アドレスデコー
ダ７を介してアドレス指定され読出し書込み指示され、
またデータはデータレジスタ９を介してメモリ５に読出
し書込みされる。 すなわち、第１図に示すフローチャートにおいて、ステ
ップST10ではメモリ５より第１アドレス群の例えば一桁
目（A0アドレス）のデータを読出す。次いで、ステップ
ST11では第２アドレス群の１桁目（A6アドレス）のデー
タを読出し、１ビットLSB方向へローテートさせ、第１
群のビット位置と同じにし、ステップST12において第１
アドレス群のデータと第２アドレス群のデータとが一致
しているか否かをD0〜D15に対応するビット毎に判断す
る。そして、両データが一致していればステップST13に
進み、ステップST13において第１アドレス群のデータを
確定データとする。また、ステップST12において両デー
タの間で一致しないビットが発生した場合ステップST14
において第３アドレス群の１桁目（A12アドレス）のデ
ータを読出し、２ビットLSB方向へローテートさせ第１
群のビット位置と同じにしステップST15において第１ア
ドレス群の１桁目のデータと第３アドレス群の１桁目の
データの間でステップST12に於いて一致しなかったビッ
ト（NGビット）が一致しているか否かを判断する。そし
て、ステップST15で両データが一致していればステップ
ST17に進み、一致していなければステップST16において
第２アドレス群の１桁目のデータと第３アドレス群の１
桁目のデータの間でステップST12に於いて一致しなかっ
たビット（NGビット）が一致しているか否かを判断す
る。そして、ステップST15およびステップST16において
両データが一致していればステップST17において第１ア
ドレス群のOKビットデータと第１アドレス群のNGビット
に対する第３アドレス群のビットデータとを確定データ
とする。また、ステップST17において両データが一致し
ていなければ異常処理を行う。次いで、ステップST18で
は全ての桁のデータが確定したか否かを判断し、未確定
の桁がある場合はステップST10に戻る。以下、繰返し上
記の処理を行い全桁のデータが確定した時点でCPU3内の
メモリ５記憶外の積算データと合せ、車速パルスで継続
積算を行う。
２図はこの考案のメモリ内のデータエリアの構成図で、
アドレス−データのアレイとなっており、メモリされる
データ構造はA0〜A5，A6〜A11，A12〜A17の６アドレス
３アドレス群で、積算データはA0，A6，A12が下位桁で
各群６桁データとなっている。また、３群のアドレスへ
データを記憶する場合、各アドレス間でアドレスビット
位置に対して記憶データのビット位置を相対的に一ビッ
トづつずれるようにシフトする。 次に動作について説明する。 CPU3からの指示により、タイミング制御アドレスデコー
ダ７を介してアドレス指定され読出し書込み指示され、
またデータはデータレジスタ９を介してメモリ５に読出
し書込みされる。 すなわち、第１図に示すフローチャートにおいて、ステ
ップST10ではメモリ５より第１アドレス群の例えば一桁
目（A0アドレス）のデータを読出す。次いで、ステップ
ST11では第２アドレス群の１桁目（A6アドレス）のデー
タを読出し、１ビットLSB方向へローテートさせ、第１
群のビット位置と同じにし、ステップST12において第１
アドレス群のデータと第２アドレス群のデータとが一致
しているか否かをD0〜D15に対応するビット毎に判断す
る。そして、両データが一致していればステップST13に
進み、ステップST13において第１アドレス群のデータを
確定データとする。また、ステップST12において両デー
タの間で一致しないビットが発生した場合ステップST14
において第３アドレス群の１桁目（A12アドレス）のデ
ータを読出し、２ビットLSB方向へローテートさせ第１
群のビット位置と同じにしステップST15において第１ア
ドレス群の１桁目のデータと第３アドレス群の１桁目の
データの間でステップST12に於いて一致しなかったビッ
ト（NGビット）が一致しているか否かを判断する。そし
て、ステップST15で両データが一致していればステップ
ST17に進み、一致していなければステップST16において
第２アドレス群の１桁目のデータと第３アドレス群の１
桁目のデータの間でステップST12に於いて一致しなかっ
たビット（NGビット）が一致しているか否かを判断す
る。そして、ステップST15およびステップST16において
両データが一致していればステップST17において第１ア
ドレス群のOKビットデータと第１アドレス群のNGビット
に対する第３アドレス群のビットデータとを確定データ
とする。また、ステップST17において両データが一致し
ていなければ異常処理を行う。次いで、ステップST18で
は全ての桁のデータが確定したか否かを判断し、未確定
の桁がある場合はステップST10に戻る。以下、繰返し上
記の処理を行い全桁のデータが確定した時点でCPU3内の
メモリ５記憶外の積算データと合せ、車速パルスで継続
積算を行う。
以上説明してきたように、この考案によれば、その構成
を３つ以上の複数群に分けられたメモリ領域を有し、こ
の分けられたメモリ領域のそれぞれにデータを記憶する
書込み可能なメモリと、同一データビットが同じデータ
線に接続されないように、メモリの各メモリ領域の異な
るビット位置に同一データを書込み、その書込まれたデ
ータを少なくとも一対のメモリ領域から読取り、デコー
ドして比較し、多数決で真値データを確定するマイクロ
コンピュータとを備えたデータ記憶装置としたため、デ
ータ線故障による多数決不能をなくすことができるとい
う効果が得られる。
を３つ以上の複数群に分けられたメモリ領域を有し、こ
の分けられたメモリ領域のそれぞれにデータを記憶する
書込み可能なメモリと、同一データビットが同じデータ
線に接続されないように、メモリの各メモリ領域の異な
るビット位置に同一データを書込み、その書込まれたデ
ータを少なくとも一対のメモリ領域から読取り、デコー
ドして比較し、多数決で真値データを確定するマイクロ
コンピュータとを備えたデータ記憶装置としたため、デ
ータ線故障による多数決不能をなくすことができるとい
う効果が得られる。
第１図はこの考案に係るデータ記憶装置の一実施例を示
すフローチャート、第２図はこの考案のデータ記憶装置
におけるメモリ内のデータ領域の構成図、第３図は従来
のデータ記憶装置の一例を示すフローチャート、第４図
はマイクロコンピュータと記憶回路とを用いた走行距離
積算計を示す概略構成図、第５図は記憶回路を示す回路
構成図、第６図は従来のメモリ内のデータ領域の構成図
である。 ３……マイクロコンピュータ、５……メモリ。
すフローチャート、第２図はこの考案のデータ記憶装置
におけるメモリ内のデータ領域の構成図、第３図は従来
のデータ記憶装置の一例を示すフローチャート、第４図
はマイクロコンピュータと記憶回路とを用いた走行距離
積算計を示す概略構成図、第５図は記憶回路を示す回路
構成図、第６図は従来のメモリ内のデータ領域の構成図
である。 ３……マイクロコンピュータ、５……メモリ。
Claims (1)
- 【請求項１】３つ以上の複数群に分けられたメモリ領域
を有し、この分けられたメモリ領域のそれぞれにデータ
を記憶する書込み可能なメモリと、同一データビットが
同じデータ線に接続されないように前記メモリの上記各
メモリ領域の異なるビット位置に同一データを書込み、
その書込まれたデータを少なくとも３つのメモリ領域か
ら読取り、デコードして比較し、多数決で真値データを
確定するマイクロコンピュータとを備えたデータ記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989081523U JPH0639371Y2 (ja) | 1989-07-11 | 1989-07-11 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989081523U JPH0639371Y2 (ja) | 1989-07-11 | 1989-07-11 | データ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321140U JPH0321140U (ja) | 1991-03-01 |
| JPH0639371Y2 true JPH0639371Y2 (ja) | 1994-10-12 |
Family
ID=31627549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989081523U Expired - Fee Related JPH0639371Y2 (ja) | 1989-07-11 | 1989-07-11 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0639371Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6984176B2 (ja) * | 2017-05-26 | 2021-12-17 | 株式会社ジェイテクト | 回転監視回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793209A (en) * | 1980-11-29 | 1982-06-10 | Sumitomo Electric Ind Ltd | Odometer for automobile |
| JPS6063651A (ja) * | 1983-09-17 | 1985-04-12 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| JPH01128147A (ja) * | 1987-11-13 | 1989-05-19 | Hitachi Ltd | 演算装置 |
-
1989
- 1989-07-11 JP JP1989081523U patent/JPH0639371Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321140U (ja) | 1991-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |