JPH06163976A - 半導体素子 - Google Patents
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Abstract
(57)【要約】
【目的】 半導体基板の上に多層の第２／第１の半導体
層スタックを製造すること。 【構成】 本発明は、半導体基板３１と、この半導体基
板の上にエピタキシャル成長した半導体層のスタック３
２とからなる半導体素子において、前記スタック３２
は、エピタキシャル的に成長した複数の第１半導体層３
２１と第２半導体層３２２を交互に有し、前記第１半導
体層３２１と第２半導体層３２２は、それぞれ厚さが、
ｔ1とｔ2で、屈折率が、波長λに対し、ｎ1とｎ2で、波
長λで半導体基板（３１）の上のスタックは反射性を有
し、準安定限界厚さがＬCとすると、（ａ） （ｔ
1ｎ1）≠（ｔ2ｎ2）、（ｔ1ｎ1）＋（ｔ2ｎ2）＝ｐλ／
２、（ｐは奇数） （ｂ） 前記スタックの厚さは、前
記ＬC以下であることを特徴とする。
層スタックを製造すること。 【構成】 本発明は、半導体基板３１と、この半導体基
板の上にエピタキシャル成長した半導体層のスタック３
２とからなる半導体素子において、前記スタック３２
は、エピタキシャル的に成長した複数の第１半導体層３
２１と第２半導体層３２２を交互に有し、前記第１半導
体層３２１と第２半導体層３２２は、それぞれ厚さが、
ｔ1とｔ2で、屈折率が、波長λに対し、ｎ1とｎ2で、波
長λで半導体基板（３１）の上のスタックは反射性を有
し、準安定限界厚さがＬCとすると、（ａ） （ｔ
1ｎ1）≠（ｔ2ｎ2）、（ｔ1ｎ1）＋（ｔ2ｎ2）＝ｐλ／
２、（ｐは奇数） （ｂ） 前記スタックの厚さは、前
記ＬC以下であることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は光電気素子に関し、特
に、ひずみ層エピタキシャル半導体多層ミラーを有する
光電子素子に関する。
に、ひずみ層エピタキシャル半導体多層ミラーを有する
光電子素子に関する。
【０００２】
【従来の技術】半導体多層ミラーは様々な素子に使用さ
れている。例えば、面発光レーザである。一般的にこれ
らのミラーは、第１半導体材料と第２半導体材料の層を
交互に積層した層から構成され、その各層の光学厚さ
は、λ／４である。この「光学厚さ」とは、実際の厚さ
と波長λにおけるその材料の屈折率を乗算したものであ
る。多層光学素子の理論については公知である。例え
ば、M.BornとE.Wolfの「光学理論」と題する論文（Perg
amon Press 1975年の第５版51-70頁、特に66-70頁に記
載される）を参照のこと。この文献は周期的層状媒体に
ついて開示している。
れている。例えば、面発光レーザである。一般的にこれ
らのミラーは、第１半導体材料と第２半導体材料の層を
交互に積層した層から構成され、その各層の光学厚さ
は、λ／４である。この「光学厚さ」とは、実際の厚さ
と波長λにおけるその材料の屈折率を乗算したものであ
る。多層光学素子の理論については公知である。例え
ば、M.BornとE.Wolfの「光学理論」と題する論文（Perg
amon Press 1975年の第５版51-70頁、特に66-70頁に記
載される）を参照のこと。この文献は周期的層状媒体に
ついて開示している。
【０００３】第１半導体の上に第２半導体を無欠陥エピ
タキシャル成長（格子整合）が可能な場合とは、この第
２半導体層の厚さが、いわゆる「限界厚さ」ＬCを超え
ない場合である。このひずみ材料は「仮像（pseudomorp
hic）」状態と称される。これに関しては、米国特許第
４８６１３９３号を参照のこと。この厚さＬCは、特に
第１半導体材料と第２半導体材料との間の格子常数差に
依存する。図１においては、Ｓｉ／ＧｅxＳｉ1-xの場合
は、図１に示すように、ｘ＝0.1の場合は、ＬCは約5μm
である。図１のカーブは、ｘ≧0.16についての測定値に
基づき、ｘ＜0.16の場合は外挿した。
タキシャル成長（格子整合）が可能な場合とは、この第
２半導体層の厚さが、いわゆる「限界厚さ」ＬCを超え
ない場合である。このひずみ材料は「仮像（pseudomorp
hic）」状態と称される。これに関しては、米国特許第
４８６１３９３号を参照のこと。この厚さＬCは、特に
第１半導体材料と第２半導体材料との間の格子常数差に
依存する。図１においては、Ｓｉ／ＧｅxＳｉ1-xの場合
は、図１に示すように、ｘ＝0.1の場合は、ＬCは約5μm
である。図１のカーブは、ｘ≧0.16についての測定値に
基づき、ｘ＜0.16の場合は外挿した。
【０００４】格子整合とＬCとの関係が存在するという
ことは、それぞれの光学厚さがλ／４であるＳｉ／Ｇｅ
xＳｉ1-xの層のスタックが、Ｓｉの上に欠陥（すなわ
ち、転位）無しに成長し、このスタックの全厚さＬC以
下で、スタックの平均成分が適切な場合のみである。例
えば、λ＝1.3μmの場合には、Ｓｉに対して適切な実際
の層は、92.8nmで、Ｇｅ0.25Ｓｉ0.75に対しては89.0nm
である。Ｓｉ／Ｇｅ0.25Ｓｉ0.75のλ／４スタック（1.
3μm放射に対し）の平均成分は約Ｇｅ0.122Ｓｉ
0.878で、すなわち＜ｘ＞＝0.122で、このスタックに対
して、ＬCは約2.25μmである。Ｓｉの上のＳｉ／Ｇｅ
0.25Ｓｉ0.75の仮像λ／４スタックは、最大１２層対を
含むことができる。
ことは、それぞれの光学厚さがλ／４であるＳｉ／Ｇｅ
xＳｉ1-xの層のスタックが、Ｓｉの上に欠陥（すなわ
ち、転位）無しに成長し、このスタックの全厚さＬC以
下で、スタックの平均成分が適切な場合のみである。例
えば、λ＝1.3μmの場合には、Ｓｉに対して適切な実際
の層は、92.8nmで、Ｇｅ0.25Ｓｉ0.75に対しては89.0nm
である。Ｓｉ／Ｇｅ0.25Ｓｉ0.75のλ／４スタック（1.
3μm放射に対し）の平均成分は約Ｇｅ0.122Ｓｉ
0.878で、すなわち＜ｘ＞＝0.122で、このスタックに対
して、ＬCは約2.25μmである。Ｓｉの上のＳｉ／Ｇｅ
0.25Ｓｉ0.75の仮像λ／４スタックは、最大１２層対を
含むことができる。
【０００５】より厚いスタックは応力を解放する転位を
含む。光電子素子及び他の半導体素子においては、転位
の存在は好ましくないことは明かである。一方、前に説
明したように、仮像の従来の多層ミラーは比較的少ない
層の数を含み、それ故に、低屈折率で比較的効率の低い
素子となっていた。
含む。光電子素子及び他の半導体素子においては、転位
の存在は好ましくないことは明かである。一方、前に説
明したように、仮像の従来の多層ミラーは比較的少ない
層の数を含み、それ故に、低屈折率で比較的効率の低い
素子となっていた。
【０００６】
【発明が解決しようとする課題】効率的な光電子素子の
重要性に鑑みると、第１半導体基板の上に従来技術より
も、より多くの層からなる仮像多層第２／第１の半導体
層スタックを製造することは好ましいことである。従っ
て、本発明の目的はこのような多層半導体素子を形成す
ることである。
重要性に鑑みると、第１半導体基板の上に従来技術より
も、より多くの層からなる仮像多層第２／第１の半導体
層スタックを製造することは好ましいことである。従っ
て、本発明の目的はこのような多層半導体素子を形成す
ることである。
【０００７】
【課題を解決するための手段】本発明においては、エピ
タキシャル成長したひずみ層半導体スタックは、従来の
λ／４仮像スタックに比較して、より厚い仮像スタック
が可能なように設計しうることである。この発見は、例
えば、事実上転位を含まない素子（これは、従って層対
の数が同じ非仮像ミラーを含む従来の素子よりもよりリ
ーク電流が低い）を製造でき、さらに、あるいは従来の
ミラーよりもより多くの層対（それ故に、より高い反射
性）を含む仮像ミラーを有する素子を製造できる。非対
称ミラーが使用される場合、すなわち、一つの半導体の
層の光学厚さがλ／４以下で、他の半導体の層の光学厚
さがλ／４以上（全部の厚さがλ／２で、より一般的に
いえば、一つの半導体層の厚さはｐλ／４以下で、他の
半導体層の厚さはｐλ／４以上で、そのトータルの厚さ
はｐλ／２であり、ここで、ｐは３以上の奇数である。
タキシャル成長したひずみ層半導体スタックは、従来の
λ／４仮像スタックに比較して、より厚い仮像スタック
が可能なように設計しうることである。この発見は、例
えば、事実上転位を含まない素子（これは、従って層対
の数が同じ非仮像ミラーを含む従来の素子よりもよりリ
ーク電流が低い）を製造でき、さらに、あるいは従来の
ミラーよりもより多くの層対（それ故に、より高い反射
性）を含む仮像ミラーを有する素子を製造できる。非対
称ミラーが使用される場合、すなわち、一つの半導体の
層の光学厚さがλ／４以下で、他の半導体の層の光学厚
さがλ／４以上（全部の厚さがλ／２で、より一般的に
いえば、一つの半導体層の厚さはｐλ／４以下で、他の
半導体層の厚さはｐλ／４以上で、そのトータルの厚さ
はｐλ／２であり、ここで、ｐは３以上の奇数である。
【０００８】本発明では、半導体基板（例えば、Ｓｉ、
ＩｎＰ、ＧａＡｓ、他のIII−ＶあるいはII−ＶＩ族半
導体）とこの基板の上にエピタキシャル成長した半導体
層のスタックとを含む。本発明は特許請求の範囲の請求
項１に記載したとうりである。
ＩｎＰ、ＧａＡｓ、他のIII−ＶあるいはII−ＶＩ族半
導体）とこの基板の上にエピタキシャル成長した半導体
層のスタックとを含む。本発明は特許請求の範囲の請求
項１に記載したとうりである。
【０００９】この基板材は、半導体層の一つと同一の半
導体材料である（必ずしもそのようにする必要はない
が）。この多層スタックは、第１／第２の半導体層の同
一対をＮ個含む。その条件、例えば（ｔ1ｎ1）＋（ｔ2
ｎ2）＝λ／２の条件は±５％、あるいはさらに正確に
は±３％以内の実験的精度でもって満足する必要があ
る。従来の（λ／４）スタックに比較して、この層の厚
さは、基板とスタックとの間の有効格子常数の差を減少
するように選択されるべきである。例えば、Ｓｉ上の非
対称のＳｉ／ＧｅxＳｉ1-xスタックの場合においては、
ＧｅxＳｉ1-x層の光学厚さはλ／４以下で、Ｓｉ層の厚
さはλ／４以上である。本発明は他のひずみ層半導体
係、例えばIII−Ｖ族あるいはII−ＶＩ族半導体（例、
ＩｎＰの上のＧａxＩｎ1-xＡｓxＰ1-x、ここではｘ≠0.
47）にも応用できる。
導体材料である（必ずしもそのようにする必要はない
が）。この多層スタックは、第１／第２の半導体層の同
一対をＮ個含む。その条件、例えば（ｔ1ｎ1）＋（ｔ2
ｎ2）＝λ／２の条件は±５％、あるいはさらに正確に
は±３％以内の実験的精度でもって満足する必要があ
る。従来の（λ／４）スタックに比較して、この層の厚
さは、基板とスタックとの間の有効格子常数の差を減少
するように選択されるべきである。例えば、Ｓｉ上の非
対称のＳｉ／ＧｅxＳｉ1-xスタックの場合においては、
ＧｅxＳｉ1-x層の光学厚さはλ／４以下で、Ｓｉ層の厚
さはλ／４以上である。本発明は他のひずみ層半導体
係、例えばIII−Ｖ族あるいはII−ＶＩ族半導体（例、
ＩｎＰの上のＧａxＩｎ1-xＡｓxＰ1-x、ここではｘ≠0.
47）にも応用できる。
【００１０】
【実施例】以下に本発明について、Ｓｉ基板の上にＧｅ
xＳｉ1-x多層スタック（０＜ｘ≦１）が形成された実施
例について説明する。表１は、層厚の計算値（ｔGeSiと
ｔSi）と平均成分（＜ｘ＞）、準安定限界厚さ（＜ｘ＞
におけるＬC）、２０対スタック（２０周期における
Ｔ）のスタック厚さ、自立型２０対スタックのピーク反
射率と、Ｓｉ内に埋め込んだ同一の２０対スタックのピ
ーク反射率（２０周期におけるＲ）を様々なデュティサ
イクルに対し示し、λ＝1.3μm、ｘ＝0.25（ＧｅxＳｉ
1-x／Ｓｉの）の場合を示した。このデュティサイクル
は、100×ｔGeSi／（ｔSi＋ｔGeSi）を意味する。表１
に示すように、Ｓｉ上のＧｅxＳｉ1-x／Ｓｉ層の２０対
スタックの繰り返し条件下では、デュティサイクルは40
％以下の場合に仮像となる。
xＳｉ1-x多層スタック（０＜ｘ≦１）が形成された実施
例について説明する。表１は、層厚の計算値（ｔGeSiと
ｔSi）と平均成分（＜ｘ＞）、準安定限界厚さ（＜ｘ＞
におけるＬC）、２０対スタック（２０周期における
Ｔ）のスタック厚さ、自立型２０対スタックのピーク反
射率と、Ｓｉ内に埋め込んだ同一の２０対スタックのピ
ーク反射率（２０周期におけるＲ）を様々なデュティサ
イクルに対し示し、λ＝1.3μm、ｘ＝0.25（ＧｅxＳｉ
1-x／Ｓｉの）の場合を示した。このデュティサイクル
は、100×ｔGeSi／（ｔSi＋ｔGeSi）を意味する。表１
に示すように、Ｓｉ上のＧｅxＳｉ1-x／Ｓｉ層の２０対
スタックの繰り返し条件下では、デュティサイクルは40
％以下の場合に仮像となる。
【表１】
【００１１】図２は、表１の最後二つのカラムのデータ
を示したもので、カーブ２０は、Ｇｅ0.25Ｓｉ0.75／Ｓ
ｉスタックの自立型２０対の反射率を表わし、カーブ２
１は、このスタックがＳｉに埋め込まれたカーブを示し
ている。同図から分かるように、Ｓｉの屈折率が高いた
めに、Ｓｉ埋め込み型のスタックのピーク反射率は、自
立型スタックよりも遥かに小さい。またカーブ２１は、
デュティサイクルが50％から離れるにつれて、最初はゆ
っくりと減少する。従来のＮ対の非同一スタックと同一
のピーク反射率を有する仮像（同一）のスタックを成長
させる。
を示したもので、カーブ２０は、Ｇｅ0.25Ｓｉ0.75／Ｓ
ｉスタックの自立型２０対の反射率を表わし、カーブ２
１は、このスタックがＳｉに埋め込まれたカーブを示し
ている。同図から分かるように、Ｓｉの屈折率が高いた
めに、Ｓｉ埋め込み型のスタックのピーク反射率は、自
立型スタックよりも遥かに小さい。またカーブ２１は、
デュティサイクルが50％から離れるにつれて、最初はゆ
っくりと減少する。従来のＮ対の非同一スタックと同一
のピーク反射率を有する仮像（同一）のスタックを成長
させる。
【００１２】図３は本発明の素子の関連する部分を示
す。すなわち、シリコン系ｐｉｎ光検知器デイオード３
０は、検知効率を高めるために半導体層のスタック３２
を有する。この半導体層のスタック３２は、半導体基板
３１の上にエピタキシャル成長して、Ｎ個の同一の非対
称のｎ+ＧｅxＳｉ1-x／Ｓｉ層（３２１、３２２）の対
を含む。各層対の光学厚さはλ／２となるように、その
厚さｔを選択する。Ｎとｘはそのスタックの厚さがＬC
以下となるように（すなわち、スタックが仮像となるよ
うに）選択されて、スタックは所望の反射率を有する。
例えば、λ＝1.3μmで、この半導体層のスタック３２
は、厚さがそれぞれ53.4nmと130nmであるＧｅ0.3Ｓｉ
0.7／Ｓｉ層の対を20層含む。表１に示すように、この
場合のＬCは20μm、スタックの厚さは約3.66μmで、こ
のスタックのピーク反射率は約35％である。
す。すなわち、シリコン系ｐｉｎ光検知器デイオード３
０は、検知効率を高めるために半導体層のスタック３２
を有する。この半導体層のスタック３２は、半導体基板
３１の上にエピタキシャル成長して、Ｎ個の同一の非対
称のｎ+ＧｅxＳｉ1-x／Ｓｉ層（３２１、３２２）の対
を含む。各層対の光学厚さはλ／２となるように、その
厚さｔを選択する。Ｎとｘはそのスタックの厚さがＬC
以下となるように（すなわち、スタックが仮像となるよ
うに）選択されて、スタックは所望の反射率を有する。
例えば、λ＝1.3μmで、この半導体層のスタック３２
は、厚さがそれぞれ53.4nmと130nmであるＧｅ0.3Ｓｉ
0.7／Ｓｉ層の対を20層含む。表１に示すように、この
場合のＬCは20μm、スタックの厚さは約3.66μmで、こ
のスタックのピーク反射率は約35％である。
【００１３】この本発明の素子は、さらにｎ+Ｓｉ層３
３、吸収ひずみ層超格子３４、ｎ-Ｓｉ層３５を有す
る。この超格子は、Ｇｅ0.6Ｓｉ0.4（6nm）とＳｉ（29n
m）とを交互に２０周期含む。従来の接点３６と３６’
を形成して、この接点３６’はリング接点で、光３７が
その素子に入るようにする。好ましくはｎ+Ｓｉ層３
３、吸収ひずみ層超格子３４、ｎ-Ｓｉ層３５は同一の
厚さで、その組合せ光学厚さはｐλ／２（ｐは奇数）
で、共鳴キャビティを生成する。これについては、例え
ば、R.Kuchibhotlaの「共鳴キャビティを有するＧａＡ
ｓ−ベースの光ダイオード」（「光技術レータ論文集
（IEEE Photonics Technology Letters）」、Vol.3
(4)，354頁）と題する論文と、さらに、A.G.Dentaiの
「ＩｎＰ−ベースｐ−ｉ−ｎダイオード」（「電子レー
タ（Electronics Letters）」論文集、Vol.27(23),212
5頁）と題する論文に開示されている。
３、吸収ひずみ層超格子３４、ｎ-Ｓｉ層３５を有す
る。この超格子は、Ｇｅ0.6Ｓｉ0.4（6nm）とＳｉ（29n
m）とを交互に２０周期含む。従来の接点３６と３６’
を形成して、この接点３６’はリング接点で、光３７が
その素子に入るようにする。好ましくはｎ+Ｓｉ層３
３、吸収ひずみ層超格子３４、ｎ-Ｓｉ層３５は同一の
厚さで、その組合せ光学厚さはｐλ／２（ｐは奇数）
で、共鳴キャビティを生成する。これについては、例え
ば、R.Kuchibhotlaの「共鳴キャビティを有するＧａＡ
ｓ−ベースの光ダイオード」（「光技術レータ論文集
（IEEE Photonics Technology Letters）」、Vol.3
(4)，354頁）と題する論文と、さらに、A.G.Dentaiの
「ＩｎＰ−ベースｐ−ｉ−ｎダイオード」（「電子レー
タ（Electronics Letters）」論文集、Vol.27(23),212
5頁）と題する論文に開示されている。
【００１４】図３の半導体素子は、この基板を通過する
光を受信するよう変形できる。本発明は上記の光ダイオ
ード以外にも応用できる。本発明はひずみ層半導体材料
の多層スタックを含む光半導体素子、あるいは光電子半
導体素子にも使用できる。このような素子は面発光レー
ザ、あるいは米国特許第５０８８０９９号に開示された
ような素子で、その反射素子はひずみ層を含むものであ
る。
光を受信するよう変形できる。本発明は上記の光ダイオ
ード以外にも応用できる。本発明はひずみ層半導体材料
の多層スタックを含む光半導体素子、あるいは光電子半
導体素子にも使用できる。このような素子は面発光レー
ザ、あるいは米国特許第５０８８０９９号に開示された
ような素子で、その反射素子はひずみ層を含むものであ
る。
【００１５】
【発明の効果】以上述べたように、特許請求の範囲の請
求項１の記載の要件（ａ）と（ｂ）とを満足するよう第
２／第１の半導体層材料とその厚さを選択することによ
り、より多くの交互半導体スタックを基板の上に形成で
き、素子効率、応答特性の良い多層半導体素子を形成す
ることができる。
求項１の記載の要件（ａ）と（ｂ）とを満足するよう第
２／第１の半導体層材料とその厚さを選択することによ
り、より多くの交互半導体スタックを基板の上に形成で
き、素子効率、応答特性の良い多層半導体素子を形成す
ることができる。
【図１】Ｓｉ基板上のＧｅxＳｉ1-xに対する成分パラメ
ータｘの関数としてのＬCを表わすグラフである。
ータｘの関数としてのＬCを表わすグラフである。
【図２】デュティサイクルの関数として、Ｓｉ／Ｇｅ
0.25Ｓｉ0.75の２０対のスタックのピーク反射率の計算
上のカーブである。
0.25Ｓｉ0.75の２０対のスタックのピーク反射率の計算
上のカーブである。
【図３】本発明の半導体素子の模式図で、非対称仮像ひ
ずみ層スタックを含む光検知ダイオードを表わす図であ
る。
ずみ層スタックを含む光検知ダイオードを表わす図であ
る。
３１ 半導体基板 ３２ 半導体層のスタック ３３ ｎ+Ｓｉ層 ３４ 吸収ひずみ層超格子 ３５ ｎ-Ｓｉ層 ３６ 接点 ３６’ 接点 ３７ 光 ３２１ 第１半導体層 ３２２ 第２半導体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン コンドン ビーン アメリカ合衆国 07974 ニュージャージ ー ニュープロヴィデンス、コロニアルウ ェイ 41 (72)発明者 デヴィッド リー ウィント アメリカ合衆国 07081 ニュージャージ ー スプリングフィールド、ヘンショー アヴェニュー 53
Claims (4)
- 【請求項１】 半導体基板（３１）と、この半導体基板
の上にエピタキシャル成長した半導体層のスタック（３
２）とからなる半導体素子において、 前記スタックは、エピタキシャル的に成長した複数の第
１半導体層（３２１）と第２半導体層（３２２）を交互
に有し、 前記第１半導体層（３２１）と第２半導体層（３２２）
は、それぞれ厚さが、ｔ1とｔ2で、屈折率が、波長λに
対し、ｎ1とｎ2で、 波長λで半導体基板（３１）の上のスタックは反射性を
有し、準安定限界厚さがＬCとすると、 （ａ） （ｔ1ｎ1）≠（ｔ2ｎ2）、（ｔ1ｎ1）＋（ｔ2
ｎ2）＝ｐλ／２、 ここで、ｐは奇数とする。 （ｂ） 前記スタックの厚さは、前記ＬC以下であるこ
とを特徴とする半導体素子。 - 【請求項２】 ｐ＝１で、半導体基板材料（３１）は、
第２半導体層（３２２）の材料と同一化学成分であるこ
とを特徴とする請求項１の半導体素子。 - 【請求項３】 前記半導体基板材料は、Ｓｉ、III−Ｖ
族、II−ＶＩ族半導体からなるグループから選択された
材料であることを特徴とする請求項２の半導体素子。 - 【請求項４】 前記半導体基板材料は、Ｓｉで、前記第
１半導体層（３２１）材料は、ＧｅxＳｉ1-x（０＜ｘ≦
１）であることを特徴とする請求項３の半導体素子。
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|---|---|---|---|
| US07/924,275 US5244749A (en) | 1992-08-03 | 1992-08-03 | Article comprising an epitaxial multilayer mirror |
| US924275 | 1992-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163976A true JPH06163976A (ja) | 1994-06-10 |
| JP2959933B2 JP2959933B2 (ja) | 1999-10-06 |
Family
ID=25450000
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| EP (1) | EP0582407B1 (ja) |
| JP (1) | JP2959933B2 (ja) |
| DE (1) | DE69331177T2 (ja) |
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