JPH0483374A - Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスター - Google Patents
Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスターInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明はＮＰＮトランジスターのラッチ電圧を利用した
ラテラルＰＮＰトランジスターに関するもので、ＰＮＰ
トランジスターのエミッターやコレクターにｎ＋ディフ
ュージョン層を形成して、ＰＮＰトランジスターのベー
スに静電気が印加されるときにコレクターエミッター間
ラッチ電圧で静電気を放電させて静電耐力を向上させた
ものである。 ［０００２］
ラテラルＰＮＰトランジスターに関するもので、ＰＮＰ
トランジスターのエミッターやコレクターにｎ＋ディフ
ュージョン層を形成して、ＰＮＰトランジスターのベー
スに静電気が印加されるときにコレクターエミッター間
ラッチ電圧で静電気を放電させて静電耐力を向上させた
ものである。 ［０００２］
従来のラテラルＰＮＰトランジスターは、第１図の通り
、Ｐ−基層１０にｎ＋埋没層１１とｎ−エピタキシャル
層１２が積層され、ｎ エピタキシャル層１２にエミッ
ター用Ｐデイフュージョン層１３、コレクター用Ｐデイ
フュージョン層１４、ベース用ｎ ＋ディフュージョン
層１５が形成され、各端子はコンタクトホールを通じて
電極１３’ 、 １４’ 、 １５’ が形成され
る。１６は分離層である。 ［０００３］ このようなラテラルＰＮＰトランジスターのベース１５
に静電気が印加されるとき、この放電路（ｐａｔｈ）は
ベース１５とコレクター１４間又はベース１５とエミッ
ター１３間に形成される。 一方、放電路の降状電圧が高く形成される程低い静電気
電圧で素子が破壊されることは良く知られている事実で
ある。 ［０００４］ 従って、ベース１５とコレクター１４間の降状電圧Ｂｖ
ｃＢｏと、ベース１５とエミッター１３間の降状電圧は
高い電圧で形成されるため、低い静電気電圧でも素子が
破壊される問題点があった。 ［０００５］
、Ｐ−基層１０にｎ＋埋没層１１とｎ−エピタキシャル
層１２が積層され、ｎ エピタキシャル層１２にエミッ
ター用Ｐデイフュージョン層１３、コレクター用Ｐデイ
フュージョン層１４、ベース用ｎ ＋ディフュージョン
層１５が形成され、各端子はコンタクトホールを通じて
電極１３’ 、 １４’ 、 １５’ が形成され
る。１６は分離層である。 ［０００３］ このようなラテラルＰＮＰトランジスターのベース１５
に静電気が印加されるとき、この放電路（ｐａｔｈ）は
ベース１５とコレクター１４間又はベース１５とエミッ
ター１３間に形成される。 一方、放電路の降状電圧が高く形成される程低い静電気
電圧で素子が破壊されることは良く知られている事実で
ある。 ［０００４］ 従って、ベース１５とコレクター１４間の降状電圧Ｂｖ
ｃＢｏと、ベース１５とエミッター１３間の降状電圧は
高い電圧で形成されるため、低い静電気電圧でも素子が
破壊される問題点があった。 ［０００５］
本発明の目的はラテラルＰＮＰトランジスターのベース
とエミッター間の降状電圧ＢＶ と、ベースとエミ
ッター間の降状電圧ＢＶＥＢｏをＮＰＮ）ランジスＢＯ ターのコレクターエミッター間のラッチ電圧に置き換え
ることにより静電耐力を向上させることにある。 ［０００６］
とエミッター間の降状電圧ＢＶ と、ベースとエミ
ッター間の降状電圧ＢＶＥＢｏをＮＰＮ）ランジスＢＯ ターのコレクターエミッター間のラッチ電圧に置き換え
ることにより静電耐力を向上させることにある。 ［０００６］
本発明を要約すれば、静電気の放電路（ｐａｔｈ）が形
成されるとき、低い電圧で降状電圧（Ｂｒｅａｋｄｏｗ
ｎ ｖｏｌｔａｇｅ）が形成されれば、静電耐力が向
上される点に着目して、ラテラルＰＮＰトランジスター
の降状電圧Ｂ Ｖ ＣＢｏ、ＢＶＥＢｏをＮＰＮトラン
ジスターのエミッターとコレクター間のラッチ電圧ＬＶ
ｏＥｏにより代置して、静電耐力を向上させる。このた
めにエミッターやコレフタ−用デイフュージョン層内に
別途にｎ ＋ディフュージョン層を入れてこれを実現さ
せるようにする。 ［０００７］
成されるとき、低い電圧で降状電圧（Ｂｒｅａｋｄｏｗ
ｎ ｖｏｌｔａｇｅ）が形成されれば、静電耐力が向
上される点に着目して、ラテラルＰＮＰトランジスター
の降状電圧Ｂ Ｖ ＣＢｏ、ＢＶＥＢｏをＮＰＮトラン
ジスターのエミッターとコレクター間のラッチ電圧ＬＶ
ｏＥｏにより代置して、静電耐力を向上させる。このた
めにエミッターやコレフタ−用デイフュージョン層内に
別途にｎ ＋ディフュージョン層を入れてこれを実現さ
せるようにする。 ［０００７］
以下、図面を参照しながら詳細に説明する。
第２図は本発明のｎ ＋ディフュージョン層がコレクタ
ーに形成されたもので、Ｐ−基層１０．ｎ 埋没層１
１、ｎ−エピタキシャル層１２が順次に形成され、ｎ−
エピタキシャル層１２内にエミッター用Ｐデイフュージ
ョン層１３、コレクター用Ｐデイフュージョン層１４、
ベース用ｎ ＋ディフュージョン層１５を夫々形成し、
コレクター用Ｐデイフュージョン層１４内にｎ ＋ディ
フュージョン層２０を形成して、コレクター電極１４′
を接続させる。 ［０００８］ 下部の図面はラテラルＰＮＰトランジスターの垂直断面
図であり、上部の図面はラテラルＰＮＰトランジスター
の水平構造を示す。 ［０００９］ 第３図は本発明のｎ ＋ディフュージョン層がエミッタ
ーに形成されたもので、Ｐ−基層１０．ｎ 埋没層１
１、ｎ−エピタキシャル層１２が順次に形成され、ｎ−
エピタキシャル層１２内にエミッター用Ｐデイフュージ
ョン層１３、コレクター用Ｐデイフュージョン層、ベー
ス用ｎ ＋ディフュージョン層１５を夫々形成し、エミ
ッター用Ｐデイフュージョン層１３内にｎ デイフュー
ジョン層２１を形成して、エミッター電極を形成する。 ［００１０１ 第４図（ａ）は第２図の等何回路であって、トランジス
ターＱ１１のベースとコレクターにベースとエミッター
を共通に接続したトランジスターＱ１２のコレクターと
エミッターがそれぞれ接続される。トランジスターＱ１
１は第２図のデイフュージョン層１３，１４．１５によ
るものであり、コレクター用Ｐデイフュージョン層１４
とｎ ＋ディフュージョン層２０がトランジスターＱ１
１のコレクターに共通に接続される。 ［００１１］ 第４図（ｂ）は第３図の等何回路であって、トランジス
ターＱ２１のベースとエミッターにベースとエミッター
を共通に接続したトランジスターＱ２２のコレクターと
エミッターがそれぞれ接続される。トランジスターＱ２
１は第３図のデイフュージョン層１３，１４．１５によ
るものであり、エミッター用Ｐデイフュージョン層１３
とｎ ＋ディフュージョン層２１がトランジスターＱ２
１のエミッターに共通に接続される。 ［００１２］ 第５図は等価回路第４図（ａ）を基本構成とする差動増
幅器構造を示す。これはＯＰアンプ入力端に用いられる
回路に本発明を適用させたものである。 ［００１３］ ＯＰアンプの入力回路に用いられる差動増幅器でトラン
ジスターＱ２．Ｑ３を差動増幅器基本トランジスターに
し、トランジスター０２．Ｑ３のコレクターとベースに
は、ベースとエミッターを共通に接続したトランジスタ
ーＱ４．Ｑ５のエミッターとコレクターを夫々接続する
。 ［００１４］ 上記トランジスターＱ２．Ｑ３のコレクターにはベース
が共通であるトランジスターＱ６．Ｑ７のコレクターが
夫々接続される。トランジスターＱ３の出力はトランジ
スターＱ８のベースに印加されてトランジスターＱ８出
力がＯＰアンプに提供される。 ［００１５］ 上記トランジスターＱ２．Ｑ４とトランジスターＱ３．
Ｑ４は差動増幅器を成し、第４図（ａ）を基本構成とし
て図面においてＡと表示した。 ［００１６］ 本発明を第２図の構造を基準として説明する。 トランジスターＱ１はそのベースにバイアス電圧を受け
、エミッターは抵抗Ｒ１を通じて電源電圧ｖＣＣを受け
、差動アンプに電流を供給し、抵抗Ｒ４は入力回路の負
荷として作用する。 ［００１７］ 第２図の構造のようなラテラルＰＮＰトランジスターの
ベース１５とコレクタ−１４にポジティブ静電気が印加
されるとき、既存のラテラルＰＮＰトランジスターは降
状電圧ＢｖｃＢｏで放電路が形成される反面、本発明は
ＮＰＮトランジスターＱ１２のラッチ電圧ＬｖｃＢｏで
放電路が形成される。 ［００１８］ 一方、ラテラルＰＮＰの降状電圧ＢＶｃＢｏはＮＰＮト
ランジスターのラッチ電１１の降状電圧ＢＶｃＢｏの放
電路に比べてＮＰＮトランジスターＱ１゜のラッチ電圧
”ｖＣＥＯの場合の方が高くなる。 ［００１９］ 従って、回路動作はラテラルＰＮＰトランジスターで動
作し、静電耐力が向上された新たなラテラルＰＮＰトラ
ンジスターを提供することができる。 ［００２０１ 第３図及び第４図における通り、エミッター１３にｎ
＋ディフュージョン層２１が形成された場合も同じ原理
である。 ［００２１］
ーに形成されたもので、Ｐ−基層１０．ｎ 埋没層１
１、ｎ−エピタキシャル層１２が順次に形成され、ｎ−
エピタキシャル層１２内にエミッター用Ｐデイフュージ
ョン層１３、コレクター用Ｐデイフュージョン層１４、
ベース用ｎ ＋ディフュージョン層１５を夫々形成し、
コレクター用Ｐデイフュージョン層１４内にｎ ＋ディ
フュージョン層２０を形成して、コレクター電極１４′
を接続させる。 ［０００８］ 下部の図面はラテラルＰＮＰトランジスターの垂直断面
図であり、上部の図面はラテラルＰＮＰトランジスター
の水平構造を示す。 ［０００９］ 第３図は本発明のｎ ＋ディフュージョン層がエミッタ
ーに形成されたもので、Ｐ−基層１０．ｎ 埋没層１
１、ｎ−エピタキシャル層１２が順次に形成され、ｎ−
エピタキシャル層１２内にエミッター用Ｐデイフュージ
ョン層１３、コレクター用Ｐデイフュージョン層、ベー
ス用ｎ ＋ディフュージョン層１５を夫々形成し、エミ
ッター用Ｐデイフュージョン層１３内にｎ デイフュー
ジョン層２１を形成して、エミッター電極を形成する。 ［００１０１ 第４図（ａ）は第２図の等何回路であって、トランジス
ターＱ１１のベースとコレクターにベースとエミッター
を共通に接続したトランジスターＱ１２のコレクターと
エミッターがそれぞれ接続される。トランジスターＱ１
１は第２図のデイフュージョン層１３，１４．１５によ
るものであり、コレクター用Ｐデイフュージョン層１４
とｎ ＋ディフュージョン層２０がトランジスターＱ１
１のコレクターに共通に接続される。 ［００１１］ 第４図（ｂ）は第３図の等何回路であって、トランジス
ターＱ２１のベースとエミッターにベースとエミッター
を共通に接続したトランジスターＱ２２のコレクターと
エミッターがそれぞれ接続される。トランジスターＱ２
１は第３図のデイフュージョン層１３，１４．１５によ
るものであり、エミッター用Ｐデイフュージョン層１３
とｎ ＋ディフュージョン層２１がトランジスターＱ２
１のエミッターに共通に接続される。 ［００１２］ 第５図は等価回路第４図（ａ）を基本構成とする差動増
幅器構造を示す。これはＯＰアンプ入力端に用いられる
回路に本発明を適用させたものである。 ［００１３］ ＯＰアンプの入力回路に用いられる差動増幅器でトラン
ジスターＱ２．Ｑ３を差動増幅器基本トランジスターに
し、トランジスター０２．Ｑ３のコレクターとベースに
は、ベースとエミッターを共通に接続したトランジスタ
ーＱ４．Ｑ５のエミッターとコレクターを夫々接続する
。 ［００１４］ 上記トランジスターＱ２．Ｑ３のコレクターにはベース
が共通であるトランジスターＱ６．Ｑ７のコレクターが
夫々接続される。トランジスターＱ３の出力はトランジ
スターＱ８のベースに印加されてトランジスターＱ８出
力がＯＰアンプに提供される。 ［００１５］ 上記トランジスターＱ２．Ｑ４とトランジスターＱ３．
Ｑ４は差動増幅器を成し、第４図（ａ）を基本構成とし
て図面においてＡと表示した。 ［００１６］ 本発明を第２図の構造を基準として説明する。 トランジスターＱ１はそのベースにバイアス電圧を受け
、エミッターは抵抗Ｒ１を通じて電源電圧ｖＣＣを受け
、差動アンプに電流を供給し、抵抗Ｒ４は入力回路の負
荷として作用する。 ［００１７］ 第２図の構造のようなラテラルＰＮＰトランジスターの
ベース１５とコレクタ−１４にポジティブ静電気が印加
されるとき、既存のラテラルＰＮＰトランジスターは降
状電圧ＢｖｃＢｏで放電路が形成される反面、本発明は
ＮＰＮトランジスターＱ１２のラッチ電圧ＬｖｃＢｏで
放電路が形成される。 ［００１８］ 一方、ラテラルＰＮＰの降状電圧ＢＶｃＢｏはＮＰＮト
ランジスターのラッチ電１１の降状電圧ＢＶｃＢｏの放
電路に比べてＮＰＮトランジスターＱ１゜のラッチ電圧
”ｖＣＥＯの場合の方が高くなる。 ［００１９］ 従って、回路動作はラテラルＰＮＰトランジスターで動
作し、静電耐力が向上された新たなラテラルＰＮＰトラ
ンジスターを提供することができる。 ［００２０１ 第３図及び第４図における通り、エミッター１３にｎ
＋ディフュージョン層２１が形成された場合も同じ原理
である。 ［００２１］
以上の通り、本発明はラテラルＰＮＰトランジスターに
新たなＮＰＮトランジスターを追加することなくｎ デ
イフュージョン層−つのみを用いて容易に具現できるこ
とにより、容易に静電耐力を向上させることができるも
のである。
新たなＮＰＮトランジスターを追加することなくｎ デ
イフュージョン層−つのみを用いて容易に具現できるこ
とにより、容易に静電耐力を向上させることができるも
のである。
【図１】
第１図は従来のラテラルＰＮＰトランジスターの水平及
び垂直構造図、
び垂直構造図、
【図２１
第２図は本発明の水平及び垂直構造図、【図３】
第３図は本発明の他の水平及び垂直構造図、
【図４】
（ａ）は第２図の等価回路、（ｂ）は第３図の等価回路
、
、
【図５】
第５図は一般のＯＰアンプの入力端に本発明の第４図（
ａ）例である。
ａ）例である。
１０ Ｐ−基層
１１ ｎ 埋没層
１２ ｎ エピタキシャル層
１３ エミッター用Ｐデイフュージョン層（エミッター
）１４ コレクター用Ｐデイフュージョン層（コレクタ
ー）１５ ベース用ｎ ＋ディフュージョン層（ベー
ス）１３’ １４’、１５’ 電極１６ 分離層 ２０．２１ｎ デイフュージョン層 を適用した回路構成
）１４ コレクター用Ｐデイフュージョン層（コレクタ
ー）１５ ベース用ｎ ＋ディフュージョン層（ベー
ス）１３’ １４’、１５’ 電極１６ 分離層 ２０．２１ｎ デイフュージョン層 を適用した回路構成
【図１】
【図２】
【図３】
図面
【図４】
（ａ）
（ｂ）
【図５】
Claims (4)
- 【請求項１】ラテラルＰＮＰトランジスターのＰデイフ
ユージヨン層内にｎ＾＋ディフュージヨン層を夫々共通
端子で形成してなるＮＰＮトランジスターのコレクター
エミッター間のラッチ電圧で、上記ＰＮＰトランジスタ
ーの降状電圧を置き換えて静電気の放電路の静電耐力を
向上させた、ＮＰＮトランジスターのラッチ電圧を利用
したラテラルＰＮＰトランジスター。 - 【請求項２】Ｐディフュージョン層はコレクター用Ｐデ
ィフュージョン層である、ＮＰＮトランジスターのラッ
チ電圧を利用した請求項（１）項記載のラテラルＰＮＰ
トランジスター。 - 【請求項３】Ｐディフュージョン層はエミッター用Ｐデ
イフユージヨン層である、ＮＰＮトランジスターのラッ
チ電圧を利用した請求項（１）項記載のラテラルＰＮＰ
トランジスター。 - 【請求項４】Ｐディフュージョン層はコレクター用Ｐデ
ィフュージョン層とエミッター用Ｐディフュージョン層
であり、ｎ＾＋ディフュージョン層がコレクター用Ｐデ
イフュージョン層とエミッター用Ｐデイフユージヨン層
に夫々形成された、ＮＰＮトランジスターのラッチ電圧
を利用した請求項（１）項記載のラテラルＰＮＰトラン
ジスター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-18743 | 1989-12-16 | ||
| KR1019890018743A KR920010596B1 (ko) | 1989-12-16 | 1989-12-16 | Npn 트랜지스터의 래치전압을 이용한 정전내력향상 래터럴 pnp 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483374A true JPH0483374A (ja) | 1992-03-17 |
| JP2597753B2 JP2597753B2 (ja) | 1997-04-09 |
Family
ID=19293038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402505A Expired - Lifetime JP2597753B2 (ja) | 1989-12-16 | 1990-12-14 | Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスター |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2597753B2 (ja) |
| KR (1) | KR920010596B1 (ja) |
| CN (1) | CN1020027C (ja) |
| DE (1) | DE4040070C2 (ja) |
| TW (1) | TW198136B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10343681B4 (de) * | 2003-09-18 | 2007-08-09 | Atmel Germany Gmbh | Halbleiterstruktur und deren Verwendung, insbesondere zum Begrenzen von Überspannungen |
| CN102280484B (zh) * | 2011-08-06 | 2015-06-03 | 深圳市稳先微电子有限公司 | 一种栅源和栅漏过压保护的晶体管功率器件及其制造方法 |
| JP6077692B1 (ja) * | 2016-03-04 | 2017-02-08 | 伸興化成株式会社 | リサイクル可能な合成樹脂タイル及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253257A (ja) * | 1984-05-29 | 1985-12-13 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS6364058A (ja) * | 1986-09-05 | 1988-03-22 | Canon Inc | 画像形成装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4291319A (en) * | 1976-05-19 | 1981-09-22 | National Semiconductor Corporation | Open base bipolar transistor protective device |
| JPS6068721A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | Ｅｃｌ回路 |
-
1989
- 1989-12-16 KR KR1019890018743A patent/KR920010596B1/ko not_active IP Right Cessation
-
1990
- 1990-12-08 TW TW079110351A patent/TW198136B/zh active
- 1990-12-14 DE DE4040070A patent/DE4040070C2/de not_active Expired - Lifetime
- 1990-12-14 JP JP2402505A patent/JP2597753B2/ja not_active Expired - Lifetime
- 1990-12-15 CN CN90109971A patent/CN1020027C/zh not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253257A (ja) * | 1984-05-29 | 1985-12-13 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS6364058A (ja) * | 1986-09-05 | 1988-03-22 | Canon Inc | 画像形成装置 |
Also Published As
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| CN1020027C (zh) | 1993-03-03 |
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| TW198136B (ja) | 1993-01-11 |
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