JPH0465807A - 積層型インダクタおよび積層型インダクタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、積層型インダクタおよびその製造方法に関す
る。

〈従来の技術〉 積層型インダクタは、磁性体層と、導電体層とを厚膜技
術により交互に積層し、一体化し、これを焼成して構成
される。

このような積層型インダクタの磁性体層には、通常、フ
ェライト等が用いられ、導電体層には、通常Ａｇ等が用
いられている。

しかし、従来の積層型インダクタは、インダクタンスし
やＱが低く、しかもしやＱの温度特性が不十分である。

その理由は、焼結の際、導電体層中のＡｇがフェライト
中へ拡散し、この結果、インダクタンスしやＱが低下す
るものと考えられていた。

しかし、フェライト中へのＡｇの拡散を防止しても、末
だしやＱが不十分であり、温度特性も不十分である。

〈発明が解決しようとする課題〉 本発明の目的は、インダクタンスしおよびＱが高（、し
かもしやＱの温度特性が良好な積層型インダクタおよび
その製造方法を提供することにある。

〈発明を解決するための手段〉 このような目的は、下記（１）〜（７）の本発明によっ
て達成される。

（１）磁性体層と導電体層とを厚膜技術により積層した
積層型インダクタにおいて、 前記磁性体層のうち、隣接する磁性体層間の間隙内に、
前記導電体層が空隙を介して磁性体層と対向しているこ
とを特徴とする積層型インダクタ。

（２）前記間隙内にて、前記導電体層が占める断面面積
比が１０〜８５％である上記（１）に記載の積層型イン
ダクタ。

（３）前記間隙内における前記磁性体層と、前記導電体
層との接触率が、５０％以下である上記（１）または（
２）に記載の積層型インダクタ。

（４）前記導電体層の空孔率が、５０％以下である上記
（１）ないしく３）のいずれかに記載の積層型インダク
タ。

（５）導電性粒子を含有する導電体層用ペーストと、磁
性粒子を含有する磁性体層用ペーストとを積層した後、
焼成して上記（１）ないしく４）のいずれかに記載の積
層型インダクタを製造する方法であって、 前記導電体層用ペーストは、ペーストを塗布し、塗膜表
面を観察したとき、塗膜最外面に導電性粒子が存在しな
い領域が２０〜６０面積％となるように混練されている
ことを特徴とする積層型インダクタの製造方法。

（６）前記導電性粒子の平均粒径りが０．１〜１−であ
る上記（５）に記載の積層型インダクタの製造方法。

（７）前記導電性粒子の平均粒径をＤとするとき、Ｄ／
２〜２Ｄの粒径の導電性粒子が、全体の３０重量％以上
存在する上記（５）または（６）に記載の積層型インダ
クタの製造方法。

く作用〉 積層型インダクタの磁性体層には、一般にＮｉ−Ｃｕ−
Ｚｎ系フェライトを用いるが、この材質は、応力が磁気
特性に及ぼす影響が大きい。

また、磁性体層の線膨張係数と、導電体層の線膨張係数
とは、互いに異なる。

例えば、Ｎｉ−Ｃｕ−Ｚｎ系フェライトの線膨張係数は
、１０　Ｘ　１０−”ｄｅｇ−’程度、Ａｇの線膨張係
数は、２０　Ｘ　１０−’ｄｅｇ柑程度である。

このため、特に、焼結後の冷却時に磁性体層に応力が加
わり、得られ６インダクタのしやＱは低いものとなる。

また、−２５℃程度の低温下や、８５℃程度の高温下で
は、熱膨張係数の違いにより、ＬやＱの値が太き（異な
ってしまう。

そこで、本発明では、磁性体層の間隙内において、磁性
体層と導電体層との間に空隙を形成して、導電体層の膨
張や収縮により磁性体層が受ける影響を減少させる。

この結果、ＬおよびＱが増加し、しかもＬやＱの温度係
数が減少し、その温度特性が格段と向上する。

〈具体的構成〉 以下、本発明の具体的構成を詳細に説明する。

第１図および第２図には、本発明の積層型インダクタの
好適例が示される。

積層型インダクタ１は、磁性体層２と、導電体層３とが
交互に積層一体層されて構成されるチップ体１０を有す
る。

そして、導電体層３はパターン状に形成されるとともに
、隣接する導電体層３は、第２図に示されるように、互
いに導通しており、これによりコイルが形成されている
。

さらに、このチップ体１０の表面には、導電体層３と導
通する外部電極５が設けられている。

本発明では、これら磁性体層２と導電体層３の間に、空
隙４が形成されるものである。

この空隙４は、模式的には、隣接する磁性体層２．２間
の間隙６内にて、磁性体層２．２と導電体層３の間に、
第１図に示されるように、形成されている。

この場合、空隙４は、隣接する磁性体層２．２間のすべ
てに形成されている必要はないが、本発明の効果がより
一層向上する点から、すべての間隙６内にて、磁性体層
２．２と導電体層３間に形成されることが好ましい。

また、空隙４は、間隙６内にて、少なくとも一方の磁性
体層２と導電体層３の間に形成されていればよいが、本
発明の効果がより一層向上する点から両磁性体層２．２
と導電体層３間のそれぞれに形成されていることが好ま
しい。

そして、このような空隙４は、磁性体層２と、導電体層
３０間に連続的に存在していても、あるいは部分的に存
在していてもよい。

間隙６内における導電体層３が占める断面面積比は、１
０〜８５％、特に５０〜７０％であることが好ましい。

前記範囲をこえると、空隙量が減少し、ＬやＱが低下し
、温度特性が劣化して（る。

また前記範囲未満となると、導電体層３としての機能を
保てなくなる。

また、間隙６内にて導電体層３が磁性体層２．２と接触
する接触率は、５０％以下、特に０〜２０％であること
が好ましい。

前記範囲をこえると、空隙が減少し、Ｌ’ｔ’Ｑが低下
し、温度特性が劣化してくる。

なお、きわめて制御された製造条件下では、この接触率
を、第１図に模式的に示されるように、０％とすること
ができる。

このような、間隙６内の導電体層３の断面面積比および
導電体層３の接触率は、それぞれ、断面を走査型電子顕
微鏡（ＳＥＭ）にて観察し、算出すればよい。

第３図、第４図には、本発明の積層型インダクタ１の断
面ＳＥＭ像の１例が示される。

両図に示されるように、磁性体層２．２間の間隙６内に
存在する導電体層３は、必ずしも第１図に模式的に示さ
れるような単純な形状をもってはいない。

ただし、両図に示されるように、磁性層２．２の界面間
に画成される間隙６は明瞭に識別でき、その断面面積は
容易に測定可能である。

また、間隙６内に存在する導電体層３も、内部に空孔を
有するものの、その外形輪郭およびその断面面積は容易
に測定可能である。

さらに、断面ＳＥＭ像にて、磁性体層２．２の界面に、
導電体層３が接触する接触率（接触長比）も容易に測定
可能である。

チップ体１０の外形や寸法には特に制限がな（、用途等
に応じて適宜選択すればよいが、通常、外形はほぼ直方
体状の形状とし、寸法は１．６〜４．５ｍｍＸ０．８〜
３．２ｍｍＸ０．６〜１．４＋ａｍ程度とすればよい。

積層型インダクタ１の磁性体層２の材質としては、従来
公知の磁性体層材質は何れも使用できる。　例えば、ス
ピネル構造を有する各種スピネルソフトフェライトを用
いることができるが、焼成温度の関係でＮｉ系のフェラ
イトを用いることが好ましい。

Ｎｉ系のフェライトは、低温焼成材料であり、このよう
な磁性層を用いたとき、本発明の積層型インダクタは焼
成時液相の生成が無（、しかも電気抵抗の点で、より優
れたものとなる。

Ｎｉ系のフェライトとしてはＮｉフェライト、Ｎ　１−
Ｃｕフェライト、Ｎ　１−Ｚｎフェライト、Ｎｉ−Ｃｕ
−Ｚｎフェライト等がある。

この場合、Ｎｉの含有量は、ＮｉＯに換算して４５〜５
５ｍｏ１％が好ましく、このＮｉの一部をＣｕおよび／
またはＺｎが４０ｍｏ１％程度以下置換してもよい。

この他、Ｃｏ、Ｍｎ等が全体の５重量％程度以下含有さ
れていてもよい、　さらにＣａ、Ｓｉ、Ｂｉ％ｖ、ｐｂ
等が１重量％程度以下含有されていてもよい。

このような、フェライト系の磁性体層２は、後記の導電
体層用ペーストと６００〜１０００℃、特に８００〜１
０００℃の焼成温度にて同時焼成して形成できる。

磁性体層２の焼成後の厚さには特に制限はないが、通常
ベース厚は、２５０〜５００−程度、導電体層３．３間
の磁性体層厚は、１０〜１００−程度とする。

導電体層３の材質としては、従来公知の導電体層材質は
何れも使用できる。

例えば、Ａｇ、Ｃｕ、Ｐｄやこれらの合金等を用いれば
よいが、このうち、ＡｇまたはＡｇ合金、特にＡｇが好
適である。

Ａｇ合金としては、Ａｇを７０重量％以上含むＡｇ−Ｐ
ｄ合金等が好適である。

このような導電体層３は、後述するように導電体層用ペ
ーストを塗布した後、焼成して形成されるものである。

この際、通常は、脱バインダ等によって導電体層３内部
に、空孔が形成されることが多い。

本発明では、導電体層３中の空孔の導電体層全体に対す
る体積比、すなわち導電体層３の空孔率が、５０％以下
、特に２０％以下に規制することが好ましい。

空孔率が前記範囲であるとインダクタンスしやＱがより
一層高いものとなり、またＬやＱの温度特性もより一層
向上する。

この場合、理想的には空孔が形成されないことが好まし
いが、現実には困難であるため、空孔率は１〜５０％、
特に１〜２０％であることが好ましい。

なお、導電体層３内部の空孔率は、チップ体断面を走査
型電子顕微鏡（ＳＥＭ）にて観察し、導電体層３の領域
内に存在する空孔面積比を算出すればよい。

この場合、導電体層領域とは、断面ＳＥＭ像にて、両磁
性体層２．２の界面に最も近接して対向する導電体層の
界面間に存在する領域とする。

導電体層３は、第２図に示されるように、磁性体層２内
にて、通常スパイラル状に配置され、その両端部は一対
の各外部電極５．５に接続されている。

このような場合、導電体層３の巻線パターン、すなわち
閉磁路形状は種々のパターンとすることができ、また、
その巻数、厚さ、ピッチ等も用途に応じ適宜選択すれば
よい。

なお、導電体層３の厚さは、通常５〜３ｏ＃ｌＪ１程度
、巻線ピッチは、通常１５〜１００−程度、巻数は、通
常１．５〜５０．５タ一ン程度とすればよい。

また、外部電極５．５の材質については、特に制限がな
く、各種導電体材料、例えばＡｇ、Ｎｉ、Ｃｕ等あるい
はＡｇ−Ｐｄ等のこれらの合金などの印刷膜、メツキ膜
、蒸着膜、イオンブレーティング膜、スパッタ膜あるい
はこれらの積層膜などいずれも使用可能である。

外部電極５．５の厚さは任意であり、目的や用途に応じ
適宜決定すればよいが、通常５〜３０鱗程度である。

本発明の積層型インダクタ１のインダクタンスＬの温度
特性は、下記のとおり良好である。

例えば、Ｌの温度特性を評価するため、２５℃のＬをＬ
ａｓ、８５℃のしをＬ−ｓ、　　２５℃のしをＬ−ｔｓ
とし、 ８５℃におけるしの変化率△Ｌａｓを ［（Ｌａｓ−Ｌｚｓ）／Ｌｚｓｌ　ｘ　１ｏ　ｏ　（％
）、−２５℃におけるしの変化率ΔＬ−２，を［（Ｌ　
−ａｍ　−Ｌ　ｉｓ）／Ｌｉｓ］　ｘ　ｔ　ｏ　ｏ　（
％）と定義する。

そして、例えばＬｕ１１が３０ｕＨ程度以下の場合には
、ΔＬｓｓの絶対値およびΔＬ−２，の絶対値は、それ
ぞれ、５％以下、特に３％以下とすることができる。

次に、本発明の積層型インダクタの製造方法について説
明する。

まず、磁性体層用ペースト、導電体層用ペーストおよび
外部電極用ペーストをそれぞれ製造する。

磁性体層用ペーストは、通常の方法で製造すればよい。

例えば、フェライトペーストを製造するには、所定量の
Ｎｉｐ、ＺｎＯ，ＣｕＯｌＦｅｗ　Ｏｓ等のフェライト
原料粉末をボールミル等により湿式混合する。　用いる
各原料粉末の平均粒径は通常０．１〜１０−程度とする
。

こうして湿式混合したものを、通常スプレードライヤー
等により乾燥させ、その後仮焼する。　これを通常は、
平均粒径が０．０１〜０．１−程度になるまでボールミ
ル等にて湿式粉砕し、スプレードライヤー等により乾燥
する。

得られた混合フェライト粉末と、エチルセルロース、ア
クリル樹脂等のバインダーと、テルピネオール、ブチル
カルピトール等の溶媒とを混合し、例えば３本ロール等
で混練してペースト（スラリー）とする。

この場合、ペースト中には各種ガラスや酸化物を含有さ
せることができる。

なお、フェライト粉末のほか、各種磁性粒子を用いるこ
とも可能である。

導電体層用ペーストは、通常、導電性粒子と、バインダ
ーと、溶剤とを含有する。

導電性粒子の材質は、従来導電体層用ペーストに用いら
れるものであれば特に制限がなく、金属や金属酸化物等
の焼成後に金属になるものを用いればよい。

この場合、金属成分としては、Ａｇ、Ｃｕ、Ｐｄ等の１
種以上を含む金属単体、あるいはこれらの合金が好まし
い。

そして、特にＡｇ、Ａｇ合金、これらの酸化物が好適で
ある。

また、導電性粒子の形状には特に制限がないが、−はぼ
球状の形状が好ましい。

また、導電性粒子の平均粒径りは、０．１〜Ｉ１１！１
１、特に０．１〜０．４ｐであることが好ましい。

前記範囲未満ではペースト化が困難であり、また、印刷
に適切でない。

前記範囲をこえると高密度の導電体層を形成できない。

この場合、本発明では導電性粒子の粒径分布がシャープ
なものを用いることが好ましい。

具体的には、導電性粒子の平均粒径をＤとするとき、Ｄ
／２〜２Ｄの粒径の粒子が、全体の３０重量％以上、特
に４０重量％以上存在することが好ましい。

ただし、あまり太き（するのは困難であるため、３０〜
６０重量％、特に４０〜６０重量％とすることが好まし
い。

前記範囲未満では高密度の導電体層を形成できない。

なお、導電性粒子の粒径は、ＳＥＭにて観察し、粒子の
投影面積から円換算して算出すればよい。

バインダーとしては、例えばエチルセルロース、アクリ
ル樹脂、ブチラール樹脂等公知のものはいずれも使用可
能である。

また、バインダー含有量は、通常Ｏ〜５重量重量％上す
る。

溶剤としては、例えばテルピネオール、ブチルカルピト
ール、ケロシン等公知のものはし）ずれも使用可能であ
る。

溶剤含有量は、通常２０〜５５重量％程度とする。　こ
の他、総計１０重量％程度以下の範囲で、必要に応じ、
ソルビタン脂肪酸エステル、グリセリン脂肪酸エステル
等の分散剤や、ジオクチルフタレート、ジブチルフタレ
ート、ブチルフタリルグリコール酸ブチル等の可塑剤や
、デラミ防止、焼結抑制等の目的で、誘電体、磁性体、
絶縁体等の各種セラミック粉体等を添加することもでき
る。

このような各組成物を混合し、例えば３本ロール等で混
練してペースト（スラリー）とする。

この場合、本発明の製造方法では、導電性粒子が過不足
なくペースト内に分散されるように混練する。

具体的には、ポリエチレンテレフタレート等の基材上に
、混線後の導電体層用ペーストを塗布し、塗膜の最上面
を２０００〜１００００倍のＳＥＭ像にて、観察したと
き、塗膜の最外面に導電性粒子が存在しない領域の面積
比が２０〜６０％、好ましくは３０〜５０％、特に好ま
しくは３５〜４５％となるまで混練する。

この場合、塗膜最外面とは、導電性粒子の平均粒径りの
１〜５倍程度の領域である。

前記範囲未満あるいは前記範囲をこえると、間隙６内に
て、導電体層３が占める断面面積比が８５％をこえ、ま
た、磁性体層２と、導電体層３との接触率が５０％をこ
え、また、導電体層３の空孔率が５０％をこえる。

このような所望の分散性を有する導電体層用ペーストを
得るには、例えば３本ロールのロール間隙、粘度、混線
時間等を適宜調整すればよい。

外部電極用ペーストは、前記の導電体材料粉末を含有す
る通常のペーストを用いればよい。

このような磁性体層用ペーストと導電体層用ペーストは
、印刷法、転写法、グリーンシート法等により、積層さ
れる。

そして、所定の積層体寸法に切断した後、焼成を行なう
。

焼成条件や焼成雰囲気は、材質等に応じて適宜決定すれ
ばよいが、通常下記のとおりである。

焼成温度＝８５０〜９５０℃程度 焼成時間＝０．５〜５時間程度 また、導電体層にＣｕ、Ｎｉ等を用いる場合は、非酸化
性雰囲気とし、このほか、Ａｇ、Ｐｄ等を用いる場合は
大気中でよい。

なお、本発明の積層型インダクタの製造方法では前記の
導電体層用ペーストを用いるため、焼成、特に脱バイン
ダの際、導電体層用ペーストから気泡がぬけ、磁性体層
２と導電体層３の間に空隙４を形成することができる。

そして、特に、導電体層３内の空孔を減少させることが
できる。

本発明の積層型インダクタの空隙４の形成方法は、前述
した本発明の積層型インダクタの製造方法に限定される
ものではな（、このほか、例えば、導電体層用ペースト
と、磁性体層用ペーストとの間に、エチルセルロース等
のバインダーを介在させ、これらを積層した後、焼成す
る方法等何れであってもよい。

なお、焼成後は、バインダーが消滅し、磁性体層２と、
導電体層３との間に空隙４が形成される。

このようにして得られたチップ体１０には、例えばバレ
ル研磨、サンドブラスト等にて端面研磨を施し、外部電
極用ペーストを焼きつけて外部電極５．５を形成する。

そして、必要に応じ、外部電極５．５上のめっき等によ
りパッド層を形成する。

このほか、本発明の積層型インダクタは、公知の方法で
製造される各種の積層型セラミックチップコンデンサと
一体化され、ＬＣ複合部品とすることができる。

〈実施例〉 以下、本発明の具体的実施例を挙げ、本発明をさらに詳
細に説明する。

実施例１ 平均粒径りが０．２）Ｌｌｌ、Ｄ／２〜２Ｄの粒径の粒
子が５０重量％含有される球状Ａｇ粒子を用意した。

そして、このＡｇ粒子を用いて、下記に示される配合比
にて、３本ロールにより混練し、スラリー化して導電体
層用ペーストＡ１を作製した。　混練の際には、粘度や
ロール間隙を調整して、Ａｇ粒子を過不足なく分散させ
た。

【立上 Ａｇ粒子；１００重量部 ブチルカルピトール＝２５重量部 テルピネオール＝８重量部 エチルセルロース−５重量部 なお、Ａｇ粒子の分散性を確認するため、ペーストをポ
リエチレンテレフタレート基材上に塗布し、塗膜の最外
面をＳＥＭにて観察し、Ａｇ粒子が存在しない領域の面
積比を求めたところ４０％であった。

また、Ａｇ粒子の分散性をかえたほかは前記と同様にし
て導電体要用ペーストＡ２を作製した。

この場合も、前記と同様に塗膜を作製し塗膜最外面のＡ
ｇ粒子が存在しない領域の面積比を求めたところ３２％
であった。

また、平均粒径りが１−の球状Ａｇ粒子と、平均粒径り
が１０−１厚さ０．５−のリン片状Ａｇ粒子とを１＝１
の重量比にて混合したＡｇ粒子にかえたほかは前記と同
様にして導電体層用ペーストＡ３を作製した。

そして、前記と同様にして、塗膜を作製し、塗膜最外面
のＡｇ粒子が存在しない領域の面積比を求めたところ４
０％であった。

次に、フェライト原料として、粒径０．１〜１．０７ａ
程度（Ｄ　Ｎ　ｉ　０１Ｃｕｂ、ＺｎＯおよびＦｅ＊Ｏ
ｓの粉体を用い、これをボールミルを用いて湿式混合し
、次いで、この湿式混合物をスプレードライヤーにより
乾燥し、７５０”Ｃにて仮焼し、顆粒として、これをボ
ールミルにて粉砕したのちスプレードライヤーで乾燥し
、平均粒径０．１−の粉体とした。

次イで、この粉体を所定量のエチルセルロースとともに
テルピネオール中に溶解し、ヘンシェルミキサーで混合
し、Ｎｉ−Ｃｕ−Ｚｎフェライトの磁性体層用ペースト
を作製した。

これら各導電体層用ペーストと磁性体層用ペーストを用
い、印刷積層法によって表１に示されるインダクタンス
を有する積層型インダクタサンプルを製造した。

この場合、焼成温度は８６０’Ｃ１焼成時間は２時間と
し、焼成雰囲気は大気中とした。

また、磁性体層の厚さは３０〜５０μ、導電体層の厚さ
は１０〜３０μ、導電体層の巾は２００〜３３０−とし
、導電体層のパターンは、はぼ楕円形状のスパイラル状
とし、巻数は、ｌＯターンとした。

外部電極はＡｇ−Ｐｄペーストで構成した。

得られた積層型インダクタの寸法は、３．２ｍｍＸ　１
　、　６＋ｍＸ　１　、　２ｍｍであった・なお、サン
プルＮｏ、　　１　（本発明）と、Ｎｏ、　　２（本発
明）とＮｏ、　３　（比較）とは、導電体層用ペースト
以外は、全（同一の条件で製造されたものである。

サンプルＮｏ、　　１　、Ｎｏ、　２およびＮｏ、　３
の走査型電子顕微鏡（ＳＥＭ）写真は、それぞれ、第３
図、第４図および第５図に示される。

Ｎｏ、　３は、第５図に示されるとおり、導電体層３と
磁性体層２とが密着しているのに対し、Ｎｏ、　　１お
よびＮｏ、　　２は、第３図および第４図に示されると
おり導電体層３と磁性体層２の間に空隙４が形成されて
いるのが確認できる。

また、導電体層３内の空孔は、Ｎｏ、　３が最も多（、
Ｎｏ、２は比較的少なく、Ｎｏ、１は最も少ないことが
確認できる。

なお、ペーストＡ１を用いたＮｏ、　６．９および１２
はそれぞれＮｏ、　　１と同様であり、ペーストＡ２を
用いたＮｏ、　４．７．１０および１３はそれぞれＮｏ
、　２と同様であり、ペーストＡ３を用いたＮｏ、　５
．８．１１および１４はそれぞれＮｏ、　　３と同様で
あった。

各サンプルをＳＥＭ観察し、磁性体層２．２間の間隙６
内にて導電体層３が占める断面面積比を求めたところ、
サンプルＮｏ、　　１．６．９および１２はそれぞれ５
０〜７０％程度、サンプルＮｏ、　　２．４．７．１０
および１３はそれぞれ６０〜８０％程度、サンプルＮｏ
、　　３．５．８．１１および１４はそれぞれ９０〜９
８％程度であった。

また、同様に、磁性体層２と、導電体層３との接触率を
求めたところ、サンプルＮｏ、　　ｌ、６．９および１
２はそれぞれ５〜２０％程度、サンプルＮｏ、　２．４
．７．１ｏおよび１３はそれぞれ１０〜３０％程度、サ
ンプルＮｏ、　３．５．８．１１および１４はそれぞれ
７５〜９５％程度であった。

また、同様に導電体層３内部の空孔率を求めたところ、
サンプルＮｏ、　　１．６．９および１２はそれぞれ２
〜１０％程度、サンプルＮｏ、　２．４．７．１０およ
び１３はそれぞれ５〜１５％程度、サンプルＮｏ、　３
．５．８．１１および１４はそれぞれ６０〜７０％程度
であった。

次いで、各サンプルの２５℃におけるインダクタンスし
□、８５℃におけるインダクタンスＬａｇおよび一２５
℃におけるインダクタンスし一１＠を測定した。

そして、下記式からインダグタンスの変化率ΔＬａｓお
よびΔＬ−０を算出した。

式　　ΔＬ　ｓｓ＝　［（Ｌ　ａｓ−Ｌ　ａｓ）／Ｌ　
＊ｓ］　　ｘ　１００ΔＬ　−＊ｗ　＝　［（Ｌ　−ｍ
ｓ　−Ｌ　ａｓ）／Ｌ　＊ｓ］　ｘ　１００結果は表１
に示されるとおりである。

表 ■ Ｎｏ。

ペースト （ＩＩＨ） （％） （％） １（本発明） ２（本発明） ３（比較） ４（本発明） ５（比　較） ６（本発明） ７（本発明） ８（比　較） ９（本発明） １０（本発明） １１（比　較） １２（本発明） １３（本発明） １４（比　較） 一〇、ｌ −０，２ −１，９ 一〇、４ −３．３ −１．９ −２．２ −８．７ −３．６ −４．２ −１６．８ −５．６ −７．３ −２３．６ 表１に示される結果から本発明の効果が明らかである。

すなわち、同一条件にて製造したサンプルＮｏ、　　１
〜３をみると、本発明のサンプルは、Ｌ　２ｓが向上し
ていることを確認できる。

また、Ｌ　２８をそろえたサンプルＮｏ、１．Ｎ。

４およびＮｏ、　５、サンプルＮｏ、、　６〜Ｎｏ、　
　８、サンプルＮｏ、　　９〜Ｎｏ、１１、サンプルＮ
ｏ、１２〜Ｎｏ、１４をみると、それぞれ１本発明のサ
ンプルは、ΔＬ０およびΔＬ−２，の絶対値が減少し、
Ｌの温度特性が格段と向上していることがわかる。

なお、本発明のサンプルは、Ｑも良好であり、Ｑの温度
特性を前記と同様に評価したところ同等の結果が得られ
た。

〈発明の効果〉 本発明の積層型インダクタは、インダクタンスしおよび
Ｑが高い。

加えてＬやＱの温度特性が良好である。

また、本発明の積層型インダクタの製造方法によれば、
磁性体層と導電体層の間に空隙を形成でき、高いしおよ
びＱを有し、良好な温度特性を有する積層型インダクタ
が実現する。

【図面の簡単な説明】

第１図は、本発明の積層型インダクタの１例が示される
断面図である。 第２図は、本発明の積層型インダクタが示され、その一
部を切り欠いた平面図である。 第３図および第４図は、それぞれ、粒子構造が示される
図面代用写真であって、本発明の積層型インダクタの断
面の走査型電子顕微鏡写真である。 第５図は、粒子構造が示される図面代用写真であって、
従来の積層型インダクタの断面の走査型電子顕微鏡写真
である。 符号の説明 １・・・積層型インダクタ １０・・・チップ体 ２・・・磁性体層 ３・・・導電体層 ４・・・空隙 Ｓ・・・外部電極 ６・・・間隙 ＦＩＧ、１ 特許出願人　ティーデイ−ケイ株式会社代　　理　　人
　　弁理士　　　石　　井　　陽同　　　　　弁理士　
　　増　　１）　達　　哉Ｆ　Ｉ　Ｇ、２ ■ Ｇ。 １０μｍ ■ Ｇ。 １０μｍ ■ Ｇ。 ０ＩＬｍ

Claims (7)

【特許請求の範囲】
1. （１）磁性体層と導電体層とを厚膜技術により積層した
   積層型インダクタにおいて、 前記磁性体層のうち、隣接する磁性体層間の間隙内に、
   前記導電体層が空隙を介して磁性体層と対向しているこ
   とを特徴とする積層型インダクタ。
2. （２）前記間隙内にて、前記導電体層が占める断面面積
   比が１０〜８５％である請求項１に記載の積層型インダ
   クタ。
3. （３）前記間隙内における前記磁性体層と、前記導電体
   層との接触率が、５０％以下である請求項１または２に
   記載の積層型インダクタ。
4. （４）前記導電体層の空孔率が、５０％以下である請求
   項１ないし３のいずれかに記載の積層型インダクタ。
5. （５）導電性粒子を含有する導電体層用ペーストと、磁
   性粒子を含有する磁性体層用ペーストとを積層した後、
   焼成して請求項１ないし４のいずれかに記載の積層型イ
   ンダクタを製造する方法であって、 前記導電体層用ペーストは、ペーストを塗布し、塗膜表
   面を観察したとき、塗膜最外面に導電性粒子が存在しな
   い領域が２０〜６０面積％となるように混練されている
   ことを特徴とする積層型インダクタの製造方法。
6. （６）前記導電性粒子の平均粒径Ｄが０．１〜１μｍで
   ある請求項５に記載の積層型インダクタの製造方法。
7. （７）前記導電性粒子の平均粒径をＤとするとき、Ｄ／
   ２〜２Ｄの粒径の導電性粒子が、全体の３０重量％以上
   存在する請求項５または６に記載の積層型インダクタの
   製造方法。