JP6070901B2 - 回路モジュール - Google Patents

Description

この発明は、回路モジュールに関し、特に、コイルが埋め込まれた磁性体の実装面に電子部品を実装してなる、回路モジュールに関する。

磁性体層を含む磁性体基板の表面に電子部品を実装する場合、実装された電子部品の端子と磁性体基板の外部端子とを接続する配線が磁性体基板の内部を通ると、寄生インダクタンスが大きくなり、回路モジュールの特性が所望の特定からずれることがある。このため、磁性体基板の端部に配線が設けられることがある。しかし、磁性体基板では、電極が外部に露出すると、絶縁抵抗の劣化などの現象が生じて信頼性の確保が困難になる。

これを踏まえて、特許文献１では、ビア電極の少なくとも一部が基材層の内部に配置され、ビア電極の周囲において、基材層と接する部分の少なくとも一部が基材層の透磁率よりも低い低透磁率層で覆われる。

また、特許文献２では、電子部品（半導体チップ）を底面側（磁性体基板の外部接続用の端子側）に配置し、外部接続用の金属端子が底面側に配置される。すなわち、電子部品（実装部品）の実装面に近い側を底面側とし、その面を金属端子により外部接続している。

国際公開第２０１１／０５８９４５号 特開２０００−３３１８３５号公報（図７等）

特許文献１においてビア電極の周囲を低透磁率層で覆うようにしたのは、ビア電極が磁性体層を通る際に生じる渦電流損などの特性劣化を抑制するためである。ただし、このような構造は、製造コストを増大させる。また、ビア電極がコイルの外側を通るため、基板面積に対してコイル面積を大きく取れない。

特許文献２では、電子部品（実装部品）の実装面に近い側を底面側（基板の外部端子側）とすることで、電子部品（実装部品）の端子と磁性体基板の外部端子とを接続する配線を相対的に短くすることができる。したがって、寄生インダクタンスが大きくなることを抑制し得る。しかし、内蔵されるコイル電極の性能を高めるべくコイル導体の厚みまたはコイル巻数を増大させると、磁性体基板の表面にうねりが生じ、平坦度（コプラナリティ）が低下する。このような磁性体基板上に外部接続用の金属端子（ピン端子）を真っ直ぐに（金属端子が倒れないように或いは傾かないように）配置することは困難である。

それゆえに、この発明の主たる目的は、実装面（磁性体基板の外部端子側）から突出するピン端子の傾きを抑えることができる、回路モジュールを提供することである。

この発明に従う回路モジュールは、コイルをなす複数のコイル導体がそれぞれ形成された複数の磁性層を含んで積層・圧着してなり、積層方向を向く特定面を有する積層体と、コイルと接続されかつ特定面に実装された電子部品と、各々がコイルおよび電子部品の少なくとも一方と接続され、外部基板への実装のために特定面から突出する複数のピン端子と、を備える回路モジュールであって、特定面には複数のコイル導体の厚みに起因する凸部が現れ、複数のピン端子の各々は凸部の幅以下の直径を有して凸部の輪郭に収まる位置に設けられる。

好ましくは、ピン端子と電子部品とを電気的に接続するための配線導体を有し、配線導体は、複数のコイル導体よりも特定面側に近い位置に配置されることを特徴とする。

さらに好ましくは、積層体は非磁性層を含み、配線導体は非磁性層に形成される。

好ましくは、複数のコイル導体は積層方向から眺めて互いに重なるように設けられ、凸部は複数のコイル導体の重複を反映する。

好ましくは、コイルは積層方向に延びる巻回軸を有する。

さらに好ましくは、コイルは特定の磁性層において多重に巻かれ、複数のコイル導体の少なくとも２つは積層方向から眺めて多重環を描く。

或る局面では、複数のピン端子の各々は多重環をなす複数の環を跨ぐ位置に設けられる。

他の局面では、複数のピン端子の各々は多重環をなす複数の環のいずれか１つの輪郭に収まる位置に設けられる。

好ましくは、積層体は焼成によって作製され、複数のコイル導体の幅方向において複数のコイル導体の各々と接する位置には積層体の焼成時の温度によって消失する空隙形成材に基づく空隙が形成され、複数のピン端子の各々は積層方向から眺めて空隙と重なる位置に設けられる。

好ましくは、積層体を特定面側に設けられる樹脂層がさらに備えられ、電子部品および複数のピン端子は樹脂層に埋め込まれる。

積層体は、コイルをなす複数のコイル導体がそれぞれ形成された複数の磁性層を積層方向に積層・圧着してなる。したがって、積層方向を向く積層体の特定面には、複数のコイル導体の厚みに起因する凸部が現れる。ピン端子は、このような凸部の幅以下の直径を有し、凸部の輪郭に収まる位置で実装面から突出する。この結果、実装面から突出するピン端子の傾きを抑えることができる。なお、ピン端子の傾きの抑制は、ピン端子の実装不良（接合不良）の抑制に繋がり、また隣接するピン端子の間隔の短縮化に寄与する。

また、ピン端子は外部基板への実装のために特定面から突出するため、特定面は外部基板に近い側の面となる。電子部品はこのような特定面に実装される。これによって、積層体内部においてコイル近傍を積層方向に延びる配線が不要となり、コイルの形成領域を大きく確保することが可能となる（コイルのインダクタンス値を高めることができる）。さらに、電子部品の端子とピン端子とを接続する配線導体が相対的に短縮され、寄生インダクタンスの発生によるモジュール特性のずれを抑制することができる。

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。

この実施例の回路モジュールを示す斜視図である。 図１に示す回路モジュールを分解した状態を示す図解図である。 （Ａ）は図１に示す回路モジュールをなす樹脂層ＢＳ０の一例を示す平面図であり、（Ｂ）は図１に示す回路モジュールをなすセラミックシートＳＨ１の一例を示す平面図であり、（Ｃ）は図１に示す回路モジュールをなすセラミックシートＳＨ２の一例を示す平面図であり、（Ｄ）は図１に示す回路モジュールをなすセラミックシートＳＨ３の一例を示す平面図である。 （Ａ）は図１に示す回路モジュールをなすセラミックシートＳＨ４の一例を示す平面図であり、（Ｂ）は図１に示す回路モジュールをなすセラミックシートＳＨ５の一例を示す平面図であり、（Ｃ）は図１に示す回路モジュールをなすセラミックシートＳＨ６の一例を示す平面図であり、（Ｄ）は図１に示す回路モジュールをなすセラミックシートＳＨ７の一例を示す平面図である。 図１に示す回路モジュールの或る断面を示す断面図である。 図１に示す回路モジュールにおけるコイル導体とピン端子との位置関係を示す図解図である。 他の実施例の回路モジュールを分解した状態を示す図解図である。 図７に示す回路モジュールの或る断面を示す断面図である。 図７に示す回路モジュールにおけるコイル導体とピン端子との位置関係を示す図解図である。 その他の実施例の回路モジュールにおけるコイル導体とピン端子との位置関係を示す図解図である。 さらにその他の実施例の回路モジュールの或る断面を示す断面図である。 図１１に示す回路モジュールにおけるコイル導体とピン端子との位置関係を示す図解図である。 他の実施例の回路モジュールにおけるコイル導体とピン端子との位置関係を示す図解図である。 その他の実施例の回路モジュールの或る断面を示す断面図である。 図１４に示す回路モジュールにおけるコイル導体とピン端子との位置関係を示す図解図である。 さらにその他の実施例の回路モジュールの或る断面を示す断面図である。 他の実施例の回路モジュールの或る断面を示す断面図である。 その他の実施例の回路モジュールにおけるコイル導体とピン端子との位置関係を示す図解図である。

図１を参照して、この実施例の回路モジュール１０は、主面が長方形をなす樹脂層ＢＳ０を含む。樹脂層ＢＳ０の上には、セラミックシートＳＨ１〜ＳＨ７がこの順で積層される。セラミックシートＳＨ１〜ＳＨ７の各々の主面のサイズは樹脂層ＢＳ０の主面のサイズと一致し、セラミックシートＳＨ１〜ＳＨ７は各々の四隅が樹脂層ＢＳ０の四隅と合わせられた状態で積層される。積層されたセラミックシートＳＨ１〜ＳＨ７は積層体ＬＢ１をなし、積層体ＬＢ１の側面は樹脂層ＢＳ０の側面に対して面一となる。

セラミックシートＳＨ１およびＳＨ７の各々は非磁性体を含み、セラミックシートＳＨ２〜ＳＨ６の各々は磁性体を含む。したがって、セラミックシートＳＨ１およびＳＨ７の各々は非磁性層（または低透磁率層）をなす一方、セラミックシートＳＨ２〜ＳＨ６の各々は磁性層をなす。また、積層体ＬＢ１は、セラミックシートＳＨ１〜ＳＨ７を積層・圧着し、これによって作製された生ブロックを焼成することで完成する。

この実施例では、樹脂層ＢＳ０の或る側面に直交する方向にＸ軸（水平軸）を割り当て、樹脂層ＢＳ０の隣接する他の側面に直交する方向にＹ軸（水平軸）を割り当て、そして樹脂層ＢＳ０の主面に直交する方向にＺ軸（垂直軸）を割り当てる。また、Ｚ軸方向の正側を向く面を“上面”とし、Ｚ軸方向の負側を向く面を“下面”とする。

図２および図３（Ａ）を参照して、樹脂層ＢＳ０の上面には、下面にまで達するようにＺ軸に沿って延びる柱状のピン端子ＰＮ０，ＰＮ０，…が設けられる。ピン端子ＰＮ０，ＰＮ０，…の一部はＸ軸方向の両端よりもやや内側の位置をＹ軸に沿って並び、ピン端子ＰＮ０，ＰＮ０，…の他の一部はＹ軸方向の両端よりもやや内側の位置をＸ軸に沿って並ぶ。回路モジュール１０は、このようなピン端子ＰＮ０，ＰＮ０，…によって外部基板（図示せず）に実装される。

樹脂層ＢＳ０にはまた、コンデンサ１２およびＩＣチップ１４が上面側を実装面とする姿勢で埋め込まれる。埋め込み位置はＺ軸方向から眺めて樹脂層ＢＳ０のほぼ中央であり、埋め込まれたコンデンサ１２およびＩＣチップ１４はピン端子ＰＮ０，ＰＮ０，…によって囲まれる。ただし、埋め込み位置は一例であり、樹脂層ＢＳ０のほぼ中央に限定されない。コンデンサ１２に設けられた２つの端子電極は樹脂層ＢＳ０の上面に露出し、ＩＣチップ１４に設けられた２つの端子電極もまた樹脂層ＢＳ０の上面に露出する。

このような樹脂層ＢＳ０を設ける方法について以下に説明する。

まず、ピン端子ＰＮ０，ＰＮ０，…を直立させた状態でシート状の支持体（図示せず）に支持されてなる端子集合体が準備される。

そして、端子集合体と、コンデンサ１２およびＩＣチップ１４などの電子部品とが、積層体ＬＢ１の一方主面（特定面）の所定位置にはんだリフローや超音波振動接合などの一般的な表面実装技術により実装される。

積層体ＬＢ１の一方主面に実装された端子集合体の支持体がピン端子ＰＮ０，ＰＮ０，…から除去される。この実施例では、ピン端子ＰＮ０，ＰＮ０，…は、その一端が接着または粘着により支持体に支持されており、熱などにより支持体の接着力または粘着力を低下させることにより、支持体がピン端子ＰＮ０，ＰＮ０，…から除去される。

続いて、積層体ＬＢ１の一方主面に樹脂が充填されることにより、積層体ＬＢ１の一方主面に実装された電子部品および端子集合体が樹脂層ＢＳ０により封止される（封止工程）。

樹脂層ＢＳ０は、エポキシ樹脂、フェノール樹脂、シアネート樹脂などの熱硬化性の樹脂に、酸化アルミニウムやシリカ（二酸化ケイ素）、二酸化チタンなどの無機フィラーが混合されて形成された複合樹脂により形成することができる。

例えば、ＰＥＴフィルム上に複合樹脂を成型して半硬化させた樹脂シートを用いて樹脂層ＢＳ０を形成する場合には、所望の厚みを有するスペーサ（型）が周囲に配置された状態の積層体ＬＢ１に樹脂シートを被せ、樹脂の厚みがスペーサの厚みになるように樹脂シートを加熱プレスした後、積層体ＬＢ１をオーブンにより加熱して樹脂を硬化させることにより、所望の厚みを有する樹脂層ＢＳ０を形成することができる。なお、樹脂層ＢＳ０は、液状の樹脂を用いたポッティング技術やトランスファーモールド技術、コンプレッションモールド技術など、樹脂層を形成する一般的な成型技術を用いて形成すればよい。

次に、ローラブレード等により樹脂層ＢＳ０の表面が研削されたり研磨されることにより、不要な樹脂が除去されて、樹脂層ＢＳ０の表面が平坦化される。この工程により、後述の実施例のようにピン端子ＰＮ０，ＰＮ０，…の一端が露出されてもよい。これにより、樹脂層ＢＳ０の表面に露出するピン端子ＰＮ０，ＰＮ０，…の一方端部により外部接続用の端子（ランド）が形成された回路モジュール１０が完成する。

なお、ピン端子ＰＮ０，ＰＮ０，…の高さにばらつきが生じている場合には、樹脂層ＢＳ０と一緒にピン端子ＰＮ０，ＰＮ０，…の一端を削ることにより、ピン端子ＰＮ０，ＰＮ０，…の積層体ＬＢ１からの高さを揃えることができる。また、樹脂層ＢＳ０の表面に露出したピン端子ＰＮ０，ＰＮ０，…の一方端部に例えばＮｉ／Ａｕめっきを施してもよい。

その他、国際公開第２０１３／０３５７１４号等に記載の公知の方法に基いて、ピン端子ＰＮ０，ＰＮ０，…および電子部品を封止してなる樹脂層ＢＳ０を形成することができる。

図２および図３（Ｂ）を参照して、セラミックシートＳＨ１の上面には、下面にまで達するビアホール導体ＶＨ１ａ〜ＶＨ１ｆと線状の配線導体ＣＬ１ａ〜ＣＬ１ｃとが形成される。セラミックシートＳＨ１を樹脂層ＢＳ０に積層したとき、ビアホール導体ＶＨ１ａおよびＶＨ１ｆはピン端子ＰＮ０，ＰＮ０，…のうちの２つとそれぞれ重なり、ビアホール導体ＶＨ１ｂおよびＶＨ１ｃはコンデンサ１２に設けられた２つの端子電極とそれぞれ重なり、ビアホール導体ＶＨ１ｄおよびＶＨ１ｅはＩＣチップ１４に設けられた２つの端子電極とそれぞれ重なる。

配線導体ＣＬ１ａはビアホール導体ＶＨ１ａおよびＶＨ１ｂを互いに接続し、配線導体ＣＬ１ｂはビアホール導体ＶＨ１ｃおよびＶＨ１ｄを互いに接続する。また、配線導体ＣＬ１ｃは、ビアホール導体ＶＨ１ｅおよびＶＨ１ｆを互いに接続し、さらにセラミックシートＳＨ１の上面中央付近にまで延長される。このように、セラミックシートＳＨ１は、コイル導体ＣＰ２〜ＣＰ６よりも樹脂層ＢＳ０側に配置され、かつ、電子部品（コンデンサ１２およびＩＣチップ１４）とピン端子ＰＮ０とを電気的に接続するための配線導体ＣＬ１ａ，ＣＬ１ｃを有する。

図２および図３（Ｃ）を参照して、セラミックシートＳＨ２の上面には、下面にまで達するビアホール導体ＶＨ２ａおよびＶＨ２ｂとループ状のコイル導体ＣＰ２とが形成される。セラミックシートＳＨ２をセラミックシートＳＨ１に積層したとき、ビアホール導体ＶＨ２ａはビアホール導体ＶＨ１ａと重なり、ビアホール導体ＶＨ２ｂは配線導体ＣＬ１ｃの一方端と重なる。コイル導体ＣＰ２をなすループは、ビアホール導体ＶＨ２ａの形成位置を始端としかつＸ軸方向における正側端部よりもやや内側でかつＹ軸方向における負側端部よりもやや内側の位置を終端として、セラミックシートＳＨ２の上面を反時計回り方向に延在する。

なお、ここではコイル導体ＣＰ２の一方端および他方端を“始端”および“終端”と呼び、それゆえにコイル導体ＣＰ２の延在方向を“反時計回り方向”と呼んでいる。しかし、これは説明の便宜上のものであり、電流の流れる方向は、始端から終端（つまり反時計回り方向）に限らず、終端から始端（つまり時計回り方向）もあり得る（以下、同じ）。

図２および図３（Ｄ）を参照して、セラミックシートＳＨ３の上面には、下面にまで達するビアホール導体ＶＨ３ａおよびＶＨ３ｂとループ状のコイル導体ＣＰ３とが形成される。セラミックシートＳＨ３をセラミックシートＳＨ２に積層したとき、ビアホール導体ＶＨ３ａはコイル導体ＣＰ２の終端と重なり、ビアホール導体ＶＨ３ｂはビアホール導体ＶＨ２ｂと重なる。コイル導体ＣＰ３をなすループは、ビアホール導体ＶＨ３ａの形成位置を始端としかつこの位置よりもＸ軸方向の負側にややずれた位置を終端として、セラミックシートＳＨ３の上面を反時計回り方向に延在する。

図２および図４（Ａ）を参照して、セラミックシートＳＨ４の上面には、下面にまで達するビアホール導体ＶＨ４ａおよびＶＨ４ｂとループ状のコイル導体ＣＰ４とが形成される。セラミックシートＳＨ４をセラミックシートＳＨ３に積層したとき、ビアホール導体ＶＨ４ａはコイル導体ＣＰ３の終端と重なり、ビアホール導体ＶＨ４ｂはビアホール導体ＶＨ３ｂと重なる。コイル導体ＣＰ４をなすループは、ビアホール導体ＶＨ４ａの形成位置を始端としかつこの位置よりもＸ軸方向の負側にややずれた位置を終端として、セラミックシートＳＨ４の上面を反時計回り方向に延在する。

図２および図４（Ｂ）を参照して、セラミックシートＳＨ５の上面には、下面にまで達するビアホール導体ＶＨ５ａおよびＶＨ５ｂとループ状のコイル導体ＣＰ５とが形成される。セラミックシートＳＨ５をセラミックシートＳＨ４に積層したとき、ビアホール導体ＶＨ５ａはコイル導体ＣＰ４の終端と重なり、ビアホール導体ＶＨ５ｂはビアホール導体ＶＨ４ｂと重なる。コイル導体ＣＰ５をなすループは、ビアホール導体ＶＨ５ａの形成位置を始端としかつＸ軸方向の負側端部よりもやや内側でかつＹ軸方向の負側端部よりもやや内側の位置を終端として、セラミックシートＳＨ５の上面を反時計回り方向に延在する。

図２および図４（Ｃ）を参照して、セラミックシートＳＨ６の上面には、下面にまで達するビアホール導体ＶＨ６ａおよびＶＨ６ｂとループ状のコイル導体ＣＰ６とが形成される。セラミックシートＳＨ６をセラミックシートＳＨ５に積層したとき、ビアホール導体ＶＨ６ａはコイル導体ＣＰ５の終端と重なり、ビアホール導体ＶＨ６ｂはビアホール導体ＶＨ５ｂと重なる。コイル導体ＣＰ６をなすループは、ビアホール導体ＶＨ６ａの形成位置を始端としかつビアホール導体６ｂの形成位置を終端として、セラミックシートＳＨ６の上面を反時計回り方向に延在する。なお、セラミックシートＳＨ７については、図２および図４（Ｄ）に示すようにコイル導体および配線導体のいずれも形成されることはない。

セラミックシートＳＨ１およびＳＨ６は非磁性（比透磁率：１）のフェライトを材料とし、熱膨張係数は“８．５”〜“９．０”の範囲の値を示す。また、セラミックシートＳＨ２〜ＳＨ６は磁性（比透磁率：１００〜１２０）のフェライトを材料とし、熱膨張係数は“９．０”〜“１０．０”の範囲の値を示す。さらに、コイル導体ＣＰ２〜ＣＰ６，ビアホール導体ＶＨ２ａ〜ＶＨ２ｂ，ＶＨ３ａ〜ＶＨ３ｂ，ＶＨ４ａ〜ＶＨ４ｂ，ＶＨ５ａ〜ＶＨ５ｂ，ＶＨ６ａ〜ＶＨ６ｂは、銀を材料とし、熱膨張係数は“２０”を示す。

樹脂層ＢＳ０およびセラミックシートＳＨ１〜ＳＨ７が上述のように構成されることから、回路モジュール１０の或る断面は図５に示す構造を有する。

樹脂層ＢＳ０に上面を電子部品の実装面とする姿勢で埋め込まれたコンデンサ１２およびＩＣチップ１４は、積層体ＬＢ１の下面に露出したビアホール導体ＶＨ１ｂ〜ＶＨ１ｅと接続される。このため、積層体ＬＢ１の下面は、コンデンサ１２およびＩＣチップ１４が実装される実装面（特定面）とされる。

また、コイル導体ＣＰ２〜ＣＰ６，ビアホール導体ＶＨ２ａ〜ＶＨ２ｂ，ＶＨ３ａ〜ＶＨ３ｂ，ＶＨ４ａ〜ＶＨ４ｂ，ＶＨ５ａ〜ＶＨ５ｂ，ＶＨ６ａ〜ＶＨ６ｂは、螺旋状に接続される。これによって、巻回軸がＺ軸に沿って延びるコイルＣＩＬ１が積層体ＬＢ１に埋め込まれる。コイルＣＩＬ１の内側および外側には磁性体が存在するため、コイルＣＩＬ１はインダクタとして機能する。コイルＣＩＬ１の両端は、樹脂層ＢＳ０に埋め込まれたピン端子ＰＮ０，ＰＮ０，…のうちの２つを介して樹脂層ＢＳ０の下面に通じる。残りのピン端子ＰＮ０，ＰＮ０，…は、コイルＣＩＬ１および配線導体ＣＬ１ａ〜ＣＬ１ｃのいずれからも電気的に独立し、回路モジュール１０が外部基板と固着する強度を高めるために存在する。すなわち、これらのピン端子ＰＮ０，ＰＮ０，…はダミー端子としてのピン端子である。

さらに、コイル導体ＣＰ２〜ＣＰ６はＺ軸方向から眺めて互いに重複し、特にコイル導体ＣＰ２〜ＣＰ５はＺ軸方向から眺めて矩形環を描く。このため、積層体ＬＢ１の上面および下面には、コイル導体ＣＰ２〜ＣＰ６の厚みに起因する凸部ＣＮ１ａおよびＣＮ１ｂがそれぞれ現れる。Ｚ軸方向から眺めたとき、凸部ＣＮ１ａおよびＣＮ１ｂは、コイル導体ＣＰ２〜ＣＰ６の重複を反映して矩形環を描く。また、この矩形環の幅はコイル導体ＣＰ２〜ＣＰ６の各々の幅とほぼ一致する。図６に示すように、ピン端子ＰＮ０，ＰＮ０，…の各々は、矩形環の幅以下の直径を有し、かつＺ軸方向から眺めて矩形環の輪郭に収まる位置に設けられる。

なお、この回路モジュール１０の構造は、次のような特徴をさらに有する。つまり、積層体ＬＢ１の上面には電極露出部が存在しない（マーキングパターンの印刷をする場合はあるが、水分浸入等の原因となる回路の一部として機能する電極／ビア部の露出が無い）。また、積層体ＬＢ１の上面側の非磁性層をなすセラミックシートＳＨ７には、部品配線のための配線部が存在しない。さらに積層体ＬＢ１の側面には実装される電子部品と外部基板に接続するための端子とを接続する配線（部品配線）のためのスルー電極部が存在しない。

さらに、コイルＣＩＬ１の周囲に部品配線が存在せず、コイルＣＩＬ１が積層体ＬＢ１の内部で積層体ＬＢ１の端面付近を沿うように周回している（従来は、コイル周りに部品配線のためのスペース確保が必要となっており、場合によってはコイル導体の形成スペースに制約が生じていた）。また、コンデンサ１２，ＩＣチップ１４およびピン端子ＰＮ０が積層体ＬＢ１の下面に実装され、かつ樹脂層ＢＳ０が施されている。

以上の説明から分かるように、積層体ＬＢ１は、コイルＣＩＬ１をなす複数のコイル導体ＣＰ２〜ＣＰ６がそれぞれ形成されたセラミックシートＳＨ２〜ＳＨ６と、これを挟むセラミックシートＳＨ１およびＳＨ７とをＺ軸方向に積層・圧着してなる。積層体ＬＢ１の下面（＝特定面）には、コンデンサ１２およびＩＣチップ１４が実装される。実装されたコンデンサ１２およびＩＣチップ１４は、配線導体ＣＬ１ａ〜ＣＬ１ｃを介してコイルＣＩＬ１と接続される。実装面にはまた、コイルＣＩＬ１，コンデンサ１２またはＩＣチップ１４と接続され、回路モジュール１０を外部基板に実装するために下方に突出するピン端子ＰＮ０，ＰＮ０，…が設けられる。

実装面にはコイル導体ＣＰ２〜ＣＰ６の厚みに起因する凸部ＣＮ１ｂが現れるところ、ピン端子ＰＮ０，ＰＮ０，…の各々は凸部ＣＮ１ｂの幅以下の直径を有して凸部ＣＮ１ｂの輪郭に収まる位置に設けられる。この結果、凸部ＣＮ１ｂをまたがってピン端子ＰＮ０，ＰＮ０，…が配置された場合に生じ得る傾きが生じず、実装面から突出するピン端子ＰＮ０，ＰＮ０，…の傾きを抑えることができる。

なお、ピン端子ＰＮ０の傾きの抑制は、ピン端子ＰＮ０の実装不良（接合不良）の抑制に繋がり、また隣接するピン端子ＰＮ０の間隔の短縮化に寄与する。換言すれば、ピン端子ＰＮ０間の意図しない接近やショートが抑えられる。

また、ピン端子ＰＮ０，ＰＮ０，…は外部基板への実装のために積層体ＬＢ１の下面から突出するため、下面は外部基板に近い側の面となる。コンデンサ１２およびＩＣチップ１４は、このような面に実装される。これによって、積層体ＬＢ１の内部においてコイルＣＩＬ１の近傍を積層方向に延びる配線が不要となり、コイルＣＩＬ１の形成領域を大きく確保することが可能となる（コイルＣＩＬ１のインダクタンス値を高めることができる）。さらに、コンデンサ１２，ＩＣチップ１４の端子とピン端子ＰＮ０，ＰＮ０，…とを接続する配線導体ＣＬ１ａ〜ＣＬ１ｃが相対的に短縮され、寄生インダクタンスの発生によるモジュール特性のずれを抑制することができる。

図７を参照して、他の実施例の回路モジュール１０ａは、配線導体ＣＬ１１ａ〜ＣＬ１１ｃがセラミックシートＳＨ１の上面に形成され、コイルＣＩＬ１１をなすコイル導体ＣＰ１２〜ＣＰ１６がセラミックシートＳＨ２〜ＳＨ６の上面に形成される点を除き、図１に示す回路モジュール１０と同様に構成される。したがって、以下では、同様の構成に関する重複した説明はできる限り省略する。

セラミックシートＳＨ１において、配線導体ＣＬ１１ａおよびＣＬ１１ｂのパターンは配線導体ＣＬ１ａおよびＣＬ１ｂのパターンと一致する。ただし、配線導体ＣＬ１１ｃは配線導体ＣＬ１ｃと相違し、配線導体ＣＬ１１ｃの一方端は、Ｙ軸方向の正側端部よりもやや内側でかつＸ軸方向の中央よりもやや正側の位置に延びる。

セラミックシートＳＨ２〜ＳＨ３において、コイル導体ＣＰ１２は外側コイル導体ＣＰ１２ａおよび内側コイル導体ＣＰ１２ｂによって構成され、コイル導体ＣＰ１３は外側コイル導体ＣＰ１３ａおよび内側コイル導体ＣＰ１３ｂによって構成される。また、セラミックシートＳＨ４〜ＳＨ５において、コイル導体ＣＰ１４は外側コイル導体ＣＰ１４ａおよび内側コイル導体ＣＰ１４ｂによって構成され、コイル導体ＣＰ１５は外側コイル導体ＣＰ１５ａおよび内側コイル導体ＣＰ１５ｂによって構成される。なお、コイル導体ＣＰ１６は、セラミックシートＳＨ６の上面に沿って連続して二重（多重）に巻かれる。

配線導体ＣＬ１１ａの一方端は図示しないビアホール導体によって外側コイル導体ＣＰ１２ａの始端と接続され、外側コイル導体１２ａの終端は図示しないビアホール導体によって外側コイル導体ＣＰ１３ａの始端と接続される。外側コイル導体１３ａの終端は図示しないビアホール導体によって外側コイル導体ＣＰ１４ａの始端と接続され、外側コイル導体１４ａの終端は図示しないビアホール導体によって外側コイル導体ＣＰ１５ａの始端と接続される。外側コイル導体１５ａの終端は、図示しないビアホール導体によってコイル導体ＣＰ１６の始端と接続される。

コイル導体ＣＰ１６の終端は図示しないビアホール導体によって内側コイル導体ＣＰ１５ｂの始端と接続され、内側コイル導体１５ｂの終端は図示しないビアホール導体によって内側コイル導体ＣＰ１４ｂの始端と接続される。内側コイル導体１４ｂの終端は図示しないビアホール導体によって内側コイル導体ＣＰ１３ｂの始端と接続され、内側コイル導体１３ｂの終端は図示しないビアホール導体によって内側コイル導体ＣＰ１２ｂの始端と接続される。内側コイル導体ＣＰ１２ｂの終端は、図示しないビアホール導体によって配線導体ＣＬ１１ｃの一方端と接続される。

コイル導体ＣＰ１２〜ＣＰ１６がこうして接続されることで、コイルＣＩＬ１１は、水平方向に二重に巻かれ、垂直方向に五重に巻かれる。回路モジュール１０ａの或る断面は、図８に示す構造を有する。なお、水平方向におけるコイルＣＩＬ１１の巻き数は三重以上であってもよい。

外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａ，ＣＰ１６はＺ軸方向から眺めて互いに重複し、内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂ，ＣＰ１６もまたＺ軸方向から眺めて互いに重複する。Ｚ軸方向から眺めて、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａは二重の矩形環（多重環）をなす外側環を描き、内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂは二重の矩形環をなす内側環を描く。積層体ＬＢ１の上面および下面には、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａおよび内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂの厚みに起因する凸部ＣＮ１１ａおよびＣＮ１１ｂがそれぞれ現れる。

ただし、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａと内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂとの間の水平方向における間隙は小さいため、凸部ＣＮ１１ａおよびＣＮ１１ｂの各々は、Ｚ軸方向から眺めて一重の矩形環を描く。あるいは、凸部ＣＮ１１ａおよびＣＮ１１ｂは、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａと内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂとの間の水平方向における間隙において凸部の突出程度がわずかに小さいが、Ｚ軸方向から眺めて実質的に一重の矩形環といえる形状を描く。この矩形環の幅は、上述した二重の矩形環の最外周縁から最内周縁までの距離とほぼ一致する。このような一重の矩形環または、実質的に一重の矩形環といえる形状を得るためには、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａと内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂとの間隔を３０〜１５０μｍとすることが好ましい。

図９に示すように、ピン端子ＰＮ０，ＰＮ０，…の各々は、凸部ＣＮ１１ａまたはＣＮ１１ｂが描く一重の矩形環の幅以下の直径を有し、かつＺ軸方向から眺めて一重の矩形環の輪郭に収まる位置（より厳密には、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａと内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂとの間隙を跨ぐ位置）に設けられる。この実施例においても、実装面から突出するピン端子ＰＮ０，ＰＮ０，…の傾きを抑えることができる。

なお、この実施例では、ピン端子ＰＮ０の直径は、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａおよび内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂの各々の幅を上回る。しかし、図１０に示すように、外側コイル導体ＣＰ１２ａ〜ＣＰ１５ａが描く外側環に沿って小径のピン端子ＰＮ０ａ，ＰＮ０ａ，…を設け、内側コイル導体ＣＰ１２ｂ〜ＣＰ１５ｂが描く内側環に沿って小径のピン端子ＰＮ０ｂ，ＰＮ０ｂ，…を設けるようにしてもよい。

図１０によれば、ピン端子ＰＮ０ａ，ＰＮ０ａ，…の各々の直径は外側環の幅以下に抑えられ、ピン端子ＰＮ０ｂ，ＰＮ０ｂ，…の各々の直径は内側環の幅以下に抑えられる。また、ピン端子ＰＮ０ａ，ＰＮ０ａ，…は外側環の輪郭に収まる位置に設けられ、ピン端子ＰＮ０ｂ，ＰＮ０ｂ，…は内側環の輪郭に収まる位置に設けられる。この場合、ピン端子ＰＮ０ａ，ＰＮ０ａ，…は全て主として回路モジュール１０ａと外部基板との固着強度を高めるために存在し、ピン端子ＰＮ０ｂ，ＰＮ０ｂ，…はその２つは外部基板との接続用に用いられ、残りは回路モジュール１０ａと外部基板との固着強度を高めるために存在する。

また、図１に示す実施例では、コイル導体ＣＰ２〜ＣＰ６の表面は磁性体または非磁性体によって覆われる。しかし、図１１および図１２に示す回路モジュール１０ｂのように、コイル導体ＣＰ２〜ＣＰ６の側面に空隙ＢＫ２〜ＢＫ６を形成するようにしてもよい。これによって、コイル導体ＣＰ２〜ＣＰ６とセラミックシートＳＨ１〜ＳＨ７との間の熱膨張係数の相違に起因する応力歪みによって積層体ＢＬ１にクラックが生じる現象を抑制することができる。なお、空隙ＢＫ２〜ＢＫ６は、焼成時の温度で焼失する空隙形成材をセラミックシートＳＨ２〜ＳＨ６の所定位置に印刷した上でセラミックシートＳＨ１〜ＳＨ７を積層・圧着し、これによって作製された生ブロックを焼成することで形成される。空隙形成材としては例えばカーボンペーストが用いられる。したがって、凸部ＣＮ２１ａおよびＣＮ２１ｂは、コイル導体ＣＰ２〜ＣＰ６の厚みおよび空隙形成材の厚みに起因して、積層体ＬＢ１の上面および下面に出現する。

また、図１２によれば、ピン端子ＰＮ０，ＰＮ０，…は、Ｚ軸方向から眺めて、コイル導体ＣＰ２〜ＣＰ５が描く矩形環の中心線上に設けられる。しかし、上述のように、凸部ＣＮ２１ａおよびＣＮ２１ｂは、コイル導体ＣＰ２〜ＣＰ６の厚みおよびカーボンペーストの厚みに起因して出現する。したがって、ピン端子ＰＮ０，ＰＮ０，…は、凸部ＣＮ２１ａまたはＣＮ２１ｂが描く矩形環の輪郭に収まる限り、Ｚ軸方向から眺めて、空隙ＢＫ２〜ＢＫ５と部分的に重複する位置に設けるようにしてもよい。この場合、ピン端子ＰＮ０，ＰＮ０，…は、図１３に示すように、矩形環の中心線よりも外側および内側に交互に設けるようにしてもよい。

また、図８に示す実施例でも、コイル導体ＣＰ１２〜ＣＰ１６の表面は磁性体または非磁性体によって覆われる。しかし、図１４〜図１５に示す回路モジュール１０ｃのように、コイル導体ＣＰ１２〜ＣＰ１６の側面に空隙ＢＫ１２〜ＢＫ１６を形成するようにしてもよい。凸部ＣＮ３１ａおよびＣＮ３１ｂは、コイル導体ＣＰ１２〜ＣＰ１６の厚みおよび空隙形成材の厚みに起因して、積層体ＬＢ１の上面および下面に出現する。なお、図１４〜図１５によれば、小径のピン端子ＰＮ１０，ＰＮ１０，…が樹脂層ＢＳ０に埋め込まれる。埋め込み位置は、凸部ＣＮ３１ａまたはＣＮ３１ｂが描く矩形環の中心線よりも外側または内側に設けられる。

なお、上述のいずれの実施例においても、樹脂層ＢＳ０の厚みは、コンデンサ１２およびＩＣチップ１４の高さを上回る。しかし、図１６に示すように、樹脂層ＢＳ０の厚みは、コンデンサ１２およびＩＣチップ１４の高さに合わせてもよい。

また、上述のいずれの実施例においても、コイルＣＩＬ１またはＣＩＬ１１は、セラミックシートＳＨ１の上面に形成された配線導体ＣＬ１ａ〜ＣＬ１ｃまたはＣＬ１１ａ〜ＣＬ１１ｃとセラミックシートＳＨ１を貫通するビアホール導体ＶＨ１ａ〜ＶＨ１ｆとを介してコンデンサ１２およびＩＣチップ１４と接続される。

しかし、配線導体はセラミックシートＳＨ１の下面に形成するようにしてもよい。これによって、ビアホール導体の数を抑制することができる。この場合、図５に示す回路モジュール１０の構成は、図１７に示すように変更される。

さらに、上述のいずれの実施例においても、ピン端子はコイル導体の厚みに起因する凸部と重なる位置に設けられる。しかし、ピン端子は、図１８に示すように、凸部から離れた位置に設けるようにしてもよい。

１０，１０ａ，１０ｂ，１０ｃ …回路モジュール
１２ …コンデンサ（電子部品）
１４ …ＩＣチップ（電子部品）
ＳＨ１，ＳＨ７ …セラミックシート（非磁性層）
ＳＨ２〜ＳＨ６ …セラミックシート（磁性層）
ＬＢ１ …積層体
ＣＩＬ１，ＣＩＬ１１ …コイル
ＣＰ２〜ＣＰ６，ＣＰ１２〜ＣＰ１６ …コイル導体
ＰＮ０，ＰＮ０ａ， ＰＮ０ｂ， ＰＮ１０ …ピン端子
ＣＮ１ａ，ＣＮ１ｂ，ＣＮ２１ａ， ＣＮ２１ｂ，ＣＮ３１ａ，ＣＮ３１ｂ …凸部
ＢＫ２〜ＢＫ６，ＢＫ１２〜ＢＫ１６ …空隙

Claims (7)

1. コイルをなす複数のコイル導体がそれぞれ形成された複数の磁性層を含んで積層・圧着してなり、積層方向を向く特定面を有する積層体と、
   前記コイルと接続されかつ前記特定面に実装された電子部品と、
   各々が前記コイルおよび前記電子部品の少なくとも一方と接続され、外部基板への実装のために前記特定面から突出する複数のピン端子と、
   を備える回路モジュールであって、
   前記特定面には前記複数のコイル導体の厚みに起因する凸部が現れ、
   前記複数のピン端子の各々は前記凸部の幅以下の直径を有して前記凸部の輪郭に収まる位置に設けられると共に、
   前記コイルは前記積層方向に延びる巻回軸を有し、
   前記コイルは特定の磁性層において多重に巻かれ、
   前記複数のコイル導体の少なくとも２つは前記積層方向から眺めて多重環を描くと共に、
   前記複数のピン端子の各々は前記多重環をなす複数の環を跨ぐ位置に設けられる、回路モジュール。
2. コイルをなす複数のコイル導体がそれぞれ形成された複数の磁性層を含んで積層・圧着してなり、積層方向を向く特定面を有する積層体と、
   前記コイルと接続されかつ前記特定面に実装された電子部品と、
   各々が前記コイルおよび前記電子部品の少なくとも一方と接続され、外部基板への実装のために前記特定面から突出する複数のピン端子と、
   を備える回路モジュールであって、
   前記特定面には前記複数のコイル導体の厚みに起因する凸部が現れ、
   前記複数のピン端子の各々は前記凸部の幅以下の直径を有して前記凸部の輪郭に収まる位置に設けられると共に、
   前記コイルは前記積層方向に延びる巻回軸を有し、
   前記コイルは特定の磁性層において多重に巻かれ、
   前記複数のコイル導体の少なくとも２つは前記積層方向から眺めて多重環を描くと共に、
   前記複数のピン端子の各々は前記多重環をなす複数の環のいずれか１つの輪郭に収まる位置に設けられる、回路モジュール。
3. 前記ピン端子と前記電子部品とを電気的に接続するための配線導体を有し、前記配線導体は、前記複数のコイル導体よりも前記特定面側に近い位置に配置されることを特徴とする請求項１又は２に記載の回路モジュール。
4. 前記積層体は非磁性層を含み、
   前記配線導体は前記非磁性層に形成される、請求項３記載の回路モジュール。
5. 前記複数のコイル導体は前記積層方向から眺めて互いに重なるように設けられ、
   前記凸部は前記複数のコイル導体の重複を反映する、請求項１ないし４のいずれかに記載の回路モジュール。
6. 前記積層体は焼成によって作製され、
   前記複数のコイル導体の幅方向において前記複数のコイル導体の各々と接する位置には前記積層体の前記焼成時の温度によって消失する空隙形成材に基づく空隙が形成され、
   前記複数のピン端子の各々は前記積層方向から眺めて前記空隙と重なる位置に設けられる、請求項１ないし５のいずれかに記載の回路モジュール。
7. 前記積層体を前記特定面側に設けられる樹脂層をさらに備え、
   前記電子部品および前記複数のピン端子は前記樹脂層に埋め込まれる、請求項１ないし６のいずれかに記載の回路モジュール。

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