CN106463235B

CN106463235B - 电路模块

Info

Publication number: CN106463235B
Application number: CN201580025400.0A
Authority: CN
Inventors: 大坪喜人; 南条纯; 南条纯一; 洼田宪二
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2014-05-21
Filing date: 2015-02-27
Publication date: 2018-08-31
Anticipated expiration: 2035-02-27
Also published as: JP6070901B2; WO2015178061A1; JPWO2015178061A1; CN106463235A

Abstract

本发明涉及电路模块。层叠体(LB1)在Z轴方向上层叠分别形成有形成线圈(CIL1)的线圈导体(CP2～CP6)的陶瓷片(SH2～SH6)和夹持陶瓷片(SH2～SH6)的陶瓷片(SH1)以及(SH7)而成。在层叠体(LB1)的下表面(＝特定面)安装与线圈(CIL1)连接的电容器(12)以及IC芯片(14)。在安装面还设置与线圈(CIL1)、电容器(12)或者IC芯片(14)连接并向下方突出的针状端子(PN0、PN0、…)。在安装面出现由线圈导体(CP2～CP6)的厚度引起的凸部(CN1b)的位置，针状端子(PN0、PN0、…)分别具有凸部(CN1b)的宽度以下的直径并设置在收纳于凸部(CN1b)的轮廓的位置。

Description

电路模块

技术领域

本发明涉及电路模块，特别是，涉及在埋入有线圈的磁性体的安装面安装电子部件而成的电路模块。

背景技术

在包含磁性体层的磁性体基板的表面安装电子部件的情况下，若连接安装的电子部件的端子与磁性体基板的外部端子的布线通过磁性体基板的内部，则存在寄生电感增大，而电路模块的特性偏离所希望的特定特性的情况。因此，有在磁性体基板的端部设置布线的情况。但是，在磁性体基板上，若电极露出外部，则会产生绝缘电阻劣化等现象而很难确保可靠性。

基于此，在专利文献1中，将导通孔电极的至少一部分配置于基体材料层的内部，在导通孔电极的周围，与基体材料层接触的部分的至少一部分被比基体材料层的磁导率低的低磁导率层覆盖。

另外，在专利文献2中，将电子部件(半导体晶片)配置于底面侧(磁性体基板的外部连接用的端子侧)，并将外部连接用的金属端子配置于底面侧。即、将接近电子部件(安装部件)的安装面的一侧作为底面侧，并将该面通过金属端子与外部连接。

专利文献1：国际公开第2011/058945号

专利文献2：日本特开2000-331835号公报(图7等)

在专利文献1中用低磁导率层覆盖导通孔电极的周围是为了抑制在导通孔电极通过磁性体层时产生的涡流损耗等特性劣化。但是，这样的构造会使制造成本增大。另外，由于导通孔电极在线圈的外侧通过，所以相对于基板面积无法较大地取得线圈面积。

在专利文献2中，将接近电子部件(安装部件)的安装面的一侧作为底面侧(基板的外部端子侧)，从而能够相对地缩短连接电子部件(安装部件)的端子与磁性体基板的外部端子的布线。因此，可以抑制寄生电感增大。但是，若为了提高内置的线圈电极的性能而使线圈导体的厚度或者线圈匝数增大，则在磁性体基板的表面产生起伏，平坦度(共面性)降低。在这样的磁性体基板上，很难笔直地(如金属端子无倒下或者无倾斜地)配置外部连接用的金属端子(针状端子)。

发明内容

因此，本发明的主要目的是提供一种能够抑制从安装面(磁性体基板的外部端子侧)突出的针状端子的倾斜的电路模块。

根据本发明的电路模块具备：层叠体，其以包含分别形成有形成线圈的多个线圈导体的多个磁性层并将该多个磁性层层叠/压接的方式而成，并具有朝向层叠方向的特定面；电子部件，其与线圈连接并且安装于特定面；以及多个针状端子，其分别与线圈以及电子部件的至少一方连接，为了向外部基板安装而从特定面突出，在特定面出现由多个线圈导体的厚度引起的凸部，多个针状端子分别具有凸部的宽度以下的直径并设置在收纳于凸部的轮廓的位置。

优选，特征在于具有用于使针状端子和电子部件电连接的布线导体，布线导体配置于比多个线圈导体接近特定面侧的位置。

进一步优选，层叠体包含非磁性层，布线导体形成于非磁性层。

优选，从层叠方向观察，多个线圈导体设置为相互重叠，凸部反映多个线圈导体的重复。

优选，线圈具有在层叠方向延伸的卷绕轴。

进一步优选，线圈在特定的磁性层卷绕多匝，从层叠方向观察，多个线圈导体的至少2个线圈导体描绘多重环。

在某一方面，多个针状端子分别设置在横跨形成多重环的多个环的位置。

在其它方面，多个针状端子分别设置在收纳于形成多重环的多个环的任意一个的轮廓的位置。

优选，层叠体通过烧制来制作，在多个线圈导体的宽度方向上与多个线圈导体分别接触的位置形成基于通过层叠体的烧制时的温度而消失的空隙形成材料的空隙，从层叠方向观察，多个针状端子分别设置在与空隙重叠的位置。

优选，还具备树脂层，该树脂层将层叠体设置于特定面侧，电子部件以及多个针状端子被埋入树脂层。

层叠体在层叠方向层叠/压接分别形成有形成线圈的多个线圈导体的多个磁性层而成。因此，在朝向层叠方向的层叠体的特定面出现由多个线圈导体的厚度引起的凸部。针状端子具有这样的凸部的宽度以下的直径，并在收纳于凸部的轮廓的位置从安装面突出。其结果，能够抑制从安装面突出的针状端子的倾斜。此外，针状端子的倾斜的抑制与针状端子的安装不良(接合不良)的抑制相关联，还有助于邻接的针状端子的间隔的缩短化。

另外，由于针状端子为了向外部基板的安装而从特定面突出，所以特定面成为接近外部基板侧的面。电子部件安装于这样的特定面。由此，在层叠体内部不需要在线圈附近向层叠方向延伸的布线，而能够较大地确保线圈的形成区域(能够提高线圈的电感值)。进一步，能够相对地缩短对电子部件的端子和针状端子进行连接的布线导体，并抑制由寄生电感的产生引起的模块特性的偏差。

附图说明

本发明的上述目的、其它的目的、特征以及优点通过参照附图进行的以下的实施例的详细的说明变得更加清楚。

图1是表示该实施例的电路模块的立体图。

图2是表示将图1所示的电路模块分解后的状态的示意图。

图3(A)是表示构成图1所示的电路模块的树脂层BS0的一个例子的俯视图，(B)是表示构成图1所示的电路模块的陶瓷片SH1的一个例子的俯视图，(C)是表示构成图1所示的电路模块的陶瓷片SH2的一个例子的俯视图，(D)是表示构成图1所示的电路模块的陶瓷片SH3的一个例子的俯视图。

图4(A)是表示构成图1所示的电路模块的陶瓷片SH4的一个例子的俯视图，(B)是表示构成图1所示的电路模块的陶瓷片SH5的一个例子的俯视图，(C)是表示构成图1所示的电路模块的陶瓷片SH6的一个例子的俯视图，(D)是表示构成图1所示的电路模块的陶瓷片SH7的一个例子的俯视图。

图5是表示图1所示的电路模块的某个剖面的剖视图。

图6是表示图1所示的电路模块中的线圈导体与针状端子的位置关系的示意图。

图7是表示将其它实施例的电路模块分解后的状态的示意图。

图8是表示图7所示的电路模块的某个剖面的剖视图。

图9是表示图7所示的电路模块中的线圈导体与针状端子的位置关系的示意图。

图10是表示其它实施例的电路模块中的线圈导体与针状端子的位置关系的示意图。

图11是表示另一其它实施例的电路模块的某个剖面的剖视图。

图12是表示图11所示的电路模块中的线圈导体与针状端子的位置关系的示意图。

图13是表示其它实施例的电路模块中的线圈导体与针状端子的位置关系的示意图。

图14是表示其它实施例的电路模块的某个剖面的剖视图。

图15是表示图14所示的电路模块中的线圈导体与针状端子的位置关系的示意图。

图16是表示另一其它实施例的电路模块的某个剖面的剖视图。

图17是表示其它实施例的电路模块的某个剖面的剖视图。

图18是表示其它的实施例的电路模块中的线圈导体与针状端子的位置关系的示意图。

具体实施方式

参照图1，该实施例的电路模块10包含主面呈长方形的树脂层BS0。在树脂层BS0上依次层叠陶瓷片SH1～SH7。陶瓷片SH1～SH7的每一个的主面的尺寸与树脂层BS0的主面的尺寸一致，陶瓷片SH1～SH7以各自的四角对准树脂层BS0的四角的状态层叠。层叠的陶瓷片SH1～SH7构成层叠体LB1，层叠体LB1的侧面与树脂层BS0的侧面是平行的。

陶瓷片SH1以及SH7分别包含非磁性体，陶瓷片SH2～SH6分别包含磁性体。因此，陶瓷片SH1以及SH7分别构成非磁性层(或者低磁导率层)，另一方面陶瓷片SH2～SH6分别构成磁性层。另外，对陶瓷片SH1～SH7进行层叠/压接，并对由此制作成的未烧制块进行烧制，从而层叠体LB1完成。

在该实施例中，对与树脂层BS0的某个侧面正交的方向分配X轴(水平轴)，对与树脂层BS0的邻接的其它侧面正交的方向分配Y轴(水平轴)，而且对与树脂层BS0的主面正交的方向分配Z轴(垂直轴)。另外，将朝向Z轴方向的正侧的面作为“上表面”，将朝向Z轴方向的负侧的面作为“下表面”。

参照图2以及图3(A)，在树脂层BS0的上表面以到达下表面的方式设置沿着Z轴延伸的柱状的针状端子PN0、PN0、…。针状端子PN0、PN0、…的一部分沿着Y轴排列在比X轴方向的两端稍靠内侧的位置，针状端子PN0、PN0、…的另一部分沿着X轴排列在比Y轴方向的两端稍靠内侧的位置。电路模块10通过这样的针状端子PN0、PN0、…安装于外部基板(未图示)。

另外，电容器12以及IC芯片14以将上表面侧作为安装面的姿势埋入树脂层BS0。从Z轴方向观察，埋入位置是树脂层BS0的大致中央，被埋入的电容器12以及IC芯片14被针状端子PN0、PN0、…围起。但是，埋入位置是一个例子，并不限定于树脂层BS0的大致中央。对电容器12设置的两个端子电极在树脂层BS0的上表面露出，对IC芯片14设置的两个端子电极也在树脂层BS0的上表面露出。

以下对设置这样的树脂层BS0的方法进行说明。

首先，准备以使针状端子PN0、PN0、…直立的状态支承于片状的支承体(未图示)而成的端子集合体。

然后，通过回流焊、超声波振动接合等一般的表面安装技术将端子集合体、和电容器12以及IC芯片14等电子部件安装于层叠体LB1的一方主面(特定面)的规定位置。

将安装于层叠体LB1的一方主面的端子集合体的支承体从针状端子PN0、PN0、…除去。在本实施例中，针状端子PN0、PN0、…将其一端通过粘合或者粘着支承于支承体，通过利用热等使支承体的粘合力或者粘着力降低，能够将支承体从针状端子PN0、PN0、…除去。

接着，通过向层叠体LB1的一方主面填充树脂，使安装于层叠体LB1的一方主面的电子部件以及端子集合体被树脂层BS0密封(密封工序)。

树脂层BS0能够由向环氧树脂、酚醛树脂、氰酸酯树脂等热固化性的树脂混合氧化铝、硅石(二氧化硅)、二氧化钛等无机填料而形成的复合树脂形成。

例如，在PET薄膜上使用使复合树脂成型并半固化而成的树脂片来形成树脂层BS0的情况下，对在周围配置有具有所希望的厚度的隔离物(型)的状态的层叠体LB1盖上树脂片，且以树脂的厚度成为隔离物的厚度的方式对树脂片进行了热压后，通过烘箱对层叠体LB1加热并使树脂固化，由此能够形成具有所希望的厚度的树脂层BS0。此外，树脂层BS0也可以利用使用了液状的树脂的灌封技术、传递模塑技术、模压成型技术等形成树脂层的一般的成型技术来形成。

接下来，通过辊式刀片等研削或研磨树脂层BS0的表面，从而除去不需要的树脂，并使树脂层BS0的表面平坦化。通过该工序，也可以像后述的实施例那样将针状端子PN0、PN0、…的一端露出。由此，由在树脂层BS0的表面露出的针状端子PN0、PN0、…的一方端部形成了外部连接用的端子(焊盘)的电路模块10完成。

此外，在针状端子PN0、PN0、…的高度上产生不均的情况下，通过与树脂层BS0一起对针状端子PN0、PN0、…的一端进行切削，能够使针状端子PN0、PN0、…的距离层叠体LB1的高度对齐。另外，也可以对在树脂层BS0的表面露出的针状端子PN0、PN0、…的一方端部例如实施镀Ni/Au。

此外，基于在国际公开第2013/035714号等所记载的公知的方法，能够形成对针状端子PN0、PN0、…以及电子部件进行密封而成的树脂层BS0。

参照图2以及图3(B)，在陶瓷片SH1的上表面形成到达下表面的导通孔导体VH1a～VH1f和线状的布线导体CL1a～CL1c。在将陶瓷片SH1层叠于树脂层BS0时，导通孔导体VH1a以及VH1f分别与针状端子PN0、PN0、…中的2个重叠，导通孔导体VH1b以及VH1c分别与设置于电容器12的两个端子电极重叠，导通孔导体VH1d以及VH1e分别与设置于IC芯片14的两个端子电极重叠。

布线导体CL1a使导通孔导体VH1a以及VH1b相互连接，布线导体CL1b使导通孔导体VH1c以及VH1d相互连接。另外，布线导体CL1c使导通孔导体VH1e以及VH1f相互连接，进一步延长到陶瓷片SH1的上表面中央附近。这样，陶瓷片SH1配置于比线圈导体CP2～CP6靠树脂层BS0侧，并且具有用于使电子部件(电容器12以及IC芯片14)和针状端子PN0电连接的布线导体CL1a、CL1c。

参照图2以及图3(C)，在陶瓷片SH2的上表面形成到达下表面的导通孔导体VH2a以及VH2b和环状的线圈导体CP2。在将陶瓷片SH2层叠于陶瓷片SH1时，导通孔导体VH2a与导通孔导体VH1a重叠，导通孔导体VH2b与布线导体CL1c的一方端重叠。形成线圈导体CP2的环以导通孔导体VH2a的形成位置为始端并且以比X轴方向上的正侧端部稍靠内侧并且比Y轴方向上的负侧端部稍靠内侧的位置为终端，在陶瓷片SH2的上表面沿逆时针方向延伸。

此外，这里将线圈导体CP2的一方端以及另一方端称为“始端”以及“终端”，因此将线圈导体CP2的延伸方向称为“逆时针方向”。但是，这是为了便于说明，电流流动的方向并不局限于从始端到终端(即逆时针方向)，也可以是从终端到始端(即顺时针方向)(以下，相同)。

参照图2以及图3(D)，在陶瓷片SH3的上表面形成到达下表面的导通孔导体VH3a以及VH3b和环状的线圈导体CP3。在将陶瓷片SH3层叠于陶瓷片SH2时，导通孔导体VH3a与线圈导体CP2的终端重叠，导通孔导体VH3b与导通孔导体VH2b重叠。形成线圈导体CP3的环以导通孔导体VH3a的形成位置为始端并且以比该位置稍微偏向X轴方向的负侧的位置为终端，在陶瓷片SH3的上表面沿逆时针方向延伸。

参照图2以及图4(A)，在陶瓷片SH4的上表面形成到达下表面的导通孔导体VH4a以及VH4b和环状的线圈导体CP4。在将陶瓷片SH4层叠于陶瓷片SH3时，导通孔导体VH4a与线圈导体CP3的终端重叠，导通孔导体VH4b与导通孔导体VH3b重叠。形成线圈导体CP4的环以导通孔导体VH4a的形成位置为始端并且以比该位置稍微偏向X轴方向的负侧的位置为终端，在陶瓷片SH4的上表面沿逆时针方向延伸。

参照图2以及图4(B)，在陶瓷片SH5的上表面形成到达下表面的导通孔导体VH5a以及VH5b和环状的线圈导体CP5。在将陶瓷片SH5层叠于陶瓷片SH4时，导通孔导体VH5a与线圈导体CP4的终端重叠，导通孔导体VH5b与导通孔导体VH4b重叠。形成线圈导体CP5的环以导通孔导体VH5a的形成位置为始端并且以比X轴方向的负侧端部稍靠内侧并且比Y轴方向的负侧端部稍靠内侧的位置为终端，在陶瓷片SH5的上表面沿逆时针方向延伸。

参照图2以及图4(C)，在陶瓷片SH6的上表面形成到达下表面的导通孔导体VH6a以及VH6b和环状的线圈导体CP6。在将陶瓷片SH6层叠于陶瓷片SH5时，导通孔导体VH6a与线圈导体CP5的终端重叠，导通孔导体VH6b与导通孔导体VH5b重叠。形成线圈导体CP6的环以导通孔导体VH6a的形成位置为始端并且以导通孔导体6b的形成位置为终端，在陶瓷片SH6的上表面沿逆时针方向延伸。此外，对于陶瓷片SH7，如图2以及图4(D)所示，不形成线圈导体以及布线导体的任意一个。

陶瓷片SH1以及SH6以非磁性(相对磁导率：1)的铁素体为材料，热膨胀系数表示“8.5”～“9.0”的范围的值。另外，陶瓷片SH2～SH6以磁性(相对磁导率：100～120)的铁素体为材料，热膨胀系数表示“9.0”～“10.0”的范围的值。并且，线圈导体CP2～CP6、导通孔导体VH2a～VH2b、VH3a～VH3b、VH4a～VH4b、VH5a～VH5b、VH6a～VH6b以银为材料，热膨胀系数表示“20”。

由于树脂层BS0以及陶瓷片SH1～SH7以上述方式构成，所以电路模块10的某个剖面具有图5所示的构造。

以将上表面作为电子部件的安装面的姿势埋入树脂层BS0的电容器12以及IC芯片14与在层叠体LB1的下表面露出的导通孔导体VH1b～VH1e连接。因此，层叠体LB1的下表面为安装电容器12以及IC芯片14的安装面(特定面)。

另外，线圈导体CP2～CP6、导通孔导体VH2a～VH2b、VH3a～VH3b、VH4a～VH4b、VH5a～VH5b、VH6a～VH6b连接成螺旋状。由此，将卷绕轴沿Z轴延伸的线圈CIL1埋入层叠体LB1。由于在线圈CIL1的内侧以及外侧存在磁性体，所以线圈CIL1作为电感器发挥作用。线圈CIL1的两端经由被埋入树脂层BS0的针状端子PN0、PN0、…中的2个通向树脂层BS0的下表面。剩余的针状端子PN0、PN0、…与线圈CIL1以及布线导体CL1a～CL1c的任意一个电独立，电路模块10为了提高与外部基板固定的强度而存在。即、这些针状端子PN0、PN0、…是作为虚拟端子的针状端子。

并且，从Z轴方向观察，线圈导体CP2～CP6相互重复，特别是，从Z轴方向观察，线圈导体CP2～CP5描绘矩形环。因此，在层叠体LB1的上表面以及下表面分别出现由线圈导体CP2～CP6的厚度引起的凸部CN1a以及CN1b。在从Z轴方向观察时，凸部CN1a以及CN1b反映线圈导体CP2～CP6的重复并描绘矩形环。另外，该矩形环的宽度与各个线圈导体CP2～CP6的宽度大致一致。如图6所示，针状端子PN0、PN0、…分别具有矩形环的宽度以下的直径，并且从Z轴方向观察，设置于收纳于矩形环的轮廓的位置。

此外，该电路模块10的构造还具有如下的特征。即、在层叠体LB1的上表面不存在电极露出部(虽然有进行标志图案的印刷的情况，但没有成为水分浸入等原因的作为电路的一部分发挥作用的电极/导通孔部的露出)。另外，在形成层叠体LB1的上表面侧的非磁性层的陶瓷片SH7不存在用于部件布线的布线部。进一步，不存在用于对安装于层叠体LB1的侧面的电子部件与用于与外部基板连接的端子进行连接的布线(部件布线)的旋转电极部。

进一步，在线圈CIL1的周围不存在部件布线，线圈CIL1在层叠体LB1的内部沿着层叠体LB1的端面附近卷绕(以往，需要在线圈周围确保用于部件布线的空间，根据情况在线圈导体的形成空间上产生了制约)。另外，将电容器12、IC芯片14以及针状端子PN0安装于层叠体LB1的下表面，并且施加树脂层BS0。

由以上的说明可知，层叠体LB1由在Z轴方向上层叠/压接分别形成有形成线圈CIL1的多个线圈导体CP2～CP6的陶瓷片SH2～SH6、和夹着这些陶瓷片的陶瓷片SH1以及SH7而成。在层叠体LB1的下表面(＝特定面)安装电容器12以及IC芯片14。安装的电容器12以及IC芯片14经由布线导体CL1a～CL1c线圈CIL1连接。在安装面还设置为了与线圈CIL1、电容器12或者IC芯片14连接，并将电路模块10安装于外部基板而向下方突出的针状端子PN0、PN0、…。

在安装面出现由线圈导体CP2～CP6的厚度引起的凸部CN1b的位置，针状端子PN0、PN0、…分别具有凸部CN1b的宽度以下的直径且设置在收纳于凸部CN1b的轮廓的位置。其结果，不会产生可能产生横跨凸部CN1b配置有针状端子PN0、PN0、…的情况的倾斜，而能够抑制从安装面突出的针状端子PN0、PN0、…的倾斜。

此外，针状端子PN0的倾斜的抑制与针状端子PN0的安装不良(接合不良)的抑制相关联，而且有助于邻接的针状端子PN0的间隔的缩短化。换言之，能够抑制针状端子PN0间的无意的接近、短路。

另外，由于针状端子PN0、PN0、…为了向外部基板的安装而从层叠体LB1的下表面突出，所以下表面成为接近外部基板侧的面。电容器12以及IC芯片14安装于这样的面。由此，在层叠体LB1的内部不需要在线圈CIL1的附近向层叠方向延伸的布线，能够较大地确保线圈CIL1的形成区域(能够提高线圈CIL1的电感值)。并且，对电容器12、IC芯片14的端子和针状端子PN0、PN0、…进行连接的布线导体CL1a～CL1c相对地缩短，而能够抑制由寄生电感的产生引起的模块特性的偏差。

参照图7，其它实施例的电路模块10a除了将布线导体CL11a～CL11c形成于陶瓷片SH1的上表面，将形成线圈CIL11的线圈导体CP12～CP16形成于陶瓷片SH2～SH6的上表面的点以外，以与图1所示的电路模块10同样的方式构成。因此，以下，尽可能地省略与相同的结构相关的重复的说明。

在陶瓷片SH1中，布线导体CL11a以及CL11b的图案与布线导体CL1a以及CL1b的图案一致。但是，布线导体CL11c与布线导体CL1c不同，布线导体CL11c的一方端延伸到比Y轴方向的正侧端部稍靠内侧并且比X轴方向的中央稍靠正侧的位置。

在陶瓷片SH2～SH3中，线圈导体CP12由外侧线圈导体CP12a以及内侧线圈导体CP12b构成，线圈导体CP13由外侧线圈导体CP13a以及内侧线圈导体CP13b构成。另外，在陶瓷片SH4～SH5中，线圈导体CP14由外侧线圈导体CP14a以及内侧线圈导体CP14b构成，线圈导体CP15由外侧线圈导体CP15a以及内侧线圈导体CP15b构成。此外，线圈导体CP16沿着陶瓷片SH6的上表面连续地卷绕二匝(重叠)。

布线导体CL11a的一方端通过未图示的导通孔导体与外侧线圈导体CP12a的始端连接，外侧线圈导体12a的终端通过未图示的导通孔导体与外侧线圈导体CP13a的始端连接。外侧线圈导体13a的终端通过未图示的导通孔导体与外侧线圈导体CP14a的始端连接，外侧线圈导体14a的终端通过未图示的导通孔导体与外侧线圈导体CP15a的始端连接。外侧线圈导体15a的终端通过未图示的导通孔导体与线圈导体CP16的始端连接。

线圈导体CP16的终端通过未图示的导通孔导体与内侧线圈导体CP15b的始端连接，内侧线圈导体15b的终端通过未图示的导通孔导体与内侧线圈导体CP14b的始端连接。内侧线圈导体14b的终端通过未图示的导通孔导体与内侧线圈导体CP13b的始端连接，内侧线圈导体13b的终端通过未图示的导通孔导体与内侧线圈导体CP12b的始端连接。内侧线圈导体CP12b的终端通过未图示的导通孔导体与布线导体CL11c的一方端连接。

通过这样连接线圈导体CP12～CP16，线圈CIL11在水平方向上卷绕二匝，在垂直方向上卷绕五匝。电路模块10a的某个剖面具有图8所示的构造。此外，水平方向上的线圈CIL11的匝数也可以是三匝以上。

从Z轴方向观察，外侧线圈导体CP12a～CP15a、CP16相互重复，且从Z轴方向观察，内侧线圈导体CP12b～CP15b、CP16也相互重复。从Z轴方向观察，外侧线圈导体CP12a～CP15a描绘形成二重矩形环(多重环)的外侧环，内侧线圈导体CP12b～CP15b描绘形成二重矩形环的内侧环。在层叠体LB1的上表面以及下表面分别出现由外侧线圈导体CP12a～CP15a以及内侧线圈导体CP12b～CP15b的厚度引起的凸部CN11a以及CN11b。

但是，由于外侧线圈导体CP12a～CP15a与内侧线圈导体CP12b～CP15b之间的水平方向上的间隙较小，所以从Z轴方向观察凸部CN11a以及CN11b分别描绘一重矩形环。或者，凸部CN11a以及CN11b虽然在外侧线圈导体CP12a～CP15a与内侧线圈导体CP12b～CP15b之间的水平方向上的间隙中凸部的突出程度稍小，但从Z轴方向观察描绘实质上可以称为一重矩形环的形状。该矩形环的宽度与从上述的二重矩形环的最外周边到最内周边的距离大致一致。为了得到这样的一重矩形环或者实质上可以称为一重矩形环的形状，优选使外侧线圈导体CP12a～CP15a与内侧线圈导体CP12b～CP15b的间隔成为30～150μm。

如图9所示，针状端子PN0、PN0、…分别具有凸部CN11a或者CN11b所描绘的一重矩形环的宽度以下的直径，并且从Z轴方向观察设置在收纳于一重矩形环的轮廓的位置(更严格来说，横跨外侧线圈导体CP12a～CP15a与内侧线圈导体CP12b～CP15b的间隙的位置)。在该实施例中，也能够抑制从安装面突出的针状端子PN0、PN0、…的倾斜。

此外，在该实施例中，针状端子PN0的直径超过外侧线圈导体CP12a～CP15a以及内侧线圈导体CP12b～CP15b的各自的宽度。但是，如图10所示，也可以沿着外侧线圈导体CP12a～CP15a所描绘的外侧环设置小径的针状端子PN0a、PN0a、…，沿着内侧线圈导体CP12b～CP15b所描绘的内侧环设置小径的针状端子PN0b、PN0b、…。

根据图10，将针状端子PN0a、PN0a、…的每一个的直径抑制在外侧环的宽度以下，将针状端子PN0b、PN0b、…的每一个的直径抑制在内侧环的宽度以下。另外，将针状端子PN0a、PN0a、…设置在收纳于外侧环的轮廓的位置，针状端子PN0b、PN0b、…设置在收纳于内侧环的轮廓的位置。在该情况下，针状端子PN0a、PN0a、…全部主要为了提高电路模块10a与外部基板的固定强度而存在，针状端子PN0b、PN0b、…中的2个用于与外部基板的连接用，剩余的为了提高电路模块10a与外部基板的固定强度而存在。

另外，在图1所示的实施例中，线圈导体CP2～CP6的表面被磁性体或者非磁性体覆盖。但是，也可以像图11以及图12所示的电路模块10b那样，在线圈导体CP2～CP6的侧面形成空隙BK2～BK6。由此，能够抑制因由线圈导体CP2～CP6与陶瓷片SH1～SH7之间的热膨胀系数的不同引起的应力形变而在层叠体BL1产生裂缝的现象。此外，在将被烧制时的温度烧掉的空隙形成材料印刷在陶瓷片SH2～SH6的规定位置后对陶瓷片SH1～SH7进行层叠/压接，并对由此制作出的未烧制块进行烧制，从而形成空隙BK2～BK6。作为空隙形成材料例如可使用碳膏。因此，凸部CN21a以及CN21b由于线圈导体CP2～CP6的厚度以及空隙形成材料的厚度，出现在层叠体LB1的上表面以及下表面。

另外，根据图12，从Z轴方向观察，针状端子PN0、PN0、…设置在线圈导体CP2～CP5所描绘的矩形环的中心线上。但是，如上述那样，凸部CN21a以及CN21b是由于线圈导体CP2～CP6的厚度以及碳膏的厚度而出现的。因此，只要针状端子PN0、PN0、…收纳于凸部CN21a或者CN21b所描绘的矩形环的轮廓，从Z轴方向观察，也可以设置在与空隙BK2～BK5局部重复的位置。在该情况下，如图13所示，也可以将针状端子PN0、PN0、…交替地设置在比矩形环的中心线靠外侧以及内侧。

另外，在图8所示的实施例中，线圈导体CP12～CP16的表面也被磁性体或者非磁性体覆盖。但是，也可以如图14～图15所示的电路模块10c那样，在线圈导体CP12～CP16的侧面形成空隙BK12～BK16。凸部CN31a以及CN31b由于线圈导体CP12～CP16的厚度以及空隙形成材料的厚度，出现在层叠体LB1的上表面以及下表面。此外，根据图14～图15，将小径的针状端子PN10、PN10、…埋入树脂层BS0。将埋入位置设置在比凸部CN31a或者CN31b所描绘的矩形环的中心线靠外侧或者内侧。

此外，在上述任意一个实施例中，树脂层BS0的厚度高于电容器12以及IC芯片14的高度。但是，如图16所示，树脂层BS0的厚度也可以对准电容器12以及IC芯片14的高度。

另外，在上述任意一个实施例中，线圈CIL1或者CIL11经由形成于陶瓷片SH1的上表面的布线导体CL1a～CL1c或者CL11a～CL11c和贯通陶瓷片SH1的导通孔导体VH1a～VH1f与电容器12以及IC芯片14连接。

但是，布线导体也可以形成于陶瓷片SH1的下表面。由此，能够抑制导通孔导体的个数。在该情况下，图5所示的电路模块10的结构变更为图17所示。

进一步，在上述任意一个实施例中，将针状端子设置在与由线圈导体的厚度引起的凸部重叠的位置。但是，如图18所示，针状端子也可以设置在偏离凸部的位置。

附图标记说明

10、10a、10b、10c…电路模块；12…电容器(电子部件)；14…IC芯片(电子部件)；SH1、SH7…陶瓷片(非磁性层)；SH2～SH6…陶瓷片(磁性层)；LB1…层叠体；CIL1、CIL11…线圈；CP2～CP6、CP12～CP16…线圈导体；PN0、PN0a、PN0b、PN10…针状端子；CN1a、CN1b、CN21a、CN21b、CN31a、CN31b…凸部；BK2～BK6、BK12～BK16…空隙。

Claims

1.一种电路模块，具备：

层叠体，其以包含分别形成有形成线圈的多个线圈导体的多个磁性层并将该多个磁性层层叠/压接的方式形成，具有朝向层叠方向的特定面；

电子部件，其与上述线圈连接并且安装于上述特定面；以及

多个针状端子，其分别与上述线圈以及上述电子部件的至少一方连接，并为了向外部基板安装而从上述特定面突出，

在上述特定面出现由上述多个线圈导体的厚度引起的凸部，

上述多个针状端子分别具有上述凸部的宽度以下的直径并设置在收纳于上述凸部的轮廓的位置，并且

上述线圈具有在上述层叠方向延伸的卷绕轴，

上述线圈在特定的磁性层卷绕多匝，

从上述层叠方向观察，上述多个线圈导体的至少2个线圈导体描绘多重环，并且

上述多个针状端子分别设置在横跨形成上述多重环的多个环的位置。

2.一种电路模块，具备：

电子部件，其与上述线圈连接并且安装于上述特定面；以及

在上述特定面出现由上述多个线圈导体的厚度引起的凸部，

上述线圈具有在上述层叠方向延伸的卷绕轴，

上述线圈在特定的磁性层卷绕多匝，

上述多个针状端子分别设置在收纳于形成上述多重环的多个环的任意一个的轮廓的位置。

3.根据权利要求1或2所述的电路模块，其特征在于，

具有用于使上述针状端子和上述电子部件电连接的布线导体，上述布线导体配置在比上述多个线圈导体接近上述特定面侧的位置。

4.根据权利要求3所述的电路模块，其中，

上述层叠体包含非磁性层，

上述布线导体形成于上述非磁性层。

5.根据权利要求1或2所述的电路模块，其中，

上述多个线圈导体以从上述层叠方向观察相互重叠的方式设置，

上述凸部反映上述多个线圈导体的重复。

6.根据权利要求1或2所述的电路模块，其中，

上述层叠体通过烧制来制作，

在上述多个线圈导体的宽度方向上分别与上述多个线圈导体接触的位置形成基于通过上述层叠体的上述烧制时的温度而消失的空隙形成材料的空隙，

从上述层叠方向观察，上述多个针状端子分别设置在与上述空隙重叠的位置。

7.根据权利要求1或2所述的电路模块，其中，

还具备树脂层，该树脂层将上述层叠体设置于上述特定面侧，

上述电子部件以及上述多个针状端子被埋入上述树脂层。