JP5574071B1 - 部品内蔵基板 - Google Patents

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Abstract

表面実装部品をより高密度に多層基板表面に実装可能とするために、部品内蔵基板（１）は、複数の熱可塑性シートを所定方向に積層してなる多層基板（２）と、多層基板（２）に内蔵された内蔵部品（３）と、多層基板（２）の表面にバンプ（３３）を用いて実装された表面実装部品（３１）と、を備え、所定方向からの平面視で、表面実装部品（３１）が前記内蔵部品（３）の外形線（Ｌ）に掛かり、かつ該表面実装部品（３１）のバンプ（３３）が該内蔵部品（３）の外形線（Ｌ）から５０μｍ以上離れるように、表面実装部品（３１）が配置されている。

Description

本発明は、熱可塑性材料からなる多層基板に内蔵された内蔵部品と、その表面に実装された表面実装部品と、を備えた部品内蔵基板に関する。
従来、この種の部品内蔵基板としては、例えば、下記特許文献１に記載のものがある。この部品内蔵基板は多層基板を備えている。多層基板内には、内蔵部品としてのセラミックキャパシタが埋設され、該多層基板表面（具体的には上面）において内蔵部品の直上には、素子搭載領域が規定される。素子搭載領域は、積層方向からの平面視で、内蔵部品の外形線に内包されるように設けられる。この素子搭載領域には、導体パターン等からなる端子接続部が形成され、表面実装部品が実装される。
特開２００６−３１０５４４号公報
しかしながら、上記のように素子搭載領域を設けると、表面実装部品を多層基板表面上に高密度に配置しづらくなるという問題点があった。
それゆえに、本発明の目的は、表面実装部品をより高密度に多層基板表面に実装可能な部品内蔵基板を提供することである。
上記目的を達成するために、本発明の一局面は、部品内蔵基板であって、複数の熱可塑性シートを所定方向に積層してなる多層基板と、前記多層基板に内蔵された内蔵部品と、前記多層基板の表面にバンプを用いて実装された表面実装部品と、を備え、前記所定方向からの平面視で、前記表面実装部品が前記内蔵部品の外形線に掛かり、かつ該表面実装部品のバンプが該内蔵部品の外形線から５０μｍ以上離れるように、前記表面実装部品が配置されている。
上記局面によれば、表面実装部品をより高密度に多層基板表面に実装可能な部品内蔵基板を提供することができる。
本発明の一実施形態に係る部品内蔵基板の縦断面図である。 図１の部品内蔵基板の製造方法の最初の工程を示す模式図である。 図２Ａの次工程を示す模式図である。 図２Ｂの次工程を示す模式図である。 図２Ｃの次工程を示す模式図である。 完成した部品内蔵基板を示す縦断面図である。 多層基板における表面実装部品の配置関係を示す模式図である。 内蔵部品の側面からバンプまでのＸ軸方向距離を示す図である。 圧着前の内蔵部品の側面とキャビティの外縁の距離を示す図である。 内蔵部品側面からバンプまでのＸ軸方向距離に対する不良率を示すグラフである。 表面実装部品が外形線に掛かるが、バンプが外形線から５０μｍ以上離れる場合の第一例を示す平面図である。 表面実装部品が外形線に掛かるが、バンプが外形線から５０μｍ以上離れる場合の第二例を示す平面図である。 表面実装部品が外形線に掛かるが、バンプが外形線から５０μｍ未満の範囲内に設けられる場合の第一例を示す平面図である。 表面実装部品が外形線に掛かるが、バンプが外形線から５０μｍ未満の範囲内に設けられる場合の第二例を示す平面図である。 変形例に係る部品内蔵基板の縦断面図である。
（はじめに）
まず、図中のＸ軸、Ｙ軸およびＺ軸について説明する。Ｘ軸、Ｙ軸およびＺ軸は互いに直交する。Ｚ軸は、熱可塑性シートの積層方向を示す。便宜上、Ｚ軸の負方向側および正方向側を下側および上側とする。また、Ｘ軸は熱可塑性シートの左右方向を示す。特に、Ｘ軸の正方向側および負方向側を右側および左側とする。また、Ｙ軸は、熱可塑性シートの前後方向を示す。特に、Ｙ軸の正方向側および負方向側を奥方向および手前方向とする。
（実施形態に係る部品内蔵基板の構成）
図１は、本発明の第一実施形態に係る部品内蔵基板の縦断面を示す図である。図１において、部品内蔵基板１は、多層基板２と、少なくとも一つの内蔵部品３と、複数のパターン導体５と、複数のビア導体６と、複数の外部電極７と、を備えている。また、この部品内蔵基板１は、複数の表面実装型の部品（以下、表面実装部品という）３１を備えている。
多層基板２は、複数の熱可塑性シート８（図示は、第一から第六熱可塑性シート８ａ〜８ｆ）からなる積層体であり、好ましくはフレキシブル性を有する。シート８ａ〜８ｆは、電気絶縁性を有する可撓性材料（例えば、ポリイミドや液晶ポリマー等の熱可塑性樹脂）からなる。液晶ポリマーは、高周波特性に優れかつ吸水性が低いことから、シート８ａ〜８ｆの材料として好ましい。また、各シート８ａ〜８ｆは、Ｚ軸の正方向側からの平面視で互いに同じ矩形形状を有しており、１０〜１００［μｍ］程度の厚みを有する。
シート８ａは、部品内蔵基板１をマザー基板（図示せず）に実装した際、複数のシート８ａ〜８ｆの中でマザー基板に最も近接する。このシート８ａの下面には、マザー基板上のランド電極の位置に合うように、銅等の導電性材料からなる複数の外部電極７が形成される。
また、シート８ａには、複数のビア導体６が形成される。各ビア導体６は、例えば、錫および銀の合金等の導電性材料からなる。これらビア導体６は、内蔵部品３と表面実装部品３１とからなる電子回路を、マザー基板のランド電極と電気的に接続するために用いられ、シート８ａをＺ軸方向に貫通するように形成される。なお、図１には、図面が見づらくならないように、一部のビア導体６にのみ参照符号が付けられている。
シート８ｂは、シート８ａにおけるＺ軸の正方向側の主面に積層される。このシート８ｂにおけるＺ軸の負方向側の主面には、銅等の導電性材料からなるパターン導体５が形成される。パターン導体５は、内蔵部品３の外部電極４（後述）やシート８ｃのパターン導体５等と、少なくとも一つのビア導体６を介して電気的に接続するために用いられる。また、シート８ｂにも、上記同様のビア導体６が形成される。
シート８ｃ，８ｄは、シート８ｂ，８ｃにおけるＺ軸の正方向側の主面に積層される。このシート８ｃ，８ｄのＺ軸の正方向側の主面には、各表面実装部品３１とマザー基板のランド電極とを電気的に接続するために、複数のパターン導体５が形成される。また、シート８ｃ，８ｄにも、上記同様のビア導体６が形成される。また、Ｚ軸方向からの平面視（以下、上面視という）で、シート８ｃ，８ｄの中央部分には、後述の内蔵部品３を収容するためのキャビティＣ１，Ｃ２が形成される。
シート８ｅは、シート８ｄのＺ軸の正方向側の主面に積層され、キャビティＣ２の開口を閉止する。シート８ｅのＺ軸の正方向側の主面には、シート８ｆのビア導体６を介して表面実装部品３１とマザー基板のランド電極とを電気的に接続するパターン導体５が形成される。また、シート８ｅにも、上記同様、複数のビア導体６が形成される。
また、シート８ｆは、シート８ｅのＺ軸の正方向側の主面に積層される。シート８ｆのＺ軸の正方向側の主面には、表面実装部品３１の実装に用いられるランド電極３５がパターン導体５の一例として形成される。また、シート８ｆにも複数のビア導体６が形成される。複数のビア導体６は、シート８ｆのランド電極３５の真下に、該シート８ｆをＺ軸方向に貫通するように形成される。
内蔵部品３は、例えばアンテナコイルである。このアンテナコイルは、フェライト基板表面または内部に、Ｘ軸（またはＺ軸）と平行な軸を中心として螺旋状に巻回されたコイルを有する公知の構造を含む。また、内蔵部品３の下面には複数の外部電極４が設けられる。複数の外部電極４は、シート８ｂに形成されたビア導体６と接合し、これを介してシート８ｂのパターン導体５と電気的に接続される。内蔵部品３は、製造時にキャビティＣ１，Ｃ２に収容される。それゆえ、キャビティＣ１，Ｃ２は、内蔵部品３よりも若干大きなサイズになっている。
なお、本実施形態では、内蔵部品３はアンテナコイルとして説明する。しかし、これに限らず、内蔵部品３は、ＩＣチップや他の受動部品でも構わない。
また、表面実装部品３１は、自身の表面に設けられた端子電極上のバンプ３３を用いて、多層基板２のＺ軸の正方向側の主面に形成されたランド電極３５に実装される。本実施形態では、表面実装部品３１として、１３．５６ＭＨＺ帯のＮＦＣ(Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ)に用いられるＲＦＩＣチップ３１ａと、上記内蔵部品３と共に共振回路を構成するチップコンデンサ３１ｂと、が例示される。
複数のパターン導体５は、基本的には、多層基板２内に形成され、配線導体として用いられる。また、本実施形態のように、多層基板２に表面実装部品３１を実装する場合には、多層基板２の表面にもパターン導体５がランド電極３５として形成される。なお、パターン導体５は、配線導体やランド電極３５に限らず、コンデンサやコイルを形成するためのパターン導体であっても構わない。
以上説明したような内蔵部品３と表面実装部品３１とは、パターン導体５およびビア導体６によって接続され、所定の電子回路が構成される。この電子回路は、本実施形態では、ＲＦＩＣチップ３１ａと、これに接続された共振回路とからなる。共振回路は、ＲＦＩＣチップ３１ａに対し並列に接続された内蔵部品（つまり、アンテナコイル）３およびチップコンデンサ３１ｂである。
（部品内蔵基板の製造方法）
次に、部品内蔵基板１の製造方法について、図２Ａ〜図２Ｅを参照して説明する。以下では、一つの部品内蔵基板１の製造過程を説明するが、実際には、大判のシートが積層及びカットされることにより、大量の部品内蔵基板１が同時に製造される。
まず、表面のほぼ全域にわたり銅箔が形成された大判のシートが必要な枚数だけ準備される。この大判のシートは、部品内蔵基板１の完成後にいずれかのシート８となる。図１の部品内蔵基板１を作成するには、シート８ａ〜８ｆに対応する大判のシート９ａ〜９ｆ（図２Ａを参照）が準備される。また、各シート９ａ〜９ｆは１０〜１００［μｍ］程度の厚みを有する液晶ポリマーである。また、銅箔の厚みは、例えば、６〜３５［μｍ］である。なお、銅箔の表面は、防錆のために亜鉛等で鍍金され、平坦化されることが好ましい。
次に、フォトリソグラフィ工程により不要な部分の銅箔を除去して、図２Ａに示すように、少なくとも一枚のシート９ａの一方面（例えば、下面）に複数の外部電極７が形成される。また、同様に、シート９ｂの一方面（例えば、下面）に、パターン導体５が形成される。同様に、大判のシート９ｃ〜９ｆの一方面（例えば、Ｚ軸の正方向側の主面）にもパターン導体５が形成される。
次に、図２Ｂに示すように、シート９ａにおいてビア導体６が形成されるべき位置に、外部電極７が形成されていない面側からレーザービームが照射される。これによって、外部電極７は貫通しないが、シート９ａは貫通する貫通孔が形成され、その後、各貫通孔に導電性ペーストが充填される。
また、シート９ｂにおいて、ビア導体６が形成されるべき位置に、パターン導体５が形成されていない面側からレーザービームが照射される。こうしてできた各貫通孔に導電性ペーストが充填される。同様にして、シート９ｃ〜９ｆの所定位置にも貫通孔が形成され、各貫通孔に導電性ペーストが充填される。
次に、図２Ｃに示すように、シート９ｅにおいてパターン導体５が形成されていない面に、内蔵部品３が位置決めされる。さらに、各シート９ｃ，９ｄの所定領域が金型により打ち抜き加工され、貫通孔Ｃ１，Ｃ２が形成される。なお、貫通孔Ｃ１，Ｃ２を用いて内蔵部品３が位置決めされてもよい。この場合、貫通孔Ｃ１，Ｃ２に内蔵部品３が挿入される。
次に、図２Ｄに示すように、シート９ａ〜９ｆが、下から上へとこの順番に積み重ねられる。ここで、シート９ａは、外部電極７の形成面がＺ軸の負方向側を向いた状態で、また、シート９ｂは、パターン導体５の形成面がＺ軸の負方向側を向いた状態で積層される。また、シート９ｃ〜９ｆは、パターン導体５の形成面がＺ軸の正方向側を向いた状態で積層される。
その後、積み重ねられたシート９ａ〜９ｆに、Ｚ軸の両方向から熱および圧力が加えられる。この加熱・加圧によって、シート９ａ〜９ｆを軟化させて圧着および一体化する。同時に、各ビアホール内の導電性ペーストを固化させ、これによって、ビア導体６が形成される。
また、リフロー等により、表面実装部品３１がシート９ｆのランド電極３５上にバンプ３３を用いて実装された後、一体化されたシート９ａ〜９ｆは所定サイズにカットされ、これによって、図２Ｅに示すような部品内蔵基板１が完成する。
（表面実装部品の実装性）
表面実装部品３１がバンプ３３で多層基板２に実装される場合、その実装性は、多層基板２においてバンプ３３直下の部分の平滑性に影響される。ここで、リフロー時等、圧着後の熱によって、多層基板２には可塑性が出現することがある。
また、本件発明者の検討の結果、多層基板２に内蔵部品３を内蔵する場合、下記（１），（２）のことが判明した。
（１）内蔵部品３の側面（より具体的には、Ｚ軸に略平行な側面）近傍では、キャビティＣ１，Ｃ２の影響で熱可塑性樹脂の充填が不十分な場合がある。
（２）熱可塑性樹脂が内蔵部品３の側面に沿ってＺ軸方向に滑りやすくなっている。
ここで、仮に、上面視で表面実装部品３１のバンプ３３が内蔵部品３の外形線に掛かるように、表面実装部品３１が配置されてしまうと、バンプ３３の直下の部分に表面実装部品３１の自重がかかり、内蔵部品３の側面近傍では熱可塑性樹脂の充填が不十分であり、かつ熱可塑性樹脂が内蔵部品３の側面に沿ってＺ軸方向に滑りやすくなっていることから、バンプ３３の直下およびその近傍で窪みが生じやすくなり、表面実装部品３１の接合不良や実装不良が生じやすくなることが判明した。
そこで、本部品内蔵基板１では、まず、多層基板２の表面上のスペースに複数の表面実装部品３１をより高密度に実装するために、図３に示すように、上面視で、表面実装部品３１は、外形線Ｌに内包されるのではなく、内蔵部品３の外形線Ｌに掛かるように配置される。より具体的には、上面視で、外形線Ｌを挟んで内蔵部品３の内側および外側の両方に表面実装部品が掛かるように配置される。それに加えて、図３に示すように、上面視で、表面実装部品３１のバンプ３３が内蔵部品３の外形線Ｌに掛からず、かつバンプ３３が内蔵部品３の外形線Ｌから５０μｍ離れると、接合不良を低減できることが明らかになった。
本件発明者は、上記のような表面実装部品３１の配置の効果を検証すべく、下記の測定を行った。具体的には、内蔵部品３の側面（外形線Ｌ）からバンプ３３までのＸ軸方向距離ｘ（図４参照）に対する不良率を測定した。ここで、ｘが０の場合、上面視で、バンプ３３が内蔵部品３の外形線Ｌに掛かっていることを意味する。また、この測定は、圧着前の内蔵部品３の側面とキャビティＣ１，Ｃ２の外縁の距離ｄ（図５参照）が１００μｍ、１５０μｍ、２００μｍという条件ごとに実施された。この測定結果を、図６に示す。図６においては、ｄ＝１００μｍの場合の不良率は◆で、ｄ＝１５０μｍの場合の不良率は■で、ｄ＝２００μｍの場合の不良率は▲で示される。これら測定結果によれば、ｄの値に関わらず、バンプ３３が内蔵部品３の外形線Ｌから５０μｍ離れると、不良率が約２０％以下と極端に低下していることが分かる。
ここで、図７Ａ，図７Ｂには、上面視で、表面実装部品３１が内蔵部品３の外形線Ｌに掛かるが、バンプ３３は内蔵部品３の外形線Ｌから５０μｍ以上離れる場合の例が示され、これらの場合に、多層基板２の表面上のスペースを有効利用でき、かつ接合不良を低減することができる。それに対し、図７Ｃ，図７Ｄには、上面視で、表面実装部品３１が内蔵部品３の外形線Ｌに掛かるが、バンプ３３は内蔵部品３の外形線Ｌから５０μｍ未満の範囲内に設けられる場合の例が示され、これらの場合には上記技術的効果を奏しない。
（変形例）
図１の例では、内蔵部品３がアンテナコイルであるとして説明した。しかし、これに限らず、図８に示すように、内蔵部品３は単にフェライトであり、該フェライトの周囲に、パターン導体５およびビア導体６でコイルを形成しても構わない。なお、図８では、図示の都合上、ビア導体６は点線矢印にて示されている。
本発明に係る部品内蔵基板は、表面実装部品をより高密度に多層基板表面に実装可能であり、例えばスマートフォンのような電子機器等に好適である。
１ 部品内蔵基板
２ 多層基板
３ 内蔵部品
３１ 表面実装基板
３３ バンプ
３５ ランド電極

Claims (2)

  1. 複数の熱可塑性シートを所定方向に積層してなる多層基板と、
    前記多層基板に内蔵された内蔵部品と、
    前記多層基板の表面にバンプを用いて実装された表面実装部品と、を備え、
    前記所定方向からの平面視で、前記表面実装部品が前記内蔵部品の外形線に掛かり、かつ該表面実装部品のバンプが該内蔵部品の外形線から５０μｍ以上離れるように、前記表面実装部品が配置されている、部品内蔵基板。
  2. 前記熱可塑性シートは液晶ポリマーからなる、請求項１に記載の部品内蔵基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10959327B2 (en) 2016-12-02 2021-03-23 Murata Manufacturing Co., Ltd. Multilayer wiring substrate

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN206879237U (zh) * 2014-09-26 2018-01-12 株式会社村田制作所 层叠模块用基板以及层叠模块
CN106207383A (zh) * 2015-05-06 2016-12-07 佳邦科技股份有限公司 通信模组
CN107615894B (zh) * 2015-06-03 2020-07-17 株式会社村田制作所 元器件安装基板
JP6521186B2 (ja) * 2016-08-23 2019-05-29 株式会社村田製作所 樹脂多層基板
JP2018032848A (ja) * 2016-08-25 2018-03-01 株式会社村田製作所 半導体装置
EP3755127A1 (en) * 2019-06-18 2020-12-23 GN Hearing A/S A printed circuit board (pcb) module comprising an embedded radiofrequency semiconductor die

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007896A (ja) * 2001-06-26 2003-01-10 Ibiden Co Ltd 多層プリント配線板
JP2009164592A (ja) * 2008-01-09 2009-07-23 Ibiden Co Ltd 組み合せ基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7218007B2 (en) * 2004-09-28 2007-05-15 Intel Corporation Underfill material to reduce ball limiting metallurgy delamination and cracking potential in semiconductor devices
JP4718890B2 (ja) 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体
KR100770874B1 (ko) * 2006-09-07 2007-10-26 삼성전자주식회사 매설된 집적회로를 구비한 다층 인쇄회로기판
KR100819278B1 (ko) * 2006-11-22 2008-04-02 삼성전자주식회사 인쇄회로 기판 및 그 제조 방법
JP2009141169A (ja) * 2007-12-07 2009-06-25 Shinko Electric Ind Co Ltd 半導体装置
WO2009093343A1 (ja) * 2008-01-25 2009-07-30 Ibiden Co., Ltd. 多層配線板およびその製造方法
JPWO2011121993A1 (ja) * 2010-03-30 2013-07-04 株式会社村田製作所 部品集合体
JP2011222555A (ja) * 2010-04-02 2011-11-04 Denso Corp 半導体チップ内蔵配線基板の製造方法
US8669651B2 (en) * 2010-07-26 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structures with reduced bump bridging
JP2012151372A (ja) * 2011-01-20 2012-08-09 Ibiden Co Ltd 配線板及びその製造方法
US9905524B2 (en) * 2011-07-29 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures in semiconductor device and packaging assembly
US8698308B2 (en) * 2012-01-31 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structural designs to minimize package defects
JP5967028B2 (ja) * 2012-08-09 2016-08-10 株式会社村田製作所 アンテナ装置、無線通信装置およびアンテナ装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007896A (ja) * 2001-06-26 2003-01-10 Ibiden Co Ltd 多層プリント配線板
JP2009164592A (ja) * 2008-01-09 2009-07-23 Ibiden Co Ltd 組み合せ基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10959327B2 (en) 2016-12-02 2021-03-23 Murata Manufacturing Co., Ltd. Multilayer wiring substrate

Also Published As

Publication number Publication date
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