JPH0364993A - 高密度集積回路のための接続板の多層配線網の導体層上に絶縁層を堆積させる方法及びそれによって得られる接続板 - Google Patents

高密度集積回路のための接続板の多層配線網の導体層上に絶縁層を堆積させる方法及びそれによって得られる接続板

Info

Publication number
JPH0364993A
JPH0364993A JP2201017A JP20101790A JPH0364993A JP H0364993 A JPH0364993 A JP H0364993A JP 2201017 A JP2201017 A JP 2201017A JP 20101790 A JP20101790 A JP 20101790A JP H0364993 A JPH0364993 A JP H0364993A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
conductor
layers
paste
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2201017A
Other languages
English (en)
Other versions
JPH0734509B2 (ja
Inventor
Philippe Chantraine
フィリップ シャントレーヌ
Marta Zorrilla
マルタ ゾリッラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bull SA
Original Assignee
Bull SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bull SA filed Critical Bull SA
Publication of JPH0364993A publication Critical patent/JPH0364993A/ja
Publication of JPH0734509B2 publication Critical patent/JPH0734509B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0154Polyimide
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/002Etching of the substrate by chemical or physical means by liquid chemical etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/243Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24273Structurally defined web or sheet [e.g., overall dimension, etc.] including aperture
    • Y10T428/24322Composite web or sheet
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、VLS 1回路(大規模集積回路)と呼ばれ
る、少なくとも1つの集積回路を有する接続板の多層配
線網の形成方法に関するものである。
この接続板は、パッケージ内に配置される集積回路の支
持部材の表面に装着された複数の集積回路の相互接続に
使用されたり、もしくは、例えば、一般に「チップキャ
リヤ」と呼ばれる従来の支持部材の代用として、単に支
持部材として使用することができる。
従来の技術 そのような接続板では、多層配線網は、通常、1つまた
は複数の集積回路の給電電位を分配する導体面を備える
絶縁プレートによって構成されている基板によって支持
されている。基板は、焼結セラミックプレートか、また
は、有機材料製、例えば、プラスチック製のプレートで
あることがある。しかし、また、このような接続板を、
柔軟性のある接続板の形をとる多層配線網だけで形成す
ることもできる。さらに、接続板は、複数の集積回路を
備え、いわゆるウェハ技術によってこれらの集積回路の
相互接続するための多層配線網によって被覆された半導
体材料製のプレートであることもある。これらのどの接
続板の場合も、多層配線網は、導体層と絶縁層を交互に
積層させることによって構成される。この積層では、絶
縁層を貫通する孔を形成して、隣接する導体層との電気
接続を形成する。導体層は、通常、アルミニウムまたは
銅製であり、絶縁層は、現在は、ポリイミド等の重合材
料によって形成されるのが好ましい。
多層配線網の製造における問題は、比較的平坦な層を得
ることにある。従来の製造方法は、導電材料層で導体を
形成し、通常、“ペースト”と呼ばれる粘性のある液体
状の重合可能な材料の絶縁層でその導体層を被覆する。
このペーストによって、下にある導体層の対応する縁部
より低い段または凹凸を備える表面が得られるという利
点がある。この方法では、少量の重合可能な材料を遠心
力を利用して塗布するか、ペーストをスパッタリングす
るか、または、例えば、シルクスクリーン印刷によって
ペーストをコーティングする。次に、このペーストを重
合する。当然、この方法の実施条件では、この重合層は
、重ねられた2つの導体層間を確実に絶縁するのに必要
な厚さを備えることになる。
更に、絶縁層は、形成すべきスルーホール(ピアホール
(via−holes))の位置を決定するマスクによ
って被覆される。従来では、これらのスルーホールの口
を広げて、らっは形にして、上部の導体層の導体は、絶
縁層上、形成したばかりのスルーホールの壁及びスルー
ホールの底部に形成する導体領域上に延在している。そ
の結果、スルーホールの位置に多数の凹部を備える上部
導体層が形成される。多数の層を積層させることによっ
て、くぼみの深さはより深くなり、その結果、積層され
た導体層に不連続が生じる恐れがあることが分かる。ま
た、スルーホールの形成及びその口の拡大は、この方法
の困難な段階である。
この方法の改良は、スルーホールを垂直線を中心にらせ
ん状にずらして、スルーホールが重なることを避けるこ
とにある。しかし、第1の欠点は、同一の絶縁層内での
スルーホールの密度が小さくなり、従って、多層配線網
内での導体の全体的な密度が小さくなることである。第
2の欠点は、スルーホールがずらされて配置されている
ことによって、多層配線網中で信頼性の高い導体層の数
を極めて急激に減らすことである。例えば、互いに90
°ずつずらして、らせん状に配置することによって、第
5番目の層のスルーホールは、第1番目の層のスルーホ
ールと重なり、場合によってはその間にある4つのスル
ーホールが歪む。実際、この方法は、通常、約5つの導
体層を重ねる積層に限定される。
この問題点の最近の解決法は、導体層の導体ににピラー
を形成し、全体をペーストで被覆して、このペーストを
重合させ、絶縁層を形成する。絶縁層は、重ねられる2
つの導体層間に所望な絶縁を確保するのに十分な相当な
厚さとなり、一方、ピラーの部分は薄い絶縁材料が被覆
する。絶縁層は、スルーホールの形態を有するマスクに
よって被覆される。次に、絶縁層を選択的にエツチング
して、ピラーの上部面を露出させ、スルーホールの口を
広げる。ピラーを使用することによって、これらのスル
ーホールは、前述した従来の方法によって得られたスル
ーホールより明らかに浅い。
従って、上層の導体層は、かなり平らになる。
この解決法が示す問題点は、ピラーを備える導体層上で
重合された絶縁層の従来の形成方法の以下に述べる例か
ら明らかである。導体層は、基準表面上に形成され、こ
の基準表面に対して高さHのピラーを備える、高さを有
する導体によって構成されているとする。この導体層上
に、少量のポリアミン酸の粘度の高いペーストを堆積さ
せる。
回転させて、少量のペーストを導体層全体に塗布するが
、その厚さTOは、ペーストの粘度、回転速度及び導体
層の形状によって決まる。炉内で、ペーストをプリベー
クする。ブリベータの温度は、ペーストの重合が始まる
イミド化の温度(約220℃〉より低くなければならな
い。このプリベータによって、ポリアミン酸を硬化させ
、ペーストに混入されていた溶媒の一部分を除去する。
この除去される溶媒部分は、実際には約130〜200
℃の範囲にあるプリベークの温度による。プリベークさ
れた層の厚さT1は、層内に残留する溶媒の量、従って
、プリベーク温度とペーストの種類によって決定される
。イミド(g温度の近傍でプリベークされた°標準的な
ペーストの厚さT1は、ペーストの初めの厚さTOの約
40%まで減少される。次に、通常、約400℃の温度
で、プリベークした層を重合させる。その結果生じたポ
リイミド層の厚さT2は、ペーストの種類やプリベーク
温度により程度は異なるが、厚さT1より小さい。結局
、通常のペーストでは、厚さT2は、ペースト層の初期
の厚さTOの約50%である。ポリイミドの表面は、全
体的に平坦であるが、導体の縁部及びピラーの位置に段
部がある。
ここで、導体の高さhに対する段部の高さをSとし、下
側に接する絶縁層の表面のピラーの高さHに対する段部
の高さをSとする。絶縁層の平坦化率は、一般にDOP
率と呼ばれる値l −s / hによって決定される。
この式は、数値りが何であっても、最初に導体層に塗布
されたペーストの高さが値りにほぼ等しいか、それ以上
であっても、この式は有効である。従って、同じ条件で
、また、DOP率=1−3/Hが得られる。現在の標準
的な層のDOP率は、約0.4である。これは、h=5
pmの時はs=3 μm5H=20μmの時は5=12
μmであることを意味する。実際、ピラーによる段部S
の大きさによってピラーの高さHが低くなる。しかし、
絶縁層の最小の厚さは、重ねられた導体層間の良好な電
気絶縁を確保するために、比較的大きくなければならな
い。従って、ピラーの高さを小さくすると、絶縁層の中
に比較的深いスルーホールを形成することが必要になる
。その結果、現在の標準的な製品では、導体層中にピラ
ーを設ける解決法によっては、絶縁層の平坦性を向上さ
せる観点では上記の従来の方法をさほど改善しない。段
部の高さを小さくするために、製造者は、現在、より高
いDOP率を有する製品を研究している。しかし、従来
の技術では、段部が残り、この段部を開いて、ピラー〇
上面を露出させるスルーホールを形成しなければならな
い。このスルーホールの形成は、困難な作業であること
が分かった。実際、この作業は、マスクの積層とピラー
上のスルーホールの配置を決定する正確な位置決定を必
要とする。また、エツチング時間は、従来、°ピラー〇
金属の出現を検出する光学的手段によって決定される。
この場合、これらの光学的手段は、金属の検出を困難に
するスルーホール中で作動しなければならない。検出が
早すぎると、ポリイミドの残留した膜の存在によって、
ピラーと上部導体層との電気コンタクトの品質が影響を
受ける。
本発明が解決しようとする課題 従って、現在の課題は、普通の、高価でなく、信頼性の
あるペーストを使用して、下側に接する導体層のピラー
の高さとは無関係にほぼ平坦な表面を得ることができる
一方、はぼ平坦な絶縁層にスルーホールを形成しないこ
とである。従って、このような方法によれば、はぼ平坦
な絶縁層によって正確に且つ信頼性の高い方法で分離さ
れた、多数の信頼性の高い導体層を堆積させることがで
きる。本発明は、そのような方法を提供することを目的
とする。
課題を解決するための手段 本発明によるならば、少なくとも1つの高密度集積回路
を接続する多層配線網(12)の形成方法であって、導
体層上に絶縁層を形成し、該絶縁層をエツチングして上
記導体層の所定の部分を露出させる工程を含み、上記絶
縁層は、段部の最大の高さ(S)が所望の数値(V)に
ほぼ等しいかまたはそれより小さい表面を得ることので
きる平坦化率(D○P)を有する材料から形成されてお
り、エツチングを上記絶縁層の表面全体に対して均一に
行うことを特徴とする方法が提供される。
その結果、交互に堆積された導体層と絶縁層とによって
構成された多層配線網を備え、各導体層はピラーを備え
る導体を含む、少なくとも1つの高密度集積回路の接続
板であって、上記絶縁層は下側に接する導体層のピラー
の上面とほぼ平らであることを特徴とする接続板が形成
される。
本発明の特徴及び利点は、添付図面を参照して説明する
以下の実施例によって明らかとなろう。
実施例 第1図は、本発明による方法によって形成された接続板
10の部分的な断面図である。接続板10は、その表面
に少なくとも1つの集積回路(図示せず)と接続する多
層配線網12を備える基板11によって構成されている
。この基板11は、通常、例えば、1枚のセラミックプ
レートであり、各々、この接続板に装着される集積回路
の給電電位UaSIJbを分配する導体面13a、13
bを備える。多数の導体ピラー14a、14bは基板1
)のを貫通して、各々、電位面13a、13bと接触し
ており、基板11の同一面上に露出している。
多層配線網12は、基板11のこの面上に形成されてお
り、交互に重ねられた導体層と絶縁層の積層体によって
構成されている。この多層配線網12は、第1の絶縁層
15、第1の導体層16、第2の絶縁層17、第2の導
体層18及び集積回路を支持するための第3の絶縁層1
9を備える。これらの絶縁層15.17.19は、導体
面14及び導体層16及び18を図示していない集積回
路に電気接続するためのスルーホール20を備える。ス
ルーホール20は、各々、このスルーホールの高さの導
体ピラー2)のを備える。
図示した実施例では、導体ピラー21は、均一な横断面
を備える。ピラー21の横断面は、円筒形または角柱形
であることがある。
第2図Aから第2図Hは、絶縁層のいずれか1つの形成
のための本発明による第1の方法の連続的な段階を図示
したものである。ここで、実施例としては選択したのは
、第1図に図示した多層配線網12の導体層16上の第
2の絶縁層17である。第2図Aは、この方法の第1段
階を図示したものである。導体層16は、本発明によっ
て形成された絶縁層15上に積層された2つの導体16
a、16bによって構成されている。本発明の特徴をは
っきりするために、絶縁層15は、図示したように、平
坦な上部表面15aを備えており、この面を、形成され
る様々な高さと厚さの基準とすることにする。図示した
実施例では、導体16a及び16bの高さhは、他の層
の全部の導体16及び18と同様に、h=5μmである
。図示した導体16aは、高さ8217μmのピラー 
を構成する。図示した導体16bは、下側に接する絶縁
層15のピラー14aと接触している。
形成した多層配線網12では、導体層の導体の広い底部
上にピラーを形成し、最終的な高さH=15μmにする
。第2図Aから第2図Hに図示した方法の実施例の特徴
は、最初に、所望の最終的な高さよりeの分く例えば2
μm)だけ高さが僅かに大きいピラーを形成することに
ある。その理由は、後で説明する。
第2図B及び第2図Cは、各々、導体層上に重合可能な
材料からなる絶縁層を形成する従来の方法の段階を図示
したものである。第2図Aに図示した導体層16上に、
現在広く使用されているポリアミン酸ペーストを少量堆
積させる。このペーストは、例えば、平坦化率DOPが
0.4である、商品名ピーアイ25−25 (P I2
5−25)で、デュポンドゥヌムール(Dupont 
de Nemours)社によって製造されているペー
スト等である。この状態の接続板10を回転させて、遠
心力によって導体層16の全体に均一にペーストを塗布
し、基準面1.5aに厚さT′°1のペースト層22′
′を得ることができる。
ペーストのDOP率を考慮すると、層221の上部面2
2°”aには、導体16b等の導体だけの部分において
、その側面の位置に位置に段部s″1と、導体16a等
の結合された導体によって支持されたピラー21の側面
の位置に高さS” 1の段部とができる。次に、接続板
10を炉内に入れて、ペースト層22°°のプリベータ
を実施する。このプリベータは、ペーストのイミド化温
度(220℃)より低い温度で行われる。温度に応じて
、層22°゛のペーストはその溶媒の一部分を放出し、
ポリアミン酸の凝固した塊の形となる。このようにして
、凝固したポリアミン酸層22′ が得られる(第2図
C)。その層の厚さT″1は、層22″′の厚さT11
 (第2図B)よりかなり薄い。対応する段部s’l及
びS’lの高さは、同じ割合で小さくなる。
従来の多層配線網12中の絶縁層の形成方法は、次に、
層22” をイミド化することからなる。その結果、厚
さT1で、同じ割合で小さくな二た段部S1及びSlを
備える層22(第2図F〉が得られる。この方法では、
次に、層22の選択的エツチングを行い、ピラー21の
上面を露出させる。
本発明による方法は、最大の高さが所望の値Vにほぼ等
しいかそれ以下の段S4、S4を備える上部面25aが
得られるまで、複数の単位層23.24.25を順次形
成する(第2図F)。選択した実施例では、所望の値V
は、約2μmである。第1の単位層となる層22の厚さ
は、ピラー21の高さ8217μmとほぼ等しい。DO
P率=0.4を考慮すると、層22の表面22aは、段
S 1 層10.2μm及び5l=3μmを備える。ペ
ース) 22”の層(12fflB)の厚さは、これら
の条件では、大体T”1=30μmであり、段はS” 
1=18μm及びs”1=5μmである。プリベークは
、約200℃で、1時間かけて実施し、単位層22°(
第2図C)の厚さが大体T’ 1 =19μmになり、
段がS′1=11μm及びs′1=3μmになるように
する。
第1の単位層22の段部S1及びslを第2図Aに図示
した導体層16の高さH及びhと等しいとみなして、第
2図B及び第2図Cと同様な方法で、第2のポリイミド
単位層23(第2図F〉を形成した。すなわち、第2の
単位層23の段部S2及びS2は、以下の平坦化率DO
Pの式;0.4=1−32/S 1 = 1−s 2/
s 1によって決定される。
ポリイミド層の厚さが段部の最大の高さとほぼ等しくな
るようにペーストを塗布することを規則とすると、第2
の単位層23の厚さはT2=31=10μmとなり、そ
の表面23aの段部は52=6μm、52=2μmとな
る。第2のポリイミド単位層23は、第2図Cの単位層
22′と同じ条件でプリベークしたポリアミン酸単位層
23′〈第2図D)から形成される。単位層23° は
まだイミド化されていないので、その単位層23′  
の総量はより多い。
また、第3の単位層24″ を堆積させ、プリベークさ
せる(第2図E)。この層をイミド化して、単位層24
を得る(第2図F)。この単位層24の厚さはT3=3
2=6μmであり、段部の高さは、53=3.6.um
及び53=1μmである。段部S3は明らかに所望の最
大値V=2μmより大きいので、第4の単位層25′(
第2図E〉は、イミド化の後、゛この第4のポリイミド
単位層(第2図F)の厚さがT4=33=3.6μmと
なり、段部の高さが34=2μm及び54=0.7μm
となるように形成される。最大の高さS4の段は所望の
値Vにほぼ等しいので、この第4の単位層が最後の単位
層である。このようにして、層状になった層26゜が得
られる。
実際、プリベータによって、単位層22′〜25゜(第
2図E)を形成し、層26° のプリベークされたポリ
アミン酸の塊全部をイミド化する。選択した実施例では
、接続板10を約11時間かけて400℃でベータして
、層26・のイミド化を実施する。その結果、第2図F
の多層ポリイミド層26が形成される。次に、この層を
均一に異方性エツチングして、ピラー21の上面を露出
させる。この状態で、最終的な絶縁層17が得られる(
第2図G〉。エツチングによって、最後の単位層25の
面25aの状態が変わることはないので、層17は、第
4の単位層25の高さS4及びS4の段部を有している
。エツチングは、フルオロ化成分と結合させた酸素下で
の反応性イオンのプラズマによる従来の方法、すなわち
、プラズマ反応性イオンエツチングという名で周知の方
法によって実施される。この方法は、エツチング速度が
11分につき0.7μm、すなわち、最も普及している
純粋な酸素下でのプラズマによるエツチングの速度の3
〜4倍であるという利点がある。
本発明の特徴によると、ポリイミド層26のエツチング
は、第2図Gに図示したピラー21の上面の位置で終わ
らず、第2図Aに示した大きさe(本実施例では2μm
)の分だけ僅かであるがより下に位置までになる。ピラ
ー21の上から2μmを除去して、このピラーを層17
の周囲のポリイミドと同じ高さにする(第2図H〉。こ
の除去によって、従来の技術の問題が解決される。この
従来技術によると、第2図Cの層22° をイミド化し
て、次に、エツチングして、ピラー21の上面を露出さ
せていた。しかし、ピラー21の金属表面の微小な欠陥
によって、ポリイミドの部分が残り、ピラーと上の層の
導体との間のコンタクトの機械的及び電気的品質を損な
うことがあった。本発明によって、各ピラー21におい
て、ポリイミドが除去された金属表面を得ることができ
る。このエツチングは、イオンによる方法によって実施
されたが、機械的に擦ったり、または、特に、化学的エ
ツチングによっても実施することができる。
本発明は、多数の利点を備えるが、主に、下側に接する
導体層のピラーの高さと無関係にほぼ平坦な絶縁層を形
成する方法を提供する。また、多層絶縁層の均一なエツ
チングによって、最終的にピラーを合わせて平坦な絶縁
層が得られ、この層は重ねられた2つの導体層間の所望
の電気絶縁を確実に実施する。また、均一なエツチング
によって、マスクの積層とスルーホール形成のためのそ
の位置決定工程を省略することができ、エツチングの終
わりの決定に関する感度が明らかに向上する。実際、金
属とポリイミドの表面との間の対比が多層絶縁層のほぼ
平らな表面全体で明らかになり、エツチング方法を良好
に制御できる。ピラー21の高さが僅かに(約2μm)
高い時、この利点を利用して、金属表面が確実に信頼で
きる機械的及び電気的接続を実施するように、このピラ
ーの高さを低くすることができる。また、多層の絶縁層
の形成方法は、ポリイミドの層の形成で周知であり、且
つ、制御しやすい段階によって実施される。また、本発
明による方法は、以下に示すように、様々に変更するこ
とができる。
第3図Aから第3図Eは、導体層16のピラー上に装着
された導体の位置での詳細な拡大図であり、各々、本発
明による第1図に図示した多層配線網12の第2の絶縁
層17の第2の形成方法の連続した段階を図示したもの
である。第3図A及び第3図Bは、各々、第2図A及び
第2図Eに対応する。
第3図Aでは、本発明の方法によって形成され、平坦で
あるとした基準平面15aを備える絶縁層15は、高さ
h=5μmの導体16aを支持しており、この導体16
a上には高さH=17μmのピラー21が装着されてい
る。上記の第1の方法と同様に、目的は、その高さSが
大体V=2μm以下である段を備える最終絶縁層17’
)得ることである。使用したベニストはジェネラルエレ
クトリック(General[Electric)社に
よって製造され、平坦化率DOP=0.5である、ポリ
イミドシロキサンである。ペーストのスパッタリング、
それに続くプリベータによって得られた、重ねられた層
を第3図Bに図示した。図示した実施例では、各層の厚
さは、上記の方法と同様に、およそ、下側に接する層の
段の高さに対応する。イミド化された層について有効な
平坦化率DOPの式を使用して、段部S)のを計算する
と、8.5μmである。200℃でプリベークしたペー
ストの層22° では、約10μmの僅かに高い段部が
この数値に対応する。予備焼成したペーストの第2の層
23° を堆積させて、第2のポリイミド層を得る。こ
の層の段部S2を計算すると、4.25μmになる。層
23°の表面23″aでは、5μmより僅かに低い段部
S″2がこの数値に対応する。
第3の層24′ を形成すると、段部S3が得られる。
この段部の数値を計算すると、2.12μmである。
このように、プリベークしたペーストの第3の層24′
の表面24′aは、約2.5μmの段部を示す。第3の
層24の段部の最大高さS3は、第3図Bの層全体のイ
ミド化によって形成され、その高さは最終絶縁層17の
所定の目標値である2μmにほぼ等しいことに注目する
ことが重要である。従って、図示した実施例では、この
数値は、3つの層を堆積させるだけで得られた。
第2の方法によると、3つの単位層22°、23′及び
24゛によって形成された層26′のイミド化の前に、
エツチングを実施した。実際、純粋なヒドラジン水化物
溶液中で、1分につき約0.4μmの速度で、エツチン
グを行った。ピラー21の上面が現れた瞬間に、エツチ
ングを停止した。このようにして得られたエツチングさ
れた層2v  を第3図Cに図示した。次に、接続板1
0を約11時間の周期の間400℃でベータして、層2
7′  のイミド化を実施した。
このようにして、ポリイミドの最終絶縁層17を形成し
たく第3図D)。この層は、第3図Bの表面24°aの
段を再現する。イミド化を考慮すると、これらの段の最
大値は、所望な約2μmになる。
イミド化して、プリベークしたペーストの層2T(第3
図C)が含む溶媒を除去すると、層17は僅かに収縮し
、ピラー21の上面の高さより僅かに低くなる。このピ
ラーを絶縁層17の高さと等しくするためにピラーの金
属を対応するように除去する(第3図E)と、上記の方
法と同様に、ポリイミドが除去された金属表面を得るこ
とができ、上の導体層18との良好な接触を確実にする
ことができる。
別の実施例は、高さH=17.3μmのピラーを支持す
る接続板に関するものであり、アメリカ合衆国に本拠の
あるナショナル スターチ アンドケミカル コーポレ
ーション(National 5tarch andC
hemical Corporation)社によって
製造されティる商品名テルミット(THBRMID) 
BL−5512のポリイミドペーストを使用した。最終
的な層な厚さが各々約10μmであることを除いて、第
2図を参照した説明した第1の方法と同様にして、3つ
の層を順次堆積させた。段53=1.7μmを得るため
には、3つの層で十分である。酸素とフルオロ化された
気体を主成分とする反応性イオンプラズマによってエツ
チングを実施した。エツチング速度は、1分につき約0
.6μmである。
本発明による方法の一般化は、平坦化率DOPを参照し
て行われる。第1の層22では、DOP=1−31/H
であり、従って、51=H(1−DOP)である。第2
の層23では、DOP= l−32/S1であり、従っ
て、52=31  (1−DOP)=H(1−DOP)
2である。その結果、本発明の原理は、多層の層を構成
する時、重合可能の材料のDOP率を人為的に大きくす
ることである。本発明の極端な事例は、その平坦化率D
OPが、その層の厚さが接して重ねられた導体層間の所
望な絶縁を確保するのに必要な厚さである1つの層だけ
で所望の数値Vにほぼ等しいかそれより小さい最大の段
部Sを得るのに十分である材料を使用する場合である。
この時、この層の均一なエツチングを実施するだけで、
例えば、第1図に図示したような所望の最終層を得るこ
とができる。
この方法は、ポリイミドに限定されず、重合可能なペー
スト、ポリマー、または、所定の平坦化率DOPによっ
て塗布されるその他の絶縁材料ならばいずれにも適用で
きる。
【図面の簡単な説明】
第1図は、本発明による方法によって得られた多層配線
網を備える、少なくとも1つの高密度集積回路の接続板
の一部分の横断面図であり、第2図A〜第2図Hは、第
1図に図示した多層配線網の部分図であり、各々、本発
明による多層配線網の第2の絶縁層の形成方法の連続し
た段階を図示したものであり、 第3図A〜第3図Eは、第1図に図示した多層配線網の
詳細な拡大図であり、各々、本発明による第1図の多層
配線網の第2の絶縁層の形成方法の別の実施態様の連続
した段階を図示したものである。 〈主な参照番号〉 10・・・接続板 12・・・多層配線網 15.17.19・・・絶縁層 21・・・ピラー 22.23.24.25・・・単位層 26・・・絶縁層 11・・・基板 14.16.18・・・導体層

Claims (9)

    【特許請求の範囲】
  1. (1)少なくとも1つの高密度集積回路を接続する多層
    配線網(12)の形成方法であって、導体層上に絶縁層
    を形成し、該絶縁層をエッチングして上記導体層の所定
    の部分を露出させる工程を含み、上記絶縁層は、段部の
    最大の高さ(S)が所望の数値(V)にほぼ等しいかま
    たはそれより小さい表面を得ることのできる平坦化率(
    DOP)を有する材料から形成されており、エッチング
    を上記絶縁層の表面全体に対して均一に行うことを特徴
    とする方法。
  2. (2)上記材料の連続した複数の層で上記絶縁層を形成
    することことを特徴とする請求項1に記載の方法。
  3. (3)上記絶縁層を、重合可能な材料から形成すること
    を特徴とする請求項1または2に記載の方法。
  4. (4)上記複数の層は、各々、重合温度より低い温度で
    プリベークしたペーストの層によって形成することを特
    徴とする請求項3に記載の方法。
  5. (5)上記エッチングを、上記複数の層からなる絶縁層
    の重合前に実施することを特徴とする請求項3または4
    に記載の方法。
  6. (6)上記エッチングを、上記複数の層からなる絶縁層
    の重合後に実施することを特徴とする請求項3または4
    に記載の方法。
  7. (7)最初に上記ピラー(21)を上記導体層から厚さ
    eだけ高くし、上記複数の層からなる絶縁層をエッチン
    グして、上記ピラーの上面から上記厚さeだけ低い層を
    得て、上記ピラーの突出部分eを除去して、上記のエッ
    チングされた絶縁層の表面を平坦にすることを特徴とす
    る請求項1〜6のいずれか1項に記載の方法。
  8. (8)交互に堆積された導体層及び絶縁層によって構成
    された多層配線網(12)のを備える、少なくとも1つ
    の高密度集積回路を有する接続板(10)であって、上
    記導体層は各々ピラー(21)が装着された導体を含み
    、上記絶縁層は、下側に接する導体層のピラー(21)
    の上面とほぼ平坦である、請求項1〜7のいずれか1項
    に記載の方法の実施によって得られることを特徴とする
    接続板。
  9. (9)上記絶縁層は、重合材料によって形成されている
    ことを特徴とする請求項8に記載の接続板。
JP2201017A 1989-07-27 1990-07-27 高密度集積回路のための接続板の多層配線網の導体層上に絶縁層を堆積させる方法及びそれによって得られる接続板 Expired - Lifetime JPH0734509B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8910158A FR2650472A1 (fr) 1989-07-27 1989-07-27 Procede de depot d'une couche isolante sur une couche conductrice du reseau multicouche d'une carte de connexion de circuit integre de haute densite, et carte en resultant
FR8910158 1989-07-27

Publications (2)

Publication Number Publication Date
JPH0364993A true JPH0364993A (ja) 1991-03-20
JPH0734509B2 JPH0734509B2 (ja) 1995-04-12

Family

ID=9384214

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2201017A Expired - Lifetime JPH0734509B2 (ja) 1989-07-27 1990-07-27 高密度集積回路のための接続板の多層配線網の導体層上に絶縁層を堆積させる方法及びそれによって得られる接続板

Country Status (6)

Country Link
US (1) US5082718A (ja)
EP (1) EP0415806B1 (ja)
JP (1) JPH0734509B2 (ja)
DE (1) DE69001733T2 (ja)
ES (1) ES2042242T3 (ja)
FR (1) FR2650472A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4108986A1 (de) * 1990-03-19 1991-09-26 Hitachi Ltd Zusammengeschaltete, mehrschichtige platten und verfahren zu ihrer herstellung
JP2503725B2 (ja) * 1990-05-18 1996-06-05 日本電気株式会社 多層配線基板
US5118385A (en) * 1991-05-28 1992-06-02 Microelectronics And Computer Technology Corporation Multilayer electrical interconnect fabrication with few process steps
US5432999A (en) * 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
JP3925283B2 (ja) * 2002-04-16 2007-06-06 セイコーエプソン株式会社 電子デバイスの製造方法、電子機器の製造方法
KR20210133524A (ko) * 2020-04-29 2021-11-08 삼성전자주식회사 배선 구조체 및 이를 포함하는 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244797A (ja) * 1987-03-31 1988-10-12 日立化成工業株式会社 配線板の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1006498A (en) * 1963-08-26 1965-10-06 Marconi Co Ltd Improvements in or relating to circuit connector assemblies
FR2133156A5 (ja) * 1971-04-09 1972-11-24 Cii
US4218283A (en) * 1974-08-23 1980-08-19 Hitachi, Ltd. Method for fabricating semiconductor device and etchant for polymer resin
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
JPS60180197A (ja) * 1984-02-27 1985-09-13 宇部興産株式会社 多層プリント配線板の製造方法
US4519872A (en) * 1984-06-11 1985-05-28 International Business Machines Corporation Use of depolymerizable polymers in the fabrication of lift-off structure for multilevel metal processes
US4622058A (en) * 1984-06-22 1986-11-11 International Business Machines Corporation Formation of a multi-layer glass-metallized structure formed on and interconnected to multi-layered-metallized ceramic substrate
US4670091A (en) * 1984-08-23 1987-06-02 Fairchild Semiconductor Corporation Process for forming vias on integrated circuits
US4605470A (en) * 1985-06-10 1986-08-12 Advanced Micro Devices, Inc. Method for interconnecting conducting layers of an integrated circuit device
JPS61296800A (ja) * 1985-06-25 1986-12-27 日本電気株式会社 設計変更用電極
US4700473A (en) * 1986-01-03 1987-10-20 Motorola Inc. Method of making an ultra high density pad array chip carrier
JPH0716094B2 (ja) * 1986-03-31 1995-02-22 日立化成工業株式会社 配線板の製造法
JPS63170994A (ja) * 1986-05-30 1988-07-14 古河電気工業株式会社 多層プリント配線板及びその製造方法
EP0256778A3 (en) * 1986-08-08 1989-03-08 Ronald Krajewski Multi-layer printed circuit structure
DE3735959A1 (de) * 1987-10-23 1989-05-03 Bbc Brown Boveri & Cie Mehrlagige duennschichtschaltung sowie verfahren zu deren herstellung
US4963697A (en) * 1988-02-12 1990-10-16 Texas Instruments Incorporated Advanced polymers on metal printed wiring board
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
JPH0247892A (ja) * 1988-08-10 1990-02-16 Hitachi Ltd セラミック多層配線基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244797A (ja) * 1987-03-31 1988-10-12 日立化成工業株式会社 配線板の製造方法

Also Published As

Publication number Publication date
DE69001733D1 (de) 1993-07-01
EP0415806A1 (fr) 1991-03-06
EP0415806B1 (fr) 1993-05-26
DE69001733T2 (de) 1993-09-02
ES2042242T3 (es) 1993-12-01
US5082718A (en) 1992-01-21
JPH0734509B2 (ja) 1995-04-12
FR2650472A1 (fr) 1991-02-01

Similar Documents

Publication Publication Date Title
JP3014310B2 (ja) 積層配線基板の構造と製作方法
JP3048905B2 (ja) 積層配線基板構造体、及びその製造方法
US5116463A (en) Detecting completion of electroless via fill
JP2773366B2 (ja) 多層配線基板の形成方法
KR20140123466A (ko) 계단식 구멍을 갖는 다층 전자 구조체
JPH0360188A (ja) 高密度集積回路を有する接続板の多層配線網の形成方法
JPH0364993A (ja) 高密度集積回路のための接続板の多層配線網の導体層上に絶縁層を堆積させる方法及びそれによって得られる接続板
JPH0653660A (ja) 配線層の平坦化方法
JPS59228789A (ja) 一導体層をもつプリント回路の作成方法
US6711813B1 (en) Method for fabricating a thin film build-up structure on a sequentially laminated printed circuit board base
JPH0746755B2 (ja) 多層薄膜構造の製造方法
JP2002111185A (ja) バンプ付き配線回路基板及びその製造方法
JPH0496254A (ja) 薄膜多層回路基板とその製造方法
JPH09139387A (ja) 半導体装置の電極形成方法
JPH08250858A (ja) 回路基板
US20230199957A1 (en) Multilayer substrate and manufacturing method therefor
TW466733B (en) Resin laminated wiring sheet, wiring structure using the same, and production method thereof
JPS60167306A (ja) プリントコイルの製造法
JPS61179597A (ja) 多層配線形成方法
JP2003513456A (ja) 積層印刷回路板の製造方法
JPH036893A (ja) 多層薄膜配線基板
JPH07307566A (ja) 多層配線基板の製造方法
JPH03104190A (ja) 多層配線板およびその製造方法
TW202337277A (zh) 雙面導電的層疊結構及其製造方法
JPS63207153A (ja) 半導体装置の製造方法