JPH0247892A - セラミック多層配線基板 - Google Patents

セラミック多層配線基板

Info

Publication number
JPH0247892A
JPH0247892A JP63198055A JP19805588A JPH0247892A JP H0247892 A JPH0247892 A JP H0247892A JP 63198055 A JP63198055 A JP 63198055A JP 19805588 A JP19805588 A JP 19805588A JP H0247892 A JPH0247892 A JP H0247892A
Authority
JP
Japan
Prior art keywords
power supply
power
lsi
feed
power consumption
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63198055A
Other languages
English (en)
Inventor
Akihiro Sakurai
桜井　昭寛
Yutaka Watanabe
裕 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63198055A priority Critical patent/JPH0247892A/ja
Priority to US07/388,961 priority patent/US4984132A/en
Publication of JPH0247892A publication Critical patent/JPH0247892A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩ等の電子部品を搭載する多層配線基板
に係り、特に消費電力の大きいＬＳＩ等の電子部品を搭
載するに適したセラミック多層配線基板に関する。
〔従来の技術〕
従来のセラミック多層配線基板（以下多層基板と略す）
は、特開昭５７−１０６０６２号に記載のように、電源
層を各ＬＳＩ領域ごとに独立させた構成としているが、
搭載ＬＳＩの消費電力が比較的小さかったことから、多
層基板の給電回路の抵抗を全体的に小さくすることによ
り、多層基板給電点からＬＳＩ給電部までの給電ドロッ
プを小さくでき、ＬＳＩＩＮｇ電部でのばらつきを抑え
、動作マージンを確保することができた。
〔発明が解決しようとする：ａ題〕
上記従来技術は、多層基板の給電ドロップによる搭載Ｌ
ＳＩ給電部の電位ばらつきの点について配慮されておら
ず、？ｇ費電力の大きなＩ、Ｓｒと消費電力の小さなＬ
ＳＩを混在して多層基板上に搭載した場合、消費電力の
多少によってＬＳＩ給電部の電位がばらつき、動作マー
ジンを低下させてしまう問題があった。
本発明の目的は、搭載する電子部品の消費電力の大小に
よる給電部の電位のばらつきを抑えた多層基板を提供す
ることにある。
〔課題を解決するための手段〕
上記目的は、（１）複数の電子部品を搭載するために複
数の給電回路を有するセラミック多層配線基板において
、上記給電回路は、それぞれ給電する電子部品の消費電
力に対応してその抵抗を減少させた構成とし、各電子部
品の給電部の電位を実質的に同一にしたことを特徴とす
るセラミック多層配線基板、（２）複数の電子部品を搭
載するために複数の給電回路を有するセラミック多層配
線基板において、上記給電回路は、給電する電子部品の
消費電力が所定の値以上であるとき、その抵抗を減少さ
せた構成とし、電子部品の給電部の電位を所定の値以上
としたことを特徴とするセラミンク多層配線基板によっ
て達成される。
本発明において、電子部品の消費電力に対応して給電回
路の抵抗を減少させるには、例えば多層基板のスルーホ
ール数を変える、多層基板のスルーホールの径を変える
、多層基板の電源層の接続形状を変える等の方法が用い
られる。またこれらを組み合わせて用いることもできる
。
さらにまた上記消費電力に対応して抵抗を減少せしめる
のは、消費電力の多いものについてだけ行なうことがで
きる。例えば、ある所定の消費電力のものまでは一定の
抵抗の給電回路とし、所定の消費電力を越えるものにつ
いてのみ消費電力に対応してその抵抗を減少せしめれば
よい。
さらにまた５本発明は、消費電力に対応して抵抗を減少
せしめるのに、各位に完全に対応して抵抗を変化させる
のでなく、ある段階毎に抵抗を減少させることができる
。例えば、所定の消￥ＩＩ：を力のものまでは一定の給
電回路とし、それを越えるものはスルーホール数を２倍
とし、さらにある消費電力を越えるものはスルーホール
数を３倍にする等の方法をとることができる。このよう
な方法は多層基板の設計、製造が簡便である利点がある
。
〔作用〕
多層基板への搭載する電子部品の消費電力が大きいほど
多層基板の電源スルーホールを多くする場合、例えば、
搭載ＬＳＩの消費電力が２倍の場合、電源スルーホール
数を２倍にすることにより、抵抗を１／２にでき、多層
基板の給電ドロップを一定にすることができる。
また、多層基板への搭載ＬＳＩの消費電力が大きいほど
多層基板の電源スルーホール径を大きくする場合、例え
ば、搭載ＬＳＩの消費電力が２倍の場合、電源スルーホ
ール径をＪＦＩ’−倍（１，４１倍）にすることにより
、抵抗を１／２にでき、多層基板の給電ドロップを一定
にすることができる。
また、搭載ＬＳＩの消費電力が大きいほど、電源層導体
部の形状を変えて、抵抗を小さくする場合も同様に多層
基板の給電ドロップを一定にすることができる。これら
によって多層基板の給電ドロップを一定に抑え、各ＬＳ
Ｉの動作マージンを確保できる。
〔実施例〕
以下、本発明の一実施例を第１図及び第２図により説明
する。多層基板１は、電源スルーホール２．２ａ、２ｂ
及び電源層３，３ａを有し、複数のＬＳＩ５，５ａを搭
載する構造となっている。ＬＳＩ５．５ａへの給電は、
多層基板の給電点７から電源スルーホール２ｂ、電源層
３ａ、電源スルーホール２．電源層３の電源層導体４を
通し、さらに電源スルーホール２ａにより、ＬＳＩ給電
部６から行なわれる。
搭載するＬＳＩ５，５ａの消費電力の大きさにかかわら
ず、多層基板の給電点７から、ＬＳＩ給電部６までの給
電ドロップを一定にするため、各ＬＳＩ５，５ａの消費
電力に比例して電源スルーホール２の数を設定し、給電
ドロップを一定にする。なお消費電力の平方根に比例し
て電源スルーホール２の径を設定しても、または消費電
力に比例して電源層３の電源層導体４の幅を設定しても
給電ドロップを一定にできる。またこれらを組み合わせ
ることもできる。例えば、ＬＳＩ５の消費電力が、ＬＳ
Ｉ５ａの消費電力の２倍の場合には、電源スルーホール
２の数を２倍にするか、電源スルーホール２の径を５７
倍（１，４１倍）にするか。
電源層３の電源層導体４の幅を２倍にすることにより、
給電ドロップを一定にできる。
共通給電構造の電源層３ａがない場合にも同様に適用で
きる。
本実施例によれば、搭載する各ＬＳＩ５．５ａに対して
、多層基板１の給電ドロップを一定に保つことができる
ため、各ＬＳＩ５．５ａの動作マージンを確保すること
ができた。
〔発明の効果〕
本発明によれば、多層基板の各電子部品の領域毎の給電
ドロップを一定に保てるので、電子部品給電部の電位ば
らつきを抑え、動作マージンを確保することができた。
【図面の簡単な説明】
第１図は、本発明の一実施例の多層基板の透視図、第２
図は、その断面図である。 １・・・多層基板 ２．２ａ、２ｂ・・・電源スルーホール３．３ａ・・・
電源層　　　４・・・電源層導体５．５ａ−ＬＳ　Ｉ　
　　　　６−ＬＳ　Ｉ給電部７・・・給電点

Claims (2)

    【特許請求の範囲】
  1. １．複数の電子部品を搭載するために複数の給電回路を
    有するセラミック多層配線基板において、上記給電回路
    は、それぞれ給電する電子部品の消費電力に対応してそ
    の抵抗を減少させた構成とし、各電子部品の給電部の電
    位を実質的に同一にしたことを特徴とするセラミック多
    層配線基板。
  2. ２．複数の電子部品を搭載するために複数の給電回路を
    有するセラミック多層配線基板において、上記給電回路
    は、給電する電子部品の消費電力が所定の値以上である
    とき、その抵抗を減少させた構成とし、電子部品の給電
    部の電位を所定の値以上としたことを特徴とするセラミ
    ック多層配線基板。
JP63198055A 1988-08-10 1988-08-10 セラミック多層配線基板 Pending JPH0247892A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP63198055A JPH0247892A (ja) 1988-08-10 1988-08-10 セラミック多層配線基板
US07/388,961 US4984132A (en) 1988-08-10 1989-08-02 Multilayer wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63198055A JPH0247892A (ja) 1988-08-10 1988-08-10 セラミック多層配線基板

Publications (1)

Publication Number Publication Date
JPH0247892A true JPH0247892A (ja) 1990-02-16

Family

ID=16384781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63198055A Pending JPH0247892A (ja) 1988-08-10 1988-08-10 セラミック多層配線基板

Country Status (2)

Country Link
US (1) US4984132A (ja)
JP (1) JPH0247892A (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0797705B2 (ja) * 1989-07-17 1995-10-18 日本電気株式会社 多層セラミツク基板
FR2650471B1 (fr) * 1989-07-27 1991-10-11 Bull Sa Procede de formation de piliers du reseau multicouche d'une carte de connexion d'au moins un circuit integre de haute densite
FR2650472A1 (fr) * 1989-07-27 1991-02-01 Bull Sa Procede de depot d'une couche isolante sur une couche conductrice du reseau multicouche d'une carte de connexion de circuit integre de haute densite, et carte en resultant
JPH05219729A (ja) * 1992-02-07 1993-08-27 Sony Corp 直流電源装置
DE69330450T2 (de) * 1992-08-05 2001-11-08 Fujitsu Ltd Dreidimensionaler Multichipmodul
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
JP3099923B2 (ja) * 1992-11-30 2000-10-16 ケル株式会社 スタックタイプコネクタ
JPH07235775A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 多層プリント配線基板
US5761051A (en) * 1994-12-29 1998-06-02 Compaq Computer Corporation Multi-layer circuit board having a supply bus and discrete voltage supply planes
JP3199592B2 (ja) * 1995-01-27 2001-08-20 株式会社日立製作所 多層印刷回路基板
US5587887A (en) * 1995-05-01 1996-12-24 Apple Computer, Inc. Printed circuit board having a configurable voltage supply
US6727435B1 (en) * 1996-03-12 2004-04-27 International Business Machines Corporation Backplane power distribution system
US6175088B1 (en) * 1998-10-05 2001-01-16 Avaya Technology Corp. Multi-layer printed-wiring boards with inner power and ground layers
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6081026A (en) * 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
US20070166245A1 (en) * 2005-11-28 2007-07-19 Leonard Mackles Propellant free foamable toothpaste composition
DE102006018874A1 (de) * 2006-04-24 2007-10-25 Infineon Technologies Ag Schaltungsanordnung zur Koppelung einer Spannungsversorgung an ein Halbleiterbauelement, Verfahren zur Herstellung der Schaltungsanordnung sowie Datenverarbeitungsgerät umfassend die Schaltungsanordnung
JP2011146334A (ja) * 2010-01-18 2011-07-28 Three M Innovative Properties Co コンタクトピンホルダ
JP5833398B2 (ja) * 2011-06-27 2015-12-16 新光電気工業株式会社 配線基板及びその製造方法、半導体装置
US10701794B2 (en) * 2018-10-26 2020-06-30 Pegatron Corporation Printed circuit board and power copper surface configuration method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322778A (en) * 1980-01-25 1982-03-30 International Business Machines Corp. High performance semiconductor package assembly
JPS57106062A (en) * 1980-12-24 1982-07-01 Hitachi Ltd Package for integrated circuit
JPS6022394A (ja) * 1983-07-18 1985-02-04 日本電気株式会社 配線基板
US4560962A (en) * 1983-08-30 1985-12-24 Burroughs Corporation Multilayered printed circuit board with controlled 100 ohm impedance
US4553111A (en) * 1983-08-30 1985-11-12 Burroughs Corporation Printed circuit board maximizing areas for component utilization
US4628411A (en) * 1984-03-12 1986-12-09 International Business Machines Corporation Apparatus for directly powering a multi-chip module from a power distribution bus
JPS6132489A (ja) * 1984-07-24 1986-02-15 株式会社日立製作所 多層印刷回路基板
JPS6156493A (ja) * 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造

Also Published As

Publication number Publication date
US4984132A (en) 1991-01-08

Similar Documents

Publication Publication Date Title
JPH0247892A (ja) セラミック多層配線基板
JPH09180430A (ja) メモリカード
JPH09246684A (ja) Ｂｇａ実装構造
JP2629908B2 (ja) 多層配線基板の給電構造
JPH01224160A (ja) ソルダーマスク
JPS6151421B2 (ja)
JPS5810369Y2 (ja) 多層配線基板
JPH01183887A (ja) プリント配線板の回路形成方法
JPH06188527A (ja) 実装ボード
JPH0294460A (ja) 半導体素子の実装構造
JPH01114003A (ja) 抵抗チップ
JPS60111450A (ja) 半導体集積回路装置
JPH01158757A (ja) 回路実装構造
JPH05303451A (ja) 電源供給方式
JPH06302719A (ja) 多層構造のｉｃ基板
JPH0193196A (ja) プリント回路基板
JPH0340482A (ja) プリント配線基板
JPH0221696A (ja) 多層配線基板
JPH04239758A (ja) 半導体集積回路装置
JP2000156548A (ja) 電子回路部品の電源パターン接続構造
JPS5938059Y2 (ja) 回路パツケ−ジ
JPS5960521A (ja) 電圧安定化回路
JPH0449797B2 (ja)
JPH05152710A (ja) プリント配線板の面付け構造
JPH01145888A (ja) 印刷配線板