JPH0496254A - 薄膜多層回路基板とその製造方法 - Google Patents
薄膜多層回路基板とその製造方法Info
- Publication number
- JPH0496254A JPH0496254A JP20715990A JP20715990A JPH0496254A JP H0496254 A JPH0496254 A JP H0496254A JP 20715990 A JP20715990 A JP 20715990A JP 20715990 A JP20715990 A JP 20715990A JP H0496254 A JPH0496254 A JP H0496254A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- circuit board
- via hole
- interlayer connection
- small diameter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 34
- 239000010408 film Substances 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 239000004020 conductor Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000000992 sputter etching Methods 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 19
- 238000007747 plating Methods 0.000 abstract description 2
- 240000008042 Zea mays Species 0.000 abstract 1
- 235000005824 Zea mays ssp. parviglumis Nutrition 0.000 abstract 1
- 235000002017 Zea mays subsp mays Nutrition 0.000 abstract 1
- 229910052802 copper Inorganic materials 0.000 abstract 1
- 235000005822 corn Nutrition 0.000 abstract 1
- 229910052759 nickel Inorganic materials 0.000 abstract 1
- 229920001721 polyimide Polymers 0.000 description 8
- 239000009719 polyimide resin Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
薄膜多層回路基板とその製造方法に関し、薄膜多層回路
基板の配線密度の増大と品質および信顧性の向上を目的
とし、 絶縁基板上に導体配線層と絶縁膜とを交互に複数層重ね
前記絶縁膜の所要個所に層間接続部を形成して前記導体
配線層間の接続を行ってなる薄膜多層回路基板において
、前記層間接続部は前記絶縁膜に開けられた小径筒状部
と逆錐台部を組み合わせた漏斗状ビアホールの小径筒状
部に金属がビアフィルされて形成されるように薄膜多層
回路基板とその製造方法を構成する。
基板の配線密度の増大と品質および信顧性の向上を目的
とし、 絶縁基板上に導体配線層と絶縁膜とを交互に複数層重ね
前記絶縁膜の所要個所に層間接続部を形成して前記導体
配線層間の接続を行ってなる薄膜多層回路基板において
、前記層間接続部は前記絶縁膜に開けられた小径筒状部
と逆錐台部を組み合わせた漏斗状ビアホールの小径筒状
部に金属がビアフィルされて形成されるように薄膜多層
回路基板とその製造方法を構成する。
本発明は薄膜多層回路基板、とくに、ポリイミド樹脂を
層間絶縁膜として使用する薄膜多層回路基板の層間接続
部の構造の改良とその製造方法に関する。
層間絶縁膜として使用する薄膜多層回路基板の層間接続
部の構造の改良とその製造方法に関する。
近年、半導体集積回路や混成集積回路の集積度が増加し
、大規模化する傾向がますます強くなってきた。
、大規模化する傾向がますます強くなってきた。
これに伴い、これらの集積回路を搭載する回路基板も、
絶縁層を介して多層に薄膜導体回路パターンを積層した
多層回路基板や、両面実装回路基板が多く使用されるよ
うになっている。
絶縁層を介して多層に薄膜導体回路パターンを積層した
多層回路基板や、両面実装回路基板が多く使用されるよ
うになっている。
とくに、集積度が高く微細パターンを必要とした場合に
は、セラミック基板に、層間絶縁膜としてポリイミド樹
脂を使用し、薄膜導体回路パターンを配設し所要個所に
半田ハンプを形成して、ＩＣチップなどを搭載する薄膜
多層回路基板が用いられるようになってきたが、配線密
度の増大にともなって導体配線間の接続、すなわち、層
間接続部の微小化とその信頼性の向上がますます重要に
なっている。
は、セラミック基板に、層間絶縁膜としてポリイミド樹
脂を使用し、薄膜導体回路パターンを配設し所要個所に
半田ハンプを形成して、ＩＣチップなどを搭載する薄膜
多層回路基板が用いられるようになってきたが、配線密
度の増大にともなって導体配線間の接続、すなわち、層
間接続部の微小化とその信頼性の向上がますます重要に
なっている。
〔従来の技術〕
通常、薄膜多層回路基板は主に２つの方法で形成されて
いる。
いる。
１つは眉間の絶縁膜として感光性ポリイミド樹脂を使用
してビアホールを形成し層間接続部としたものであるが
、この方法は製造が容易である利点があり多く使用され
てきたが、感光性ポリイミド樹脂の解像度が充分でなく
、たとえば、膜厚３０μｍの場合ビアホール径が６０μ
ｍφ以上になってしまい高密度化の限界となる。
してビアホールを形成し層間接続部としたものであるが
、この方法は製造が容易である利点があり多く使用され
てきたが、感光性ポリイミド樹脂の解像度が充分でなく
、たとえば、膜厚３０μｍの場合ビアホール径が６０μ
ｍφ以上になってしまい高密度化の限界となる。
もう１つは通常の非感光性ポリイミド樹脂を使用し、ビ
アホール部に孔部を設けた。たとえば、Ａｆ膜などをマ
スクとして、イオンエ・ンチング（ドライエツチング）
してポリイミド樹脂膜にビアホールを形成して層間接続
部としたもので、たとえば、第４図は従来のビアホール
形成と層間接続状況を示す図である。
アホール部に孔部を設けた。たとえば、Ａｆ膜などをマ
スクとして、イオンエ・ンチング（ドライエツチング）
してポリイミド樹脂膜にビアホールを形成して層間接続
部としたもので、たとえば、第４図は従来のビアホール
形成と層間接続状況を示す図である。
同図（イ）はビアホール形成状況を示す模式断面図であ
り、図中、１は絶縁基板、たとえば、セラミックあるい
はガラスセラミック基板である。
り、図中、１は絶縁基板、たとえば、セラミックあるい
はガラスセラミック基板である。
２は導体配線層、たとえば、Ｎｉ／Ａｕの蒸着／メツキ
膜やＣｒ／Ｃｕ／Ｃｒの連続スパッタ膜など、３は絶縁
膜、たとえば、非感光性のポリイミド膜、１０はビアホ
ールとなる部分に孔部１１を設けた。たとえば、へ！蒸
着膜からなるマスクである。
膜やＣｒ／Ｃｕ／Ｃｒの連続スパッタ膜など、３は絶縁
膜、たとえば、非感光性のポリイミド膜、１０はビアホ
ールとなる部分に孔部１１を設けた。たとえば、へ！蒸
着膜からなるマスクである。
いま、矢印のごとくマスク１０の孔部１１を通してイオ
ンエツチングを行うと、通常等方性エツチングにより孔
部１１の形状に従って逆円錐台あるいは逆角錐台状の穴
（すり鉢型のビアホール）が形成され絶縁基板１上の導
体配線層２が露出する。マスク１０を除去したあと、絶
縁膜３の上に第２層目の導体配線層２を被着すると、同
図（ロ）に示したごとく層間接続部４が形成される。
ンエツチングを行うと、通常等方性エツチングにより孔
部１１の形状に従って逆円錐台あるいは逆角錐台状の穴
（すり鉢型のビアホール）が形成され絶縁基板１上の導
体配線層２が露出する。マスク１０を除去したあと、絶
縁膜３の上に第２層目の導体配線層２を被着すると、同
図（ロ）に示したごとく層間接続部４が形成される。
第５図は従来の薄膜多層回路基板の例を示す断面図であ
る。図は４層配線層の場合であり、したがって、層間の
絶縁膜３が３層で要所に層間接続部４が形成されている
。なお、こ−には図示してないが各導体配線層２には必
要により抵抗素子。
る。図は４層配線層の場合であり、したがって、層間の
絶縁膜３が３層で要所に層間接続部４が形成されている
。なお、こ−には図示してないが各導体配線層２には必
要により抵抗素子。
たとえば、薄膜抵抗素子などが形成されている。
また、最上層の導体配線層４の所要個所には半田パッド
２０が形成されており、たとえば、ＩＣチップ１００が
バンプ１０１により半田パッド２０上にフェースダウン
ボンディングされている。
２０が形成されており、たとえば、ＩＣチップ１００が
バンプ１０１により半田パッド２０上にフェースダウン
ボンディングされている。
最近のコンピュータや電子交換機の高速化の要求から眉
間容量を小さくする必要があり、したがって、絶縁膜３
の厚さは余り薄くすることはできない。
間容量を小さくする必要があり、したがって、絶縁膜３
の厚さは余り薄くすることはできない。
しかし、従来の前記した薄膜多層回路基板の場合には、
層間接続部４を形成するためのビアホールはすり鉢型を
しており１通常、その上部の大きい口径は絶縁膜３の厚
さの２倍以上になる。たとえば、厚さ３０μｍの場合に
はビアホール径が６０μｍ以上に達し高配線密度化を阻
害する原因となる。
層間接続部４を形成するためのビアホールはすり鉢型を
しており１通常、その上部の大きい口径は絶縁膜３の厚
さの２倍以上になる。たとえば、厚さ３０μｍの場合に
はビアホール径が６０μｍ以上に達し高配線密度化を阻
害する原因となる。
一方、底部の小さい口径を余り小さくすると接続の信軌
性が低下してしまう。さらに、図示したごとくに層間接
続部４の凹部のために各層表面の平塩性が失われる結果
、搭載部品、たとえば、ＩＣチップ１００のボンディン
グが不安定となり、製品の信転性の低下を招くなど多く
の重大な問題を生じており、その解決が必要であった。
性が低下してしまう。さらに、図示したごとくに層間接
続部４の凹部のために各層表面の平塩性が失われる結果
、搭載部品、たとえば、ＩＣチップ１００のボンディン
グが不安定となり、製品の信転性の低下を招くなど多く
の重大な問題を生じており、その解決が必要であった。
下方に小径筒状部４０ａを形成したあと前記マスク１０
を除去して前記漏斗状ビアホール４０を形成することに
より上記本発明の薄膜多層回路基板を製造することがで
きる。
を除去して前記漏斗状ビアホール４０を形成することに
より上記本発明の薄膜多層回路基板を製造することがで
きる。
上記の課題は、絶縁基板１上に導体配線層２と絶縁膜３
とを交互に複数層重ね前記絶縁膜３の所要個所に層間接
続部４を形成して前記導体配線層２間の接続を行ってな
る薄膜多層回路基板において、前記層間接続部４は前記
絶縁膜３に開けられた小径筒状部４０ａと逆錐台部４０
ｂを組み合わせた漏斗状ビアホール４０の小径筒状部４
０ａに金属がビアフィルされて形成されてなる薄膜多層
回路基板により解決することができる。そして、前記薄
膜多層回路基板の製造過程において、前記絶縁膜３上に
小径の孔部１１を有するマスク１０を設け、前記孔部１
１を通して高いガス圧でイオンエツチングを行って逆錐
台部４０ｂを形成し１次いで、低いガス圧でイオンエツ
チングを行い前記逆錐台部４０ｂの〔作用〕 本発明の薄膜多層回路基板は、そのビアホールの形状が
漏斗状になっており、したがって、層間接続部４．すな
わち、下部の小径筒状部４０ａの口径を比較的大きく維
持しながら、上部の逆錐台部４０ｂの開口部の口径を小
さくできるので、高密度化が可能となり、しかも、層間
接続部４の接続信転度が向上し各層表面の平坦性もよく
なるのである。
とを交互に複数層重ね前記絶縁膜３の所要個所に層間接
続部４を形成して前記導体配線層２間の接続を行ってな
る薄膜多層回路基板において、前記層間接続部４は前記
絶縁膜３に開けられた小径筒状部４０ａと逆錐台部４０
ｂを組み合わせた漏斗状ビアホール４０の小径筒状部４
０ａに金属がビアフィルされて形成されてなる薄膜多層
回路基板により解決することができる。そして、前記薄
膜多層回路基板の製造過程において、前記絶縁膜３上に
小径の孔部１１を有するマスク１０を設け、前記孔部１
１を通して高いガス圧でイオンエツチングを行って逆錐
台部４０ｂを形成し１次いで、低いガス圧でイオンエツ
チングを行い前記逆錐台部４０ｂの〔作用〕 本発明の薄膜多層回路基板は、そのビアホールの形状が
漏斗状になっており、したがって、層間接続部４．すな
わち、下部の小径筒状部４０ａの口径を比較的大きく維
持しながら、上部の逆錐台部４０ｂの開口部の口径を小
さくできるので、高密度化が可能となり、しかも、層間
接続部４の接続信転度が向上し各層表面の平坦性もよく
なるのである。
第１図は本発明の実施例を示す断面図である。
図中、１は絶縁基板で導体配線層２が４層と絶縁層３が
３層の構成の場合の例である。４は層間接続部で、漏斗
状ビアホールの小径筒状部にビアフィルされた金属、た
とえば、Ｎｉにより形成されている。
３層の構成の場合の例である。４は層間接続部で、漏斗
状ビアホールの小径筒状部にビアフィルされた金属、た
とえば、Ｎｉにより形成されている。
なお、前記の諸図面で説明したものと同等の部分につい
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
第２図は本発明実施例の要部を示す断面図である。図か
ら明らかなようにすり鉢型のビアホール（逆錐台部）は
絶縁層３の中間部分まで形成されているだけであり、そ
れから下の部分の小径筒状部は基板面に垂直に形成され
ている。したがって、同じ絶縁膜の厚さで同じ層間接続
部面積を得る場合に、第４図（ロ）に示した従来例に比
較して層間接続部全体の専有面積が半分以下に削減され
大巾に配線密度が向上する。しかも、層間接続部面積を
小さくしていないので接続の信顛性は低下することがな
く、また、層間接続部４の凹部が浅くなっているので各
層の平坦性が大巾に改善され。
ら明らかなようにすり鉢型のビアホール（逆錐台部）は
絶縁層３の中間部分まで形成されているだけであり、そ
れから下の部分の小径筒状部は基板面に垂直に形成され
ている。したがって、同じ絶縁膜の厚さで同じ層間接続
部面積を得る場合に、第４図（ロ）に示した従来例に比
較して層間接続部全体の専有面積が半分以下に削減され
大巾に配線密度が向上する。しかも、層間接続部面積を
小さくしていないので接続の信顛性は低下することがな
く、また、層間接続部４の凹部が浅くなっているので各
層の平坦性が大巾に改善され。
搭載部品、たとえば、ＩＣチップ１００のボンディング
が安定し、製品の信顛性も高まるのである。
が安定し、製品の信顛性も高まるのである。
上記のような本発明実施例を具体的に製造するだめの層
間接続部４の形成方法の例を以下に工程順に説明する。
間接続部４の形成方法の例を以下に工程順に説明する。
第３図は本発明の実施例方法を示す工程図である。図中
、４０は漏斗状ビアホール、４０ａは小径筒状部、４０
ｂは逆錐台部である。
、４０は漏斗状ビアホール、４０ａは小径筒状部、４０
ｂは逆錐台部である。
なお、前記の諸図面で説明したものと同等の部分につい
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
工程（１）：絶縁基板ｌ、たとえば、外形１２０ Ｘ１
００ ｍｍ、厚さ１ｍｍのアルミナセラミック板の上に
、導体配線層２．たとえば、Ｃｒ／Ｃｕ／Ｃｒの連続ス
パッタ膜を形成する。それぞれの厚さは基板に近い方か
ら５０ｎｍ１５μｍ／１５０ｎｍ程度であり、配線パタ
ーンの形成は通常のホトリソグラフィ技術を用いて行え
ばよい。
００ ｍｍ、厚さ１ｍｍのアルミナセラミック板の上に
、導体配線層２．たとえば、Ｃｒ／Ｃｕ／Ｃｒの連続ス
パッタ膜を形成する。それぞれの厚さは基板に近い方か
ら５０ｎｍ１５μｍ／１５０ｎｍ程度であり、配線パタ
ーンの形成は通常のホトリソグラフィ技術を用いて行え
ばよい。
工程（２）二上記処理基板の上に、絶縁膜３．たとえば
、非感光性のポリイミド樹脂膜をスピンコード法で３０
μｍの厚さに塗布硬化して形成する。
、非感光性のポリイミド樹脂膜をスピンコード法で３０
μｍの厚さに塗布硬化して形成する。
工程（３）：上記処理基板の上に、Ａｌ蒸着膜を。
たとえば、３００ｎｍの厚さに形成したあと、ビアホー
ルを形成するための孔部１１．たとえば、２０μｍφの
円形窓をホトリソグラフィ法で形成する。
ルを形成するための孔部１１．たとえば、２０μｍφの
円形窓をホトリソグラフィ法で形成する。
工程（４）二上記処理基板の孔部１１を通して矢印のご
とく垂直に、たとえば、ＣＦＪ ＋ｏ２混合ガスを用い
高ガス圧、たとえば、３００ ｍＴｏｒｒで３０分間２
等方性のイオンエツチングを行って、深さが１０〜１５
μｍ、斜面傾斜角が、たとえば、４５°程度の逆錐台部
４０ｂを形成する。
とく垂直に、たとえば、ＣＦＪ ＋ｏ２混合ガスを用い
高ガス圧、たとえば、３００ ｍＴｏｒｒで３０分間２
等方性のイオンエツチングを行って、深さが１０〜１５
μｍ、斜面傾斜角が、たとえば、４５°程度の逆錐台部
４０ｂを形成する。
工程（５）二上記等方性イオンエツチングに引き続いて
、同一のマスク１０と同種のエツチングガスを用い低い
ガス圧、たとえば、１００ ｍＴｏｒｒで３０分間。
、同一のマスク１０と同種のエツチングガスを用い低い
ガス圧、たとえば、１００ ｍＴｏｒｒで３０分間。
異方性のイオンエツチングを底面の導体配線層２が露出
するまで行って、は！゛垂直側面を有する小径筒状部４
０ａを形成し全体として漏斗状ビアホール４０を構成す
る。
するまで行って、は！゛垂直側面を有する小径筒状部４
０ａを形成し全体として漏斗状ビアホール４０を構成す
る。
工程（６）：上記処理基板からマスク１０を溶解除去し
たあと、漏斗状ビアホール４０の小径筒状部４０ａに金
属、たとえば、ＮｊあるいはＣｕを、たとえば、メツキ
法により底面の導体配線層の上に析出させてビアフィル
し層間接続部４を形成する。
たあと、漏斗状ビアホール４０の小径筒状部４０ａに金
属、たとえば、ＮｊあるいはＣｕを、たとえば、メツキ
法により底面の導体配線層の上に析出させてビアフィル
し層間接続部４を形成する。
工程（７）二上記処理基板の上に、導体配線層２゜たと
えば、同様にＣｒ／Ｃｕ／Ｃｒの連続スパッタ膜を同様
の厚さに形成して層間接続を行う。
えば、同様にＣｒ／Ｃｕ／Ｃｒの連続スパッタ膜を同様
の厚さに形成して層間接続を行う。
以下、同様の工程を所要の回数だけ繰り返して行えば本
発明の薄膜多層回路基板を製造することができる。
発明の薄膜多層回路基板を製造することができる。
上記実施例では漏斗状ビアホール４０は断面円形の場合
について説明したが、マスク１０に設ける孔部１１の形
状を角型にしてビアホールの断面を角型に形成してもよ
いことは言うまでもない。逆錐台部４０ｂの斜面傾斜角
やその深さなども必要に応じて上記実施例と異なる値や
比率を選択してもよいことは勿論である。
について説明したが、マスク１０に設ける孔部１１の形
状を角型にしてビアホールの断面を角型に形成してもよ
いことは言うまでもない。逆錐台部４０ｂの斜面傾斜角
やその深さなども必要に応じて上記実施例と異なる値や
比率を選択してもよいことは勿論である。
なお、本実施例では４層配線回路基板の例を示したが、
３層以下あるいは５層以上の場合にも適用できる。
３層以下あるいは５層以上の場合にも適用できる。
また、絶縁基板１．絶縁膜３．導体配線層２などの材料
やイオンエツチングのガス、エツチング条件その他につ
いても上記実施例のものに限定されるものではなく、本
発明の趣旨に添うものであれば他の類似のものを使用し
てもよいことは勿論である。
やイオンエツチングのガス、エツチング条件その他につ
いても上記実施例のものに限定されるものではなく、本
発明の趣旨に添うものであれば他の類似のものを使用し
てもよいことは勿論である。
［発明の効果］
以上詳しく述べたように、本発明の薄膜多層回路基板は
、そのビアホールの形状が漏斗状になっており、したが
って、層間接続部４．すなわち、下部の小径筒状部４０
ａの口径を比較的大きく維持しながら、上部の逆錐台部
４０ｂの開口部の口径を小さく、かつ、平坦化できるの
で薄膜多層回路基板の高密度化とそれを用いた電子回路
の品質・信顧性の向上に寄与するところが極めて大きい
。
、そのビアホールの形状が漏斗状になっており、したが
って、層間接続部４．すなわち、下部の小径筒状部４０
ａの口径を比較的大きく維持しながら、上部の逆錐台部
４０ｂの開口部の口径を小さく、かつ、平坦化できるの
で薄膜多層回路基板の高密度化とそれを用いた電子回路
の品質・信顧性の向上に寄与するところが極めて大きい
。
第１図は本発明の実施例を示す断面図、第２図は本発明
実施例の要部を示す断面図、第３図は本発明の実施例方
法を示す工程図、第４図は従来のビアホール形成と層間
接続状況を示す図、 第５図は従来の薄膜多層回路基板の例を示す断面図であ
る。 図において、 １は絶縁基板、 ２は導体配線層、 ３は絶縁膜、 ４は層間接続部、 １０はマスク、 １１は孔部、 ４０は漏斗状ビアホールである。 ＼〜と−シ オ金明のｇ＠ザ１え示す藺面図 禿１ 図 従来のビア木−ル形へ゛と唇間＃ｆＬｙＸΣぎホす国境
４（￥］
実施例の要部を示す断面図、第３図は本発明の実施例方
法を示す工程図、第４図は従来のビアホール形成と層間
接続状況を示す図、 第５図は従来の薄膜多層回路基板の例を示す断面図であ
る。 図において、 １は絶縁基板、 ２は導体配線層、 ３は絶縁膜、 ４は層間接続部、 １０はマスク、 １１は孔部、 ４０は漏斗状ビアホールである。 ＼〜と−シ オ金明のｇ＠ザ１え示す藺面図 禿１ 図 従来のビア木−ル形へ゛と唇間＃ｆＬｙＸΣぎホす国境
４（￥］
Claims (2)
- （１）絶縁基板（１）上に導体配線層（２）と絶縁膜（
３）とを交互に複数層重ね前記絶縁膜（３）の所要個所
に層間接続部（４）を形成して前記導体配線層（２）間
の接続を行ってなる薄膜多層回路基板において、 前記層間接続部（４）は前記絶縁膜（３）に開けられた
小径筒状部（４０ａ）と逆錐台部（４０ｂ）を組み合わ
せた漏斗状ビアホール（４０）の小径筒状部（４０ａ）
に金属がビアフィルされて形成されていることを特徴と
した薄膜多層回路基板。 - （２）前記薄膜多層回路基板の製造過程において、前記
絶縁膜（３）上に小径の孔部（１１）を有するマスク（
１０）を設け、前記孔部（１１）を通して高いガス圧で
イオンエッチングを行って逆錐台部（４０ｂ）を形成し
、次いで、低いガス圧でイオンエッチングを行い前記逆
錐台部（４０ｂ）の下方に小径筒状部（４０ａ）を形成
したあと前記マスク（１０）を除去して前記漏斗状ビア
ホール（４０）を形成することを特徴とした請求項（１
）記載の薄膜多層回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20715990A JPH0496254A (ja) | 1990-08-03 | 1990-08-03 | 薄膜多層回路基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20715990A JPH0496254A (ja) | 1990-08-03 | 1990-08-03 | 薄膜多層回路基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496254A true JPH0496254A (ja) | 1992-03-27 |
Family
ID=16535205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20715990A Pending JPH0496254A (ja) | 1990-08-03 | 1990-08-03 | 薄膜多層回路基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496254A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433287B1 (en) * | 1999-07-22 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Connection structure |
| KR100432725B1 (ko) * | 2001-09-11 | 2004-05-24 | 엘지전자 주식회사 | 인쇄회로기판의 비어홀 충진방법 |
| JP2005072573A (ja) * | 2003-08-05 | 2005-03-17 | Semiconductor Energy Lab Co Ltd | 配線基板及びその作製方法、並びに半導体装置及びその作製方法 |
| JP2014103411A (ja) * | 2005-06-24 | 2014-06-05 | Megit Acquisition Corp | 線路デバイスの製造方法 |
-
1990
- 1990-08-03 JP JP20715990A patent/JPH0496254A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433287B1 (en) * | 1999-07-22 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Connection structure |
| KR100432725B1 (ko) * | 2001-09-11 | 2004-05-24 | 엘지전자 주식회사 | 인쇄회로기판의 비어홀 충진방법 |
| JP2005072573A (ja) * | 2003-08-05 | 2005-03-17 | Semiconductor Energy Lab Co Ltd | 配線基板及びその作製方法、並びに半導体装置及びその作製方法 |
| JP2014103411A (ja) * | 2005-06-24 | 2014-06-05 | Megit Acquisition Corp | 線路デバイスの製造方法 |
| JP2016195263A (ja) * | 2005-06-24 | 2016-11-17 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 線路デバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098509B2 (ja) | 電子コンポーネント構造体およびその製造方法 | |
| WO2019117073A1 (ja) | ガラス配線基板、その製造方法及び半導体装置 | |
| US20030155642A1 (en) | Unique feature design enabling structural integrity for advanced low k semiconductor chips | |
| US7253364B2 (en) | Circuit board having electrically conductive structure formed between circuit layers thereof and method for fabricating the same | |
| TW201506969A (zh) | 嵌入在聚合物電介質中的薄膜電容器 | |
| JP2012033973A (ja) | 配線基板及び半導体パッケージ | |
| TWI579989B (zh) | 具有一體化金屬芯的多層電子支撐結構 | |
| JPH0797602B2 (ja) | 半導体集積回路装置 | |
| JP2007027706A (ja) | 配線基板及びその製造方法並びに半導体パッケージ | |
| JP2007273624A (ja) | 半導体装置及びその製造方法 | |
| TWI734945B (zh) | 複合基板結構及其製作方法 | |
| JPH0360188A (ja) | 高密度集積回路を有する接続板の多層配線網の形成方法 | |
| JPH0496254A (ja) | 薄膜多層回路基板とその製造方法 | |
| TWI705536B (zh) | 載板結構及其製作方法 | |
| JPH05509198A (ja) | 多層薄膜構造の製造方法 | |
| JPH0364993A (ja) | 高密度集積回路のための接続板の多層配線網の導体層上に絶縁層を堆積させる方法及びそれによって得られる接続板 | |
| JP4241202B2 (ja) | めっきポスト型配線基板の製造方法 | |
| JP2018152437A (ja) | 回路基板、電子装置、及び回路基板の製造方法 | |
| TW201138581A (en) | Circuit board structure and fabrication method thereof | |
| JPH0612789B2 (ja) | 半導体装置 | |
| TW469547B (en) | Thin film interposer and method for manufacturing thereof | |
| US8772647B1 (en) | Single-cap via-in-pad and methods for forming thereof | |
| JP2003513456A (ja) | 積層印刷回路板の製造方法 | |
| JPH04320049A (ja) | 多層配線構造体およびその製造方法 | |
| JPH02210893A (ja) | 回路基板の製造方法 |