DE69001733T2 - Verfahren zur ablagerung einer isolierenden schicht auf einer leitenden schicht des mehrschichtigen netzes einer gedruckten schaltung mit leiterbahnen hoher dichte und eine dadurch erhaltene leiterplatte. - Google Patents
Verfahren zur ablagerung einer isolierenden schicht auf einer leitenden schicht des mehrschichtigen netzes einer gedruckten schaltung mit leiterbahnen hoher dichte und eine dadurch erhaltene leiterplatte.Info
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Description
- Die Erfindung betrifft ein Verfahren zum Aufbringen einer Isolierschicht auf einer Leiterschicht des mehrschichtigen Netzes einer Karte zum Anschluß wenigstens einer integrierten Schaltung hoher Dichte, die auch als VLSI (Very Large Scale Integrated circuit)-Schaltung bezeichnet wird. Die Karte kann zur gegenseitigen Verbindung von mehreren oberflächenmontierten integrierten Schaltungen oder einfach als Träger einer in einem Gehäuse angeordneten integrierten Schaltung dienen, z.B. als Ersatz für einen aktuellen herkömmlichen Träger, der üblicherweise als "chip carrier" bezeichnet wird.
- Bei einer solchen Karte wird das mehrschichtige Netz gewöhnlich von einem Substrat getragen, das aus einer Isolierscheibe hergestellt ist, die die Potentialverteilungsebenen zur Versorgung einer oder mehrerer integrierter Schaltungen enthält. Das Substrat kann eine mitgehärtete Keramikscheibe sein oder aus einem organischen Material wie z.B. aus Kunststoff gefertigt sein. Die Karte kann jedoch auch einfach durch das mehrschichtige Netz gebildet sein, das die Form einer biegsamen Karte annimmt. Die Karte kann auch eine Scheibe aus Halbleitermaterial mit integrierten Schaltungen sein und von einem mehrschichtigen Netz zur gegenseitigen Verbindung dieser integrierten Schaltungen gemäß der mit WSI (Wafer Scale Integration) bezeichneten Technologie bedeckt sein. Bei allen diesen Karten besteht das mehrschichtige Netz aus einem Stapel von sich abwechselnden Leiter- und Isolierschichten. In diesem Stapel ist eine Isolierschicht zur elektrischen Verbindung der benachbarten Leiterschichten von Durchführungen durchdrungen. Die Leiterschicht ist gewöhnlich aus Aluminium oder Kupfer gefertigt, während die Isolierschicht heute vorzugsweise aus einem polymerisierten Material wie Polyimid hergestellt ist.
- Ein Problem bei der Herstellung des mehrschichtigen Netzes besteht in der Erzielung relativ ebener Schichten. Ein herkömmliches Herstellungsverfahren besteht darin, die Leiter einer Leiterschicht zu bilden und die Leiterschicht mit einer Isolierschicht aus polymerisierbarem Material in der Form von viskoser Flüssigkeit, das üblicherweise als Paste bezeichnet wird, zu bedecken. Diese Paste bringt den Vorteil mit sich, eine Oberfläche zu besitzen, die Stufen oder Unebenheiten aufweist, die weniger hoch als die entsprechenden Ränder der darunterliegenden Leiter sind. Dieses Verfahren kann darin bestehen, einen Tropfen polymerisierbaren Materials zentrifugal zu verteilen, die Paste zu pulverisieren oder diese Paste z.B. durch Serigraphie aufzutragen. Die Paste wird danach polymerisiert. Die Bedingungen, unter denen dieses Verfahren durchgeführt wird, verleihen der polymerisierten Schicht natürlich die große Dicke, die erforderlich ist, um die gewünschte Isolation zwischen zwei übereinanderliegenden Leiterschichten sicherzustellen. Die Isolierschicht wird von einer Maske bedeckt, die die Stellen der zu bildenden Durchführungen (via-holes in der angelsächsischen Terminologie) festlegen. Entsprechend einer herkömmlichen Ausführungsform werden die Durchführungen ausgeweitet, und die Leiter der oberen Leiterschicht erstrecken sich auf der Isolierschicht und den Wänden der gerade gebildeten Durchführungen sowie auf den Leiterbereichen, die den Boden der Durchführungen bilden. Daraus ergibt sich eine obere Leiterschicht, die auf der Höhe der Durchführungen mit zahlreichen Vertiefungen versehen ist. Es ist klar, daß das Stapeln zahlreicher Schichten das Ausmaß der Vertiefungen verstärkt und folglich die Gefahr mit sich bringt, daß in den aufgebrachten Leiterschichten Diskontinuitäten erzeugt werden. Darüber hinaus sind die Bildung und die Ausweitung der Durchführung heikle Schritte des Verfahrens.
- Eine Verbesserung dieses Verfahrens besteht darin, die Überlagerung von Durchführungen zu vermeiden, indem diese spiralförmig um eine vertikale Linie herum verlagert werden. Ein erster Nachteil besteht darin, daß die Durchführungsdichte in einer gleichen Isolierschicht herabgesetzt und demzufolge die Gesamtdichte der Leiter in dem mehrschichtigen Netz reduziert wird. Der zweite Nachteil besteht darin, daß die versetzte Anordnung der Durchführungen dennoch sehr schnell die Anzahl zuverlässiger Schichten in dem Netz begrenzt. So führt z.B. eine spiralförmige Anordnung im gegenseitigen Abstand von 90º dazu, daß eine Durchführung der fünften Schicht einer Durchführung der ersten Schicht überlagert ist und den durch die vier Zwischendurchführungen hervorgerufenen Deformationen unterworfen ist. Praktisch ist dieses Verfahren gewöhnlich auf das Aufbringen von etwa fünf übereinanderliegenden Leiterschichten begrenzt.
- Eine jüngere Lösung des Problems besteht darin, Pfeiler auf den Leitern einer Leiterschicht zu bilden und das Ganze mit einer Paste zu bedecken, die man polymerisiert, um die Isolierschicht zu erhalten. Die Isolierschicht besitzt die große Dicke, die erforderlich ist, um die gewünschte Isolation zwischen zwei übereinanderliegenden Leiterschichten sicherzustellen, und bedeckt die Pfeiler mit einer geringeren Isoliermaterialdicke. Die Isolierschicht wird von einer Maske bedeckt, die die Konfiguration der Durchführungen besitzt. Es erfolgt dann ein selektives Abtragen von Material der Isolierschicht, um die obenliegenden Flächen der Pfeiler freizulegen und die Durchführungen auszuweiten. Aufgrund der Pfeiler besitzen diese Durchführungen eine deutlich geringere Tiefe als jene, die durch das im letzten Abschnitt beschriebene Verfahren erhalten wurden. Die obere Leiterschicht ist somit verhältnismäßig in einem höheren Maße eingeebnet.
- Das Problem, das diese Lösung aufwirft, kommt bei dem folgenden Beispiel eines herkömmlichen Verfahrens zur Herstellung einer polymerisierten Isolierschicht auf einer mit Pfeilern versehenen Leiterschicht deutlich zum Ausdruck. Es wird angenommen, daß die Leiterschicht auf einer ebenen Bezugsoberfläche gebildet ist und aus Leitern einer bestimmten Höhe besteht, die mit Pfeilern der Höhe H bezüglich der Bezugsoberfläche versehen sind. Auf diese Leiterschicht wird ein Tropfen einer viskosen Polyamidsäurepaste aufgebracht. Durch Drehen verteilt sich der Tropfen über die gesamte Leiterschicht mit einer Dicke T0, die von der Viskosität der Paste, der Drehgeschwindigkeit und dem Relief der Leiterschicht abhängt. In einem Ofen wird die Paste dann vorgehärtet. Die Vorhärtungstemperatur muß unterhalb der Imidbildungstemperatur (in der Größenordnung von 220ºC) liegen, von der an die Polymerisation der Paste stattfindet. Das Vorhärten läßt die Polyamidsäure erstarren und beseitigt einen Teil des in der Paste enthaltenen Lösungsmittels. Dieser Teil hängt von der Vorhärtungstemperatur ab, die in der Praxis zwischen etwa 130ºC und 200ºC liegt. Die Dicke T1 der vorgehärteten Schicht hängt von der in der Schicht verbliebenen Lösungsmittelmenge und folglich der Vorhärtungstemperatur und der Beschaffenheit der Paste ab. Die Dicke T1 einer in der Nähe der Imidbildungstemperatur vorgehärteten Standardpaste kann bis auf etwa 40 % der Dicke T0 der Paste reduziert werden. Die vorgehärtete Schicht wird dann bei einer Temperatur polymerisiert, die gewöhnlich in der Größenordnung von 400ºC liegt. Die sich daraus ergebende Polyimidschicht besitzt eine Dicke T2, die um einen Betrag geringer als die Dicke T1 ist, der von der Beschaffenheit der Paste und der Vorhärtungstemperatur abhängt. Insgesamt liegt die Dicke T2 für eine übliche Paste in der Größenordnung von 50 % der Dicke T0 der anfänglichen Pastenschicht. Die Polyimidoberfläche ist im Ganzen eben und weist im Bereich der Ränder der Leiter und der Pfeiler Stufen auf.
- Es sei s die Stufenhöhe, die zur Höhe h eines Leiters gehört, und S die Höhe einer Stufe, die zur Höhe H eines Pfeilers bezüglich der Oberfläche der darunterliegenden Isolierschicht gehört. Der Einebnungsfaktor der Isolierschicht ist durch eine Zahl bestimmt, die üblicherweise als DOP (Degree Of Planarization)-Faktor = 1-s/h bezeichnet wird. Diese Formel ist unabhängig davon gültig, wie groß der Wert h ist und ob die Höhe der anfänglich über die Leiterschicht verteilten Paste im wesentlichen gleich oder größer als der Wert h ist. Folglich erhält man unter den gleichen Bedingungen auch den DOP- Faktor = 1-S/H. Der DOP-Faktor einer aktuellen Standardschicht liegt in der Größenordnung von 0,4. Dies bedeutet, daß bei h = 5 Mikrometer s = 3 Mikrometer und bei H = 20 Mikrometer H = 12 Mikrometer gilt. Das auf die Pfeiler zurückgehende Ausmaß der Stufe S führt derzeit dazu, daß die Höhe H der Pfeiler reduziert wird. Die Isolierschicht muß jedoch eine relativ große Minimaldicke besitzen, um eine gute elektrische Isolation zwischen den übereinanderliegenden Leiterschichten sicherzustellen. Eine geringe Pfeilerhöhe erfordert es somit, relativ tiefe Durchführungen in der Isolierschicht zu schaffen. Folglich bringt die Lösung, die darin besteht, Pfeiler in die Leiterschicht einzusetzen, bei den derzeitigen Standardprodukten nur eine relativ unbedeutende Verbesserung des zuvor beschriebenen herkömmlichen Verfahrens mit sich, was die Verbesserung der Planheit einer Isolierschicht anbelangt. Im Hinblick auf eine Verringerung der Höhe der Stufen überprüfen die Hersteller derzeit Produkte mit einem größeren DOP-Faktor. Gemäß der herkömmlichen Technologie werden die Stufen jedoch fortbestehen, und sie müssen offen sein, um Durchführungen zu bilden, die die obenliegenden Flächen der Pfeiler freilegen. Es hat sich gezeigt, daß die Ausbildung von Durchführungen ein heikler Vorgang ist. Sie erfordert nämlich das Aufbringen einer Maske und die sehr genaue Positionierung der Öffnungen, die die Stellen der Durchführungen über den Pfeilern festlegen. Überdies ist die Abtragungsdauer üblicherweise durch optische Mittel festgelegt, die das Erscheinen des Pfeilermetalls erfassen. Im vorliegenden Fall müssen diese optischen Mittel in den Durchführungen wirken, was das Erfassen des Metalls schwierig macht. Erfolgt die Erfassung zu früh, so wird das Vorliegen eines übriggebliebenen Polyimidfilms die Qualität des elektrischen Kontakts des Pfeilers mit der darüberliegenden Leiterschicht beeinträchtigen.
- Das gegenwärtige Problem besteht demnach darin, übliche, billige und zuverlässige Pasten zu verwenden, um eine im wesentlichen ebene Oberfläche unabhängig von der Höhe der Pfeiler der darunterliegenden Leiterschicht zu erhalten, und darin, in der im wesentlichen ebenen Isolierschicht keine Durchführungen mehr zu schaffen. Dieses Verfahren würde daher den Vorteil bieten, daß eine große Anzahl von zuverlässigen Leiterschichten gestapelt wird, die korrekt und auf zuverlässige Weise durch im wesentlichen ebene Isolierschichten isoliert sind. Die Erfindung betrifft ein solches Verfahren.
- Das erfindungsgemäße Verfahren zur Herstellung eines mehrschichtigen Netzes für den Anschluß wenigstens einer integrierten Schaltung hoher Dichte enthält die im Anspruch 1 beschriebenen aufeinanderfolgenden Verfahrensschritte.
- Daraus ergibt sich eine Karte zum Anschluß wenigstens einer integrierten Schaltung hoher Dichte mit einem mehrschichtigen Netz aus einander abwechselnden Leiter- und Isolierschichten, wobei jede Leiterschicht Leiter enthält, auf denen Pfeiler angebracht sind, die dadurch gekennzeichnet ist, daß die Isolierschichten im wesentlichen mit den obenliegenden Flächen der Pfeiler der darunterliegenden Leiterschicht koplanar sind.
- Die Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden, als Beispiel zu verstehenden Beschreibung, in der auf die Zeichnung Bezug genommen wird; in dieser zeigen:
- - Figur 1 eine Querschnitts-Teilansicht einer Karte zum Anschluß wenigstens einer integrierten Schaltung hoher Dichte, die ein durch das erfindungsgemäße Verfahren erhaltenes mehrschichtiges Netz enthält,
- - Figuren 2A bis 2H Teilansichten des in Figur 1 dargestellten mehrschichtigen Netzes, die die aufeinanderfolgenden Phasen eines erfindungsgemäßen Verfahrens zur Ausbildung der zweiten Isolierschicht des mehrschichtigen Netzes illustrieren, und
- - Figuren 3A bis 3E vergrößerte Detailansichten des in Figur 1 dargestellten mehrschichtigen Netzes, die aufeinanderfolgende Phasen einer Variante des erfindugsgemäßen Verfahrens zur Ausbildung der zweiten Isolierschicht des mehrschichtigen Netzes der Figur 1 illustrieren.
- Figur 1 zeigt eine Karte 10 gemäß der Erfindung in einer geschnittenen Teilansicht. Die Karte 10 besteht aus einem Substrat 11, das auf einer Seite ein mehrschichtiges Netz 12 zum Anschluß wenigstens einer nicht gezeigten integrierten Schaltung hoher Dichte trägt. Bei dem Substrat 11 handelt es sich üblicherweise um eine massive Scheibe, z.B. aus Keramik, die Ebenen 13a, 13b zur Verteilung der Potentiale Ua bzw. Ub zur Versorgung der integrierten Schaltungen enthält, die auf der Karte angebracht werden. Zahlreiche Leiterpfeiler 14a, 14b durchqueren das Substrat 11, wobei sie einen Kontakt mit den Potentialebenen 13a bzw. 13b herstellen und auf einer gleichen Seite des Substrats 11 hervortreten. Das mehrschichtige Netz 12 ist auf dieser Seite des Substrats 11 ausgebildet. Das Netz 12 ist ein Stapel aus einander abwechselnden Leiter- und Isolierschichten, mit einer ersten Isolierschicht 15, einer ersten Leiterschicht 16, einer zweiten Isolierschicht 17, einer zweiten Leiterschicht 18 und einer dritten Isolierschicht 19, die dazu bestimmt ist, die integrierte Schaltung zu tragen. Die Isolierschichten 15, 17, 19 sind mit Durchführungen 20 für die elektrische Verbindung der Leiterebenen 14 und der Leiterschichten 16 und 18 mit der nicht dargestellten integrierten Schaltung versehen. Jede Durchführung 20 enthält einen Leiterpfeiler 21 mit der Höhe der Durchführung und, beim dargestellten Beispiel, einem im wesentlichen gleichmäßigen Querschnitt. Die Pfeiler 21 können einen zylindrischen oder prismatischen Querschnitt besitzen.
- Die Figuren 2A bis 2H sind Ansichten, die die aufeinanderfolgenden Phasen eines ersten erfindungsgemäßen Verfahrens zur Ausbildung irgendeiner der Isolierschichten illustrieren, wobei die als Beispiel gewählte Schicht die zweite Isolierschicht 17 auf der Leiterschicht 16 des in Figur 1 dargestellten mehrschichtigen Netzes 12 ist. Figur 2A zeigt den ersten Verfahrensschritt. Die Leiterschicht 16 besteht aus zwei Leitern 16a, 16b, die auf der Isolierschicht 15 angeordnet sind, die gemäß der Erfindung gebildet ist. Um die Merkmale der Erfindung klarer herauszustellen, wird angenommen, daß die Isolierschicht 15 eine ebene obenliegende Fläche 15a besitzt, wie dies dargestellt ist, die als Bezug für die verschiedenen noch auftretenden Höhen und Dicken dient. Beim Ausführungsbeispiel besitzen die Leiter 16a, 16b, wie alle anderen Leiter der Schichten 16 und 18, eine Höhe h = 5 Mikrometer. Der dargestellte Leiter 16a trägt einen Pfeiler der Höhe H = 17 Mikrometer. Der dargestellte Leiter 16b steht mit einem darunterliegenden Pfeiler 21 der Isolierschicht 15 in Kontakt. Bei dem verwirklichten Netz 12 wurden die Pfeiler auf verbreiterten Sockeln der Leiter einer Leiterschicht gebildet, und sie besaßen eine Endhöhe H = 15 Mikrometer. Eine Besonderheit des in den Figuren 2A - 2H dargestellten Verfahrensbeispiels besteht darin, die Pfeiler anfänglich mit einer Höhe auszubilden, die um einen Betrag e (z.B. 2 Mikrometer) etwas höher (H = 17 Mikrometer) als die gewünschte Endhöhe ist, wobei die dafür gegebenen Gründe später deutlich zum Vorschein kommen.
- Die Figuren 2B und 2C veranschaulichen die eine bzw. die andere von zwei Phasen des herkömmlichen Verfahrens zur Ausbildung einer Isolierschicht ausgehend von einem polymerisierbaren Material auf einer Leiterschicht. Auf die in Figur 2A dargestellte Leiterschicht 16 wurde ein Tropfen einer Paste aus Poyamidsäure aufgebracht, die derzeit gewöhnlich verwendet wird, wie die von der Société DuPont de Nemours unter der Bezeichnung PI 25-25 hergestellte Paste, deren DOP-Einebnungsfaktor bei 0,4 liegt. Die sich in diesem Zustand befindende Karte 10 wurde in Drehung versetzt, um die Paste durch die Zentrifugalkraft gleichmäßig über die gesamte Leiterfläche 16 zu verteilen, um eine Pastenschicht 22" von einer Dikke T"1 bezüglich der Bezugsoberfläche 15a zu erhalten. Aufgrund des DOP-Faktors der Paste besitzt die obenliegende Fläche 22"a der Schicht 22" Stufen s"1 im Bereich der vertikalen Seitenflächen der alleinigen Leiter, wie des Leiters 16b, und Stufen der Höhe S"1 im Bereich der Seitenflächen der Pfeiler 21, die von ihren zugeordneten Leitern wie dem Leiter 16a getragen sind. Danach wird die Karte 10 in einen Ofen verbracht, um die Pastenschicht 22" vorzuhärten. Das Vorhärten erfolgt bei einer Temperatur, die geringer als die Imidbildungstemperatur der Paste (220ºC) ist. In Abhängigkeit von der Temperatur gibt die Paste der Schicht 22" einen Teil ihrer Lösungsmittel frei, und sie tritt in Form einer erstarrten Masse aus Polyamidsäure in Erscheinung. Man erhält somit eine erstarrte Polyamidsäureschicht 22' (Figur 2C) von einer Dicke T'1, die deutlich geringer ist als die Dicke T"1 der Schicht 22" (Figur 2B). Die entsprechenden Stufen s'1 und S'1 besitzen im selben Verhältnis verringerte Höhen.
- Ein herkömmliches Verfahren zur Ausbildung einer Isolierschicht in einem mehrschichtigen Netz 12 besteht darin, danach die Schicht 22' einer Imidbildung zu unterziehen. Daraus ergibt sich eine Schicht 22 (Figur 2F) von einer Dicke T1, die Stufen s1 und S1 aufweist, die entsprechend demselben Verhältnis zueinander proportional sind. Dieses Verfahren wird durch ein selektives Abtragen von Material der Schicht 22 fortgesetzt, um die obenliegenden Flächen der Pfeiler 21 freizulegen.
- Das erfindungsgemäße Verfahren besteht darin, mehrere aufeinanderfolgende Polyimidlagen 23, 24, 25 (Figur 2F) zu bilden, bis eine obenliegende Fläche 25a erhalten wird, die Stufen s4, S4 einer maximalen Höhe aufweist, die gleich oder kleiner als ein gewünschter Wert V ist. Bei dem ausgewählten Beispiel lag der gewünschte Wert V in der Größenordnung von 2 Mikrometer. Die als erste Lage dienende Schicht 22 besaß eine Dicke im wesentlichen gleich der Höhe H = 17 Mikrometer der Pfeiler 21. Infolge des DOP-Faktors von 0,4 wies die Oberfläche 22a der Lage 22 Stufen S1 = 10,2 Mikrometer und s1 = 3 Mikrometer auf. Die Pastenschicht 22" (Figur 2B) besaß unter diesen Bedingungen eine Dicke T"1 = etwa 30 Mikrometer und Stufen S"1 = etwa 18 Mikrometer und s"1 = etwa 5 Mikrometer. Das Vorhärten erfolgte bei etwa 200ºC während einer Stunde, um die Lage 22' (Figur 2C) mit einer Dicke von T'1 = etwa 19 Mikrometer und Stufen S'1 = etwa 11 Mikrometer und s'1 = etwa 3 Mikrometer zur erzielen.
- Die zweite Polyimidlage 23 (Figur 2F) wurde auf die gleiche Weise wie bei den Figuren 2B und 2C gebildet, wobei die Stufen S1 und s1 der ersten Lage 22 als das Äquivalent zu den Höhen H und h der in Figur 2A dargestellten Leiterschicht 16 betrachtet wurden. Anders ausgedrückt sind die Stufen S2 und s2 der zweiten Lage 23 durch die Formel des DOP-Faktors gegeben: 0,4 = 1 - S2/S1 = 1 - s2/s1. Betrachtet man es als Regel, eine Paste so zu verteilen, daß eine Polyimidschichtdicke erreicht wird, die praktisch gleich der größten Stufenhöhe ist, so besaß die zweite Lage 23 eine Dicke T2 = S1 = 10 Mikrometer, und ihre Oberfläche 23a besaß Stufen S2 = 6 Mikrometer und s2 = 2 Mikrometer. Die zweite Polyimidlage 23 wurde ausgehend von einer vorgehärteten Polyamidsäurelage 23' (Figur 2D) erhalten, die unter den gleichen Bedingungen wie die Lage 22' der Figur 2C vorgehärtet war. Die Masse der Lage 23' ist größer, da sie noch keiner Imidbildung unterworfen war.
- Ebenso hat man eine dritte Lage 24' (Figur 2E) aufgebracht und vorgehärtet, die man einer Imidbildung unterzogen hat, um die Lage 24 (Figur 2F) mit einer Dicke T3 = S2 = 6 Mikrometer und Stufen der Höhe S3 = 3,6 Mikrometer und S3 = 1 Mikrometer zu erhalten. Da die Stufe S3 noch deutlich größer als der gewünschte Maximalwert V = 2 Mikrometer ist, wurde eine vierte Lage 25' (Figur 2E) gebildet, um nach der Imidbildung die vierte Polyimidlage 25 (Figur 2F) mit einer Dicke T4 = S3 = 3,6 Mikrometer und Stufen der Höhe S4 = 2 Mikrometer und s4 = 0,7 Mikrometer zu erhalten. Die vierte Lage 25 ist die letzte, da ihre Stufen der Maximalhöhe S4 im wesentlichen gleich dem gewünschten Wert V sind. Man erhält somit die lagenweise gebildete Isolierschicht 26'.
- In der Praxis bildet man durch Vorhärten jede der Lagen 22'-25' (Figur 2E), wonach man die gesamte vorgehärtete Polyamidsäuremasse der Schicht 26' der Imidbildung unterzieht.
- Beim gewählten Beispiel wurde die Karte 10 einem Härtevorgang bei 400ºc während eines Zyklus in der Größenordnung von 11 Stunden unterzogen, um für die Schicht 26' die Imidbildung zu bewirken. Dadurch erhält man die lagenweise gebildete Polyimidschicht 26 der Figur 2F. Die Schicht 26 wird daraufhin auf anisotrope Weise gleichmäßig abgetragen, bis die obenliegenden Flächen der Pfeiler 21 freigelegt sind. Unter diesen Bedingungen erhält man die endgültige Isolierschicht 17 (Figur 2G). Da das Abtragen die Topologie der Fläche 25a der letzten Lage 25 nicht ändert, weist die Schicht 17 Stufen auf, die die Höhen S4 und s4 der vierten Lage 25 besitzen. Das Abtragen wurde nach dem klassischen Verfahren durch reaktives Ionenplasma unter Sauerstoff in Verbindung mit einer Fluorzusammensetzung durchgeführt, welches besser unter der Bezeichnung Plasma Reactive Ion Etching bekannt ist. Dieses Verfahren besitzt den Vorteil, daß es eine Abtraggeschwindigkeit von etwa 0,7 Mikrometer pro Minute aufweist, d.h. dreibis viermal schneller als das häufigste Abtragungsverfahren ist, bei dem die Abtragung durch Plasma unter reinem Sauerstoff erfolgt.
- Gemäß einem zuästzlichen Merkmal der Erfindung wird das Atragen der Polyimidschicht 26 nicht auf der Ebene der oberen Fläche des in Figur 2G angedeuteten Pfeilers 21 gestoppt, sondern auf einer um den in Figur 2A angedeuteten Betrag e (beim Ausführungsbeispiel 2 Mikrometer) etwas tiefergelegenen Ebene. Die Beseitigung der oberen 2 Mikrometer der Pfeiler 21 bringt diese auf dieselbe Höhe wie das umliegende Polyimid der Schicht 17 (Figur 2H). Dieses Beseitigen löst ein Problem der herkömmlichen Technik. Gemäß dieser Technik war vorgesehen, die Schicht 22' der Figur 2C einer Imidbildung auszusetzen und dann abzutragen, um die obere Fläche der Pfeiler 21 freizulegen. Mikroskopische Fehler an der Metalloberfläche der Pfeiler 21 haben jedoch dazu beigetragen, daß Polyimidteile übriggelassen und die mechanischen und elektrischen Eigenschaften der Kontakte zwischen den Pfeilern und den Leitern der oberen Schicht beeinträchtigt worden sind. Die Erfindung gestattet es, auf jedem Pfeiler 21 eine Metalloberfläche zu schaffen, die frei von Polyimid ist. Diese Abtragung wurde durch ein Ionenverfahren erhalten, sie hätte jedoch insbesondere auch durch mechanisches Abschleifen oder durch eine chemische Ätzung erfolgen können.
- Die Erfindung schafft zahlreiche Vorteile. Im wesentlichen schafft sie ein Verfahren zur Bildung einer im wesentlichen ebenen Isolierschicht unabhängig von der Höhe der Pfeiler der darunterliegenden elektrischen Schicht. Darüber hinaus führt das gleichmäßige Abtragen von Material der lagenweise gebildeten Isolierschicht zu einer endgültigen Isolierschicht, die mit den Pfeilern koplanar ist und dennoch die Dicke besitzt, die die gewünschte elektrische Isolation zwischen zwei übereinanderliegenden Leiterschichten sicherstellt. Überdies entfallen durch das gleichmäßige Abtragen die Schritte des Auflegens einer Maske und deren Positionierung zur Bildung von Durchführungen, und sie schafft eine deutlich verbesserte Genauigkeit bei der Bestimmung des Endes der Abtragung. Der Kontrast zwischen den Metall- und Polyimidoberflächen tritt nämlich auf der gesamten, im wesentlichen ebenen Oberfläche der lagenweise gebildeten Schicht deutlich zum Vorschein und gewährleistet, daß das Abtragungsverfahren gut beherrschbar ist. Dieser Vorteil wurde ausgenutzt, indem die Höhe der Pfeiler 21 leicht (um 2 Mikrometer) überhöht wurde, damit diese so viel reduziert werden können, um eine Metalloberfläche aufzuweisen, die einen zuverlässigen mechanischen und elektrischen Kontakt sicherstellt. Darüber hinaus werden bei dem Verfahren zur Herstellung der lagenweise gebildeten Isolierschicht nur wohlbekannte und gut beherrschbare Schritte zur Bildung einer Polyimidschicht durchgeführt. Schließlich kann das erfindungsgemäße Verfahren verschiedene Varianten annehmen, wie dies nun gezeigt wird.
- Bei den Figuren 3A bis 3E handelt es sich um vergrößerte Detailansichten auf der Höhe eines Leiters der Leiterschicht 16, auf dem ein Pfeiler angebracht ist, die aufeinanderfolgende Phasen eines zweiten erfindungsgemäßen Verfahrens zur Bildung der zweiten Isolierschicht 17 des in Figur 1 dargestellten mehrschichtigen Netzes 12 veranschaulichen. Die Figuren 3A und 3B entsprechen den Figuren 2A und 2E. In Figur 3A trägt die Isolierschicht 15, die gemäß dem Verfahren der Erfindung gebildet wurde und eine angenommene ebene Bezugsoberfläche 15a besitzt, einen Leiter 16a der Höhe h = 5 Mikrometer, auf dem ein Pfeiler 21 der Höhe H = 17 Mikrometer angebracht ist. Wie bei dem zuvor beschriebenen Verfahren besteht das Ziel darin, eine endgültige Isolierschicht 17 zu erhalten, die Stufen einer Höhe S aufweist, die höchstens gleich V = etwa 2 Mikrometer ist. Die verwendete Paste wurde von der Societe General Electric hergestellt und besaß einen DOP-Faktor = 0,5, wobei sich ein Siloxanpolyimid ergab. Die aufeinanderfolgenden Lagen, die durch Pulverisieren der Paste gefolgt von einem Härten erhalten wurden, sind in Figur 3B dargestellt. Beim dargestellten Beispiel entspricht die Dicke einer jeden Lage etwa der Höhe der Stufen der darunterliegenden Schicht, wie bei dem vorhergehenden Verfahren. Verwendet man die Formel des DOP-Faktors, die für eine einer Imidbildung unterzogene Schicht zutrifft, so ergibt sich eine berechnete Stufe S1 von 8,5 Mikrometer. Diesem Wert entspricht für die bei 200ºC vorgehärtete Pastenschicht 22' eine etwas höhere Stufe in der Größenordnung von 10 Mikrometer. Die zweite vorgehärtete Pastenschicht 23' wurde aufgebracht, um eine zweite Polyimidlage zu erhalten, die eine berechnete Stufe S2 von 4,25 Mikrometer besitzt. Diesem Wert entspricht auf der Oberfläche 23'a der Schicht 23' eine Stufe S'2, die etwas kleiner als 5 Mikrometer ist. Das Vorsehen einer dritten Schicht 24' führt zu einer Stufe S3, deren berechneter Wert bei 2,12 Mikrometer liegt. Die Oberfläche 24'a der dritten Lage 24' der vorgehärteten Paste weist somit eine Stufe von etwa 2,5 Mikrometer auf. Wichtig ist, daß die größten Stufen der Höhe S3 der dritten Lage 24, die sich aus der Imidbildung ergeben, der die Einheit von Lagen der Figur 3B unterworfen wurde, im wesentlichen gleich dem gewünschten vorgegebenen Wert von 2 Mikrometer für die endgültige Isolierschicht 17 sind. Folglich wurde beim dargestellten Beispiel dieser Wert durch das Aufbringen von nur drei Lagen erhalten.
- Gemäß dem zweiten Verfahren erfolgte das Abtragen vor der Imidbildung der aus den drei Lagen 22', 23' und 24' gebildeten Schicht 26'. Praktisch ist das Abtragen in einer Lösung von reinem Hydrazinhydrat bei einer Geschwindigkeit in der Größenordnung von 0,4 Mikrometer pro Minute erfolgt. Die Abtragung wurde zu dem Zeitpunkt gestoppt, bei dem die obenliegende Fläche der Pfeiler 21 in Erscheinung getreten ist. Die auf diese Weise erhaltene abgetragene Schicht 27' ist in Figur 3C dargestellt. Die Karte 10 wurde daraufhin bei 400ºC während eines Zyklus in der Größenordnung von 11 Stunden einer Härtung unterzogen, um die Imidbildung der Schicht 27' zu bewirken. Die endgültige Polyimid-Isolierschicht 17 wurde auf diese Weise gebildet (Figur 3D). Diese Schicht bringt die Stufen der Oberfläche 24'a der Figur 3B wieder hervor. Infolge der Imidbildung besitzen diese Stufen einen Maximalwert in der Größenordnung von 2 Mikrometer, wie gewünscht. Nach der Imidbildung und der Beseitigung von Lösungsmitteln, die die vorgehärtete Pastenschicht 27' (Figur 3C) enthielt, hat sich die Schicht 17 etwas zurückgezogen und befindet sich nun auf einer Ebene, die etwas unterhalb der der obenliegenden Fläche der Pfeiler 21 liegt. Die entsprechende Entfernung von Metall der Pfeiler, um diese auf das Niveau der Isolierschicht 17 (Figur 3E) zu bringen, gestattet es, wie bei dem vorhergehenden Verfahren, eine Metalloberfläche zu erhalten, die frei von Polyimid ist, und einen guten Kontakt mit der obenliegenden Leiterschicht 18 sicherzustellen.
- Ein weiteres Ausführungsbeispiel betrifft eine Karte, die Pfeiler der Höhe H = 17,3 Mikrometer trägt und bei der eine Polyimidpaste verwendet wurde, die mit THERMID EL-5512 bezeichnet und von der Societe National Starch and Chemical Corporation mit Sitz in den USA hergestellt wird. Drei aufeinanderfolgende Schichten wurden entsprechend dem ersten, unter Bezugnahme auf die Figur 2 beschriebenen Verfahren aufgebracht, mit dem Unterschied, daß die Endschichten jeweils eine Dicke von etwa gleich 10 Mikrometer besaßen. Drei Schichten waren ausreichend, um eine Stufe S3 = 1,7 Mikrometer zu erhalten. Die Abtragung wurde durch reaktives Ionenplasma auf der Basis von Sauerstoff und einem fluorierten Gas durchgeführt. Die Abtraggeschwindigkeit betrug etwa 0,6 Mikrometer pro Minute.
- Die Verallgemeinerung des erfindungsgemäßen Verfahrens kann unter Bezugnahme auf den DOP-Faktor erfolgen. Für die erste Lage 22 gilt: DOP = 1 - S1/H, worin S1 = H (1 - DOP). Für die zweite Lage 23 gilt DOP = 1 - S2/S1, worin S2 = S1 (1 - DOP) = H (1 - DOP)². Durch Iteration erhält man Sn = H (1 - DOP)n. Folglich besteht das Prinzip der Erfindung darin, den DOP- Faktor eines polymerisierbaren Materials künstlich zu vergrößern, indem eine lagenweise gebildete Schicht hergestellt wird. Der Grenzfall der Erfindung ist der, bei dem ein Material verwendet wird, dessen DOP-Faktor ausreichend ist, um Maximalstufen S zu erhalten, die im wesentlichen gleich oder kleiner als der gewünschte Wert V bei einer einzigen Schicht ist, die die erforderliche Dicke besitzt, um die gewünschte Isolierung zwischen übereinanderliegenden, aneinandergrenzenden Leiterschichten sicherzustellen. In diesem Fall genügt es, eine gleichmäßige Abtragung von Material dieser Schicht durchzuführen, um die gewünschte Endschicht zu erhalten, wie sie beispielsweise in Figur 1 dargestellt ist.
- Es sei bemerkt, daß das Verfahren nicht auf Polyimid beschränkt ist und bei jeder polymerisierbaren, polymeren oder aus jedem anderen isolierenden Material bestehenden, sich gemäß einem vorgegebenen DOP-Faktor verteilenden Paste angewandt werden kann.
Claims (9)
1. Verfahren zur Herstellung eines mehrschichtigen Netzes
(12) für den Anschluß wenigstens einer integrierten Schaltung
hoher Dichte, bei dem eine mit Pfeilern (21) versehene
Leiterschicht (16) auf einer isolierenden Oberfläche (15a)
gebildet wird, eine Isolierschicht (17) auf der Leiterschicht
ausgehend von einem Material gebildet wird, das einen DOP-
Einebnungsfaktor besitzt, von der Isolierschicht zum
Freilegen der Pfeiler Material abgetragen wird, und eine zweite
Leiterschicht auf der Isolierschicht in Kontakt mit den
Pfeilern gebildet wird, dadurch gekennzeichnet, daß es darin
besteht, den DOP-Faktor der Isolierschicht künstlich zu
vergrößern, indem diese lagenweise bis zum Erhalt einer
obenliegenden Fläche (25a) gebildet wird, die Stufen einer maximalen
Höhe (Sn) aufweist, die im wesentlichen gleich oder kleiner
als ein gewünschter Wert (V) ist, wobei eine einzige Schicht
ausreicht, wenn ihr DOP-Faktor einen solchen Wert aufweist,
daß die maximale Höhe der Stufen gleich oder kleiner als der
gewünschte Wert (V) ist, und daß das Abtragen gleichmäßig auf
der gesamten Oberfläche der isolierenden Schicht erfolgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es
darin besteht, die Anzahl n von Lagen der isolierenden
Schicht zu bestimmen, indem sie im Zusammenhang mit dem DOP-
Faktor und der Höhe (H) der Stufen bezüglich der isolierenden
Oberfläche (15a) berechnet wird, so daß das Produkt H(1-DOP)n
dein Wert der maximalen Höhe (Sn) der Stufen entspricht.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die isolierende Schicht ausgehend von einem
polymerisierbaren Material hergestellt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß
jede Lage durch eine Schicht aus einer Paste gebildet wird,
die bei einer Temperatur vorgehärtet ist, die unterhalb der
Polymerisationstemperatur liegt.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet,
daß das Ätzen vor der Polymerisation der lagenweise
gebildeten isolierenden Schicht erfolgt.
6. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet,
daß das Abtragen nach der Polymerisation der lagenweise
gebildeten isolierenden Schicht stattfindet.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch
gekennzeichnet, daß es darin besteht, die Pfeiler (21) der
leitenden Schicht anfänglich um einen Betrag (e) zu überhöhen,
von der lagenweise gebildeten Isolierschicht so Material
abzutragen, daß eine Schicht erhalten wird, die um den Betrag
(e) unter der oberen Fläche der Pfeiler angeordnet ist, und
den oberen Abschnitt (e) der Pfeiler zu beseitigen, um diese
mit der Oberfläche der geätzten isolierenden Schicht koplanar
zu machen.
8. Karte (10) zum Anschluß wenigstens einer integrierten
Schaltung hoher Dichte mit einem Netz (12) von einer
abwechselnd leitenden und isolierenden Zusammensetzung, wobei jede
Leiterschicht Leiter enthält, auf denen Pfeiler (21)
angebracht sind, dadurch gekennzeichnet, daß die Isolierschichten
im wesentlichen mit den obenliegenden Flächen der Pfeiler
(21) der unmittelbar darunterliegenden Leiterschicht koplanar
und durch eine oder mehrere aufeinanderfolgende Lagen aus
einem Material gebildet sind, das einen Ausgleichsfaktor
(DOP) besitzt, der es gestattet, eine Oberfläche zu erhalten,
die Stufen einer maximalen Höhe aufweist, die kleiner als ein
gewünschter Wert (V) ist.
9. Karte nach Anspruch 8, dadurch gekennzeichnet, daß die
Isolierschichten aus einem polymerisierten Material
hergestellt sind.
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US4367119A (en) * | 1980-08-18 | 1983-01-04 | International Business Machines Corporation | Planar multi-level metal process with built-in etch stop |
JPS5982746A (ja) * | 1982-11-04 | 1984-05-12 | Toshiba Corp | 半導体装置の電極配線方法 |
JPS60180197A (ja) * | 1984-02-27 | 1985-09-13 | 宇部興産株式会社 | 多層プリント配線板の製造方法 |
US4519872A (en) * | 1984-06-11 | 1985-05-28 | International Business Machines Corporation | Use of depolymerizable polymers in the fabrication of lift-off structure for multilevel metal processes |
US4622058A (en) * | 1984-06-22 | 1986-11-11 | International Business Machines Corporation | Formation of a multi-layer glass-metallized structure formed on and interconnected to multi-layered-metallized ceramic substrate |
US4670091A (en) * | 1984-08-23 | 1987-06-02 | Fairchild Semiconductor Corporation | Process for forming vias on integrated circuits |
US4605470A (en) * | 1985-06-10 | 1986-08-12 | Advanced Micro Devices, Inc. | Method for interconnecting conducting layers of an integrated circuit device |
JPS61296800A (ja) * | 1985-06-25 | 1986-12-27 | 日本電気株式会社 | 設計変更用電極 |
US4700473A (en) * | 1986-01-03 | 1987-10-20 | Motorola Inc. | Method of making an ultra high density pad array chip carrier |
JPH0716094B2 (ja) * | 1986-03-31 | 1995-02-22 | 日立化成工業株式会社 | 配線板の製造法 |
DE3786600T2 (de) * | 1986-05-30 | 1993-11-04 | Furukawa Electric Co Ltd | Mehrschichtige gedruckte schaltung und verfahren zu ihrer herstellung. |
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DE3735959A1 (de) * | 1987-10-23 | 1989-05-03 | Bbc Brown Boveri & Cie | Mehrlagige duennschichtschaltung sowie verfahren zu deren herstellung |
US4963697A (en) * | 1988-02-12 | 1990-10-16 | Texas Instruments Incorporated | Advanced polymers on metal printed wiring board |
GB2216336A (en) * | 1988-03-30 | 1989-10-04 | Philips Nv | Forming insulating layers on substrates |
JPH0247892A (ja) * | 1988-08-10 | 1990-02-16 | Hitachi Ltd | セラミック多層配線基板 |
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