JPH0277127A - 半導体装置 - Google Patents
半導体装置Info
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Landscapes
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、素子間分離や眉間絶縁等のために絶縁膜を用
いている半導体装置に関するものである。
いている半導体装置に関するものである。
本発明は、上記の様な半導体装置において、フッ素を含
有するシリコン酸化物を絶縁膜とすることによって、寄
生容量が少ないか、同等の寄生容量であれば絶縁膜が薄
くて装置が微細である様にしたものである。
有するシリコン酸化物を絶縁膜とすることによって、寄
生容量が少ないか、同等の寄生容量であれば絶縁膜が薄
くて装置が微細である様にしたものである。
半導体装置の素子間分離膜や眉間絶縁膜等としては、シ
リコン酸化物が従来から多く用いられている。
リコン酸化物が従来から多く用いられている。
例えば、素子間分離膜として最も一般的なＬＯＧＯ３酸
化膜は、Ｓｉを熱酸化して得られるＳｉｎｇである。
化膜は、Ｓｉを熱酸化して得られるＳｉｎｇである。
また、多結晶Ｓｉ配線とへ２配線との間の層間絶縁膜と
しては、５ｉＨｎ等の熱分解反応によって得られる５ｉ
Ｏｚやこれにリンを添加したＰＳＧ等がある。
しては、５ｉＨｎ等の熱分解反応によって得られる５ｉ
Ｏｚやこれにリンを添加したＰＳＧ等がある。
これらの膜は、緻密性、絶縁性、安定性等に優れている
ために、半導体装置に広く用いられている。
ために、半導体装置に広く用いられている。
ところで、半導体装置の微細化が進むに連れて、絶縁膜
の膜厚も薄くしたいという要求が強まっている。
の膜厚も薄くしたいという要求が強まっている。
ところが、ＳＩ島やＰＳＧＯ比誘電率は約３．９と固定
の値であり、膜厚を薄くすると、配線間の寄生容量が大
きくなり、また寄生トランジスタの闇値低減や信号のク
コストーク増大等の問題も生じる。
の値であり、膜厚を薄くすると、配線間の寄生容量が大
きくなり、また寄生トランジスタの闇値低減や信号のク
コストーク増大等の問題も生じる。
しかし、シリコン酸化物に代わり得る良質で低誘電率の
絶縁材料も得られていなかった。
絶縁材料も得られていなかった。
本発明による半導体装置は、フッ素１４を含有するシリ
コン酸化物１３．１８を絶縁膜としている。
コン酸化物１３．１８を絶縁膜としている。
本発明による半導体装置では、フッ素を含有していない
シリコン酸化物を絶縁膜としているものに比べて、絶縁
膜１３．１８の誘電率が低い。
シリコン酸化物を絶縁膜としているものに比べて、絶縁
膜１３．１８の誘電率が低い。
以下、本発明の第１〜第３実施例を、第１図及び第２図
を参照しながら説明する。
を参照しながら説明する。
第１Ａ図は、素子間分離膜としてのＬＯＧＯＳ酸化膜が
フッ素を含有している第１実施例を示している。
フッ素を含有している第１実施例を示している。
この様な第１実施例を製造するには、Ｓｉ基板１１の素
子形成領域上に厚さ２０００人のＳｉＮ膜１２を形成し
、ＬＯＧＯ３酸化を行って厚さ３０００人のＬＯＣＯ３
酸化膜１３を形成する。但し、ここまでは従来公知の方
法で行える。
子形成領域上に厚さ２０００人のＳｉＮ膜１２を形成し
、ＬＯＧＯ３酸化を行って厚さ３０００人のＬＯＣＯ３
酸化膜１３を形成する。但し、ここまでは従来公知の方
法で行える。
次に、ＳｉＮ膜１２を除去する前に、６ＱｋｅＶまで加
速したＦ°イオン１４をｌＸｌ０”〜ｌ×ＩＱＩ６原子
ｃｍ −２程度の面密度となるまでＳｉ基板１１の全面
へイオン注入する。
速したＦ°イオン１４をｌＸｌ０”〜ｌ×ＩＱＩ６原子
ｃｍ −２程度の面密度となるまでＳｉ基板１１の全面
へイオン注入する。
この結果、ＬＯＧＯＳ酸化膜１３では第１Ｂ図に示す様
にフッ素が分布するが、この様なフッ素の導入によって
ＬＯＣＯ５酸化膜１３の誘電率が低下し、フッ素を含有
していない３１００〜３５００人程度の厚さのＬＯＧＯ
３酸化膜と同等の電気容量しか有しないことが判明した
。
にフッ素が分布するが、この様なフッ素の導入によって
ＬＯＣＯ５酸化膜１３の誘電率が低下し、フッ素を含有
していない３１００〜３５００人程度の厚さのＬＯＧＯ
３酸化膜と同等の電気容量しか有しないことが判明した
。
なお、フッ素の導入量がｌＸｌ０”原子ｃｍ −″程度
以下では誘電率を低下させる効果がないことも判明した
。従って、誘電率を低下させるためには、当然のことな
がら、１×ＩＯ＋９原子Ｃ１１１−’程度よりも多い量
のフッ素を導入する必要がある。
以下では誘電率を低下させる効果がないことも判明した
。従って、誘電率を低下させるためには、当然のことな
がら、１×ＩＯ＋９原子Ｃ１１１−’程度よりも多い量
のフッ素を導入する必要がある。
第２図は、眉間絶縁膜がフッ素を含有している第２実施
例を示している。
例を示している。
この様な第２実施例を製造するには、Ｓｉ基板１１の表
面のゲート酸化膜１５上に第１Ｎ目の多結晶Ｓｔ層から
なるゲート電極１６をパターニングし、更にイオン注入
を行ってソース・ドレイン領域１７を形成する。但し、
ここまでは従来公知の方法で行える。
面のゲート酸化膜１５上に第１Ｎ目の多結晶Ｓｔ層から
なるゲート電極１６をパターニングし、更にイオン注入
を行ってソース・ドレイン領域１７を形成する。但し、
ここまでは従来公知の方法で行える。
次に、５ｉＯｚをＣＶＤでＳｉ基板１１上に堆積させる
が、この時、反応系にＳｉＦ、系のガスを導入すること
によって、フッ素を含有しているＳｉＯ□から成る眉間
絶縁膜１８を形成する。
が、この時、反応系にＳｉＦ、系のガスを導入すること
によって、フッ素を含有しているＳｉＯ□から成る眉間
絶縁膜１８を形成する。
その後、Ａｌの蒸着及びバターニングを行って、層間絶
縁膜１８上にＡｌ配線１９を形成する。
縁膜１８上にＡｌ配線１９を形成する。
この第２実施例では、フッ素を含有しているＳｔＯ□か
ら層間絶縁膜１８が成っているので、この眉間絶縁膜１
８の誘電率が低い。従って、Ａ１配線１９、層間絶縁膜
１８、及びゲート電極１６による寄生容量が小さい。
ら層間絶縁膜１８が成っているので、この眉間絶縁膜１
８の誘電率が低い。従って、Ａ１配線１９、層間絶縁膜
１８、及びゲート電極１６による寄生容量が小さい。
次に、第３実施例を説明する。この第３実施例も第２図
に示した第２実施例と同様の構成を有しているが、層間
絶縁膜１８の形成に際しては、まず純粋なＳｉＯ□のみ
をＣＶＤで堆積させる。
に示した第２実施例と同様の構成を有しているが、層間
絶縁膜１８の形成に際しては、まず純粋なＳｉＯ□のみ
をＣＶＤで堆積させる。
その後、例えばＷＦｂを分解してフッ素を含有するタン
グステン膜をＳｉｎｇ膜上に堆積させ、９００℃、３０
分間程度の熱処理を行う。すると、この熱処理によって
タングステン膜中のフッ素がＳｉＯ２膜中へ拡散する。
グステン膜をＳｉｎｇ膜上に堆積させ、９００℃、３０
分間程度の熱処理を行う。すると、この熱処理によって
タングステン膜中のフッ素がＳｉＯ２膜中へ拡散する。
従って、第２実施例と同様に、フッ素を含有しているＳ
ｉｎｇから成る眉間絶縁膜が形成される。タングステン
膜は、その後、エツチングによって除去する。
ｉｎｇから成る眉間絶縁膜が形成される。タングステン
膜は、その後、エツチングによって除去する。
なお、以上の第１〜第３実施例では何れもＳｉｎ。
にフッ素を含有させたが、リンやボロンやヒ素等の不純
物を含むＳｉｎｇであるＰＳＧ、ＢＳＧ、Ａｓ５Ｇ等に
フッ素を含有させてもよい。
物を含むＳｉｎｇであるＰＳＧ、ＢＳＧ、Ａｓ５Ｇ等に
フッ素を含有させてもよい。
本発明による半導体装置では、絶縁膜の誘電率が低いの
で、寄生容量が少ないか、同等の寄生容量であれば絶縁
Ｈりが薄くて装置が微細である。
で、寄生容量が少ないか、同等の寄生容量であれば絶縁
Ｈりが薄くて装置が微細である。
【図面の簡単な説明】
第１Ａ図及び第２図は本発明の夫々第１及び第２実施例
の側断面図、第１Ｂ図は第１実施例におけるフッ素の分
布を示すグラフである。 なお図面に用いた符号において、 １３ ・＝−・・−・・−ＬＯＣＯ５酸化膜１４−・・
−一−−−−・・−−−ｍ−・−Ｆ３イオン１８・−一
一一−−−−・−−一−−−・〜層間絶縁膜である。
の側断面図、第１Ｂ図は第１実施例におけるフッ素の分
布を示すグラフである。 なお図面に用いた符号において、 １３ ・＝−・・−・・−ＬＯＣＯ５酸化膜１４−・・
−一−−−−・・−−−ｍ−・−Ｆ３イオン１８・−一
一一−−−−・−−一−−−・〜層間絶縁膜である。
Claims (1)
- フッ素を含有するシリコン酸化物を絶縁膜としている半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229273A JP3017742B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229273A JP3017742B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28331698A Division JP3204225B2 (ja) | 1988-09-13 | 1998-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277127A true JPH0277127A (ja) | 1990-03-16 |
| JP3017742B2 JP3017742B2 (ja) | 2000-03-13 |
Family
ID=16889527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229273A Expired - Lifetime JP3017742B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017742B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459763A1 (en) * | 1990-05-29 | 1991-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistors |
| US6274476B1 (en) | 1998-04-03 | 2001-08-14 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6451686B1 (en) | 1997-09-04 | 2002-09-17 | Applied Materials, Inc. | Control of semiconductor device isolation properties through incorporation of fluorine in peteos films |
| US7176549B2 (en) * | 1995-10-24 | 2007-02-13 | Micron Technology, Inc. | Shallow trench isolation using low dielectric constant insulator |
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| JPS6027123A (ja) * | 1983-07-25 | 1985-02-12 | Semiconductor Energy Lab Co Ltd | 光プラズマ気相反応法 |
| JPS60250635A (ja) * | 1984-05-28 | 1985-12-11 | Hitachi Ltd | 絶縁膜の形成方法 |
| JPS62206852A (ja) * | 1986-03-07 | 1987-09-11 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1988
- 1988-09-13 JP JP63229273A patent/JP3017742B2/ja not_active Expired - Lifetime
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| JPS62206852A (ja) * | 1986-03-07 | 1987-09-11 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
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| US5313075A (en) * | 1990-05-29 | 1994-05-17 | Hongyong Zhang | Thin-film transistor |
| US5523240A (en) * | 1990-05-29 | 1996-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor with a halogen doped blocking layer |
| US6607947B1 (en) | 1990-05-29 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions |
| US7176549B2 (en) * | 1995-10-24 | 2007-02-13 | Micron Technology, Inc. | Shallow trench isolation using low dielectric constant insulator |
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| US6274476B1 (en) | 1998-04-03 | 2001-08-14 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6756676B2 (en) | 1998-04-03 | 2004-06-29 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3017742B2 (ja) | 2000-03-13 |
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