JPS61181148A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61181148A JPS61181148A JP2148685A JP2148685A JPS61181148A JP S61181148 A JPS61181148 A JP S61181148A JP 2148685 A JP2148685 A JP 2148685A JP 2148685 A JP2148685 A JP 2148685A JP S61181148 A JPS61181148 A JP S61181148A
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- JP
- Japan
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- film
- wiring
- impurity
- silicon dioxide
- heat treatment
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものであって、
ＬＳＩ等の半導体装置における眉間絶縁膜を形成するの
に適用して最適なものである。
ＬＳＩ等の半導体装置における眉間絶縁膜を形成するの
に適用して最適なものである。
（発明の概要〕
本発明は、半導体装置の製造方法において、配線層を被
覆する二酸化ケイ素膜を気相成長法により形成し、次い
でこの二酸化ケイ素膜に不純物をイオン注入し、この後
低温熱処理を行うことにより、ステップ・カバレッジが
良好でしかも汚染に強い眉間絶縁膜の形成を可能とした
ものである。
覆する二酸化ケイ素膜を気相成長法により形成し、次い
でこの二酸化ケイ素膜に不純物をイオン注入し、この後
低温熱処理を行うことにより、ステップ・カバレッジが
良好でしかも汚染に強い眉間絶縁膜の形成を可能とした
ものである。
従来、ＬＳＩ等において多層配線を行う場合には、通常
、眉間絶縁膜としてＣＶＤ法により形成されたＰＳＧ膜
が用いられている。しかしながら、第２図に示すように
、例えばシリコン基板１の表面に形成された二酸化ケイ
素膜（Ｓｔ（ｈ膜）２上に形成されているＡｊ２配線３
を被覆するようにＣＶＤ法によりＰＳＧ膜４を被着形成
した場合、被着したままの状態ではステップ・カバレン
ジ（段差被覆性）が良好でない。従って、このままの状
態でＰＳＧ膜４を層間絶縁膜として用いると、このＰＳ
Ｇ膜４上に形成される上部配線（図示せず）のステップ
・カバレッジがさらに悪くなってしまうという問題があ
る。このステップ・カバレッジが著しく悪いと、上部配
線の断線を引き起こしたり、ＡＩ！配線３による段差部
において上部配線形成用の膜の膜厚が大きくなるために
上部配線のパターンニングが難しくなってしまう。
、眉間絶縁膜としてＣＶＤ法により形成されたＰＳＧ膜
が用いられている。しかしながら、第２図に示すように
、例えばシリコン基板１の表面に形成された二酸化ケイ
素膜（Ｓｔ（ｈ膜）２上に形成されているＡｊ２配線３
を被覆するようにＣＶＤ法によりＰＳＧ膜４を被着形成
した場合、被着したままの状態ではステップ・カバレン
ジ（段差被覆性）が良好でない。従って、このままの状
態でＰＳＧ膜４を層間絶縁膜として用いると、このＰＳ
Ｇ膜４上に形成される上部配線（図示せず）のステップ
・カバレッジがさらに悪くなってしまうという問題があ
る。このステップ・カバレッジが著しく悪いと、上部配
線の断線を引き起こしたり、ＡＩ！配線３による段差部
において上部配線形成用の膜の膜厚が大きくなるために
上部配線のパターンニングが難しくなってしまう。
上述の問題を解決するために、従来、眉間絶縁膜の表面
を平坦化するための平坦化技術が種々開発されている。
を平坦化するための平坦化技術が種々開発されている。
例えば、下層配線が多結晶シリコン等の高温に耐え得る
材料から成る場合には、眉間絶縁膜としてＰＳＧ膜やＡ
ｓ５Ｇ膜を形成後、高温熱処理によりこれらの膜のりフ
ローを行う方法が簡便な平坦化法として用いられている
。しかしながら、下層配線が低融点のＡｌやシリサイド
等から成る場合にはこの方法を用いることができず、他
の平坦化法を用いなければならない。また上述のりフロ
ー以外の平坦化法としていわゆるエッチバック法、スピ
ンコード法等が知られているが、これらの方法を用いた
場合には製造工程が複雑になるという欠点がある。さら
にＳＯＧ （シリカ・フィルム）等を用いて平坦化を行
い、半導体装置の完成後にこのＳＯＧをそのまま層間絶
縁膜の一部として残す場合には、分極や不純物汚染の問
題を生ずるという欠点がある。
材料から成る場合には、眉間絶縁膜としてＰＳＧ膜やＡ
ｓ５Ｇ膜を形成後、高温熱処理によりこれらの膜のりフ
ローを行う方法が簡便な平坦化法として用いられている
。しかしながら、下層配線が低融点のＡｌやシリサイド
等から成る場合にはこの方法を用いることができず、他
の平坦化法を用いなければならない。また上述のりフロ
ー以外の平坦化法としていわゆるエッチバック法、スピ
ンコード法等が知られているが、これらの方法を用いた
場合には製造工程が複雑になるという欠点がある。さら
にＳＯＧ （シリカ・フィルム）等を用いて平坦化を行
い、半導体装置の完成後にこのＳＯＧをそのまま層間絶
縁膜の一部として残す場合には、分極や不純物汚染の問
題を生ずるという欠点がある。
なお本発明に関連する先行技術が記載されている文献と
して特開昭５６−１７０２３号公報が挙げられる。この
公報には、ポリシリコン配線を酸化膜で被覆した後に、
リンを含む高圧ガス雰囲気中で熱処理することにより、
この酸化膜を平坦化させる技術が開示されている。
して特開昭５６−１７０２３号公報が挙げられる。この
公報には、ポリシリコン配線を酸化膜で被覆した後に、
リンを含む高圧ガス雰囲気中で熱処理することにより、
この酸化膜を平坦化させる技術が開示されている。
本発明は、上述の問題にかんがみ、従来の半導体装置の
製造方法が有する上述のような種々の欠点を一挙に是正
した半導体装置の製造方法を提供することを目的とする
。
製造方法が有する上述のような種々の欠点を一挙に是正
した半導体装置の製造方法を提供することを目的とする
。
本発明に係る半導体装置の製造方法は、基板（例えば表
面に５ｉ０１膜２が形成されたシリコン基板１）上に設
けられている所定の配線層（例えばＡｌ配線３）を被覆
する二酸化ケイ素膜（例えばＳｉＯ２膜５）を気相成長
法により形成し、次いで上記二酸化ケイ素膜に所定の不
純物（例えばリン）をイオン注入し、この後低温熱処理
を行うことにより上記不純物を拡散させるようにしてい
る。
面に５ｉ０１膜２が形成されたシリコン基板１）上に設
けられている所定の配線層（例えばＡｌ配線３）を被覆
する二酸化ケイ素膜（例えばＳｉＯ２膜５）を気相成長
法により形成し、次いで上記二酸化ケイ素膜に所定の不
純物（例えばリン）をイオン注入し、この後低温熱処理
を行うことにより上記不純物を拡散させるようにしてい
る。
以下本発明に係る半導体装置の製造方法をＭＯＳ Ｌ
ＳＩの製造に適用した一実施例につき図面を参照しなが
ら説明する。
ＳＩの製造に適用した一実施例につき図面を参照しなが
ら説明する。
まず第１Ａ図に示すように、ＭＯＳトランジスタのソー
ス領域及びドレイン領域等を構成する所定の拡散層（図
示せず）が形成されているシリコン基板１の表面に形成
されたＳｉＯ□膜２上にＡｌ配線３を形成した後、ＣＶ
Ｄ法により全面に５ｉ（ｈ膜５を被着形成する。この際
、このＳｉＯ２膜５のステップ・カバレッジは、第１Ａ
図に示すように極めて良好となっている。
ス領域及びドレイン領域等を構成する所定の拡散層（図
示せず）が形成されているシリコン基板１の表面に形成
されたＳｉＯ□膜２上にＡｌ配線３を形成した後、ＣＶ
Ｄ法により全面に５ｉ（ｈ膜５を被着形成する。この際
、このＳｉＯ２膜５のステップ・カバレッジは、第１Ａ
図に示すように極めて良好となっている。
次に第１Ｂ図に示すように、５ｉＯｚ膜５にリン（Ｐ）
をイオン注入した後、例えば４００℃程度の低温で熱処
理を行うことにより、上述の注入されたＰをＳｉＯ□膜
５の全体に拡散させる（ＳｉＯ□膜５中のＰを０で表す
）。この後、５ｉ０２膜５上に所定の上部配線を形成し
て、目的とするＭＯＳ ＬＳＩを完成させる。
をイオン注入した後、例えば４００℃程度の低温で熱処
理を行うことにより、上述の注入されたＰをＳｉＯ□膜
５の全体に拡散させる（ＳｉＯ□膜５中のＰを０で表す
）。この後、５ｉ０２膜５上に所定の上部配線を形成し
て、目的とするＭＯＳ ＬＳＩを完成させる。
上述の実施例によれば、眉間絶縁膜を構成するＳｉＯ□
膜５をＣＶＤ法により形成しているので、第２図に示す
ように眉間絶縁膜としてＰＳＧＳ複膜形成した従来の場
合に比べてステップ・カバレッジが、第１Ａ図に示すよ
うに極めて良好となる。
膜５をＣＶＤ法により形成しているので、第２図に示す
ように眉間絶縁膜としてＰＳＧＳ複膜形成した従来の場
合に比べてステップ・カバレッジが、第１Ａ図に示すよ
うに極めて良好となる。
従って、この５ｉ（ｈ膜５上に上部配線を形成する場合
に従来のように配線の断線が生じたり、配線のパターン
ニングが難しくなったりする問題を解消することができ
る。またＳｉｎｇ膜５を形成後にこのＳｔｏｗ膜５にＰ
をイオン注入し、次いで低温熱処理によりこのＰを拡散
させているので、ＰＳＧＳ複膜同様に膜内外のＮａ”等
の汚染不純物のゲッタリング効果を有するのみならず、
耐クランク性をも有するＰドープのＳｉＯ□膜５を製造
工程をあまり複雑化することなく得ることができる。し
かも上述の熱処理は４００℃という低温で行っているの
で、融点の低い＾β配線３に悪影響が与えられることが
ない。
に従来のように配線の断線が生じたり、配線のパターン
ニングが難しくなったりする問題を解消することができ
る。またＳｉｎｇ膜５を形成後にこのＳｔｏｗ膜５にＰ
をイオン注入し、次いで低温熱処理によりこのＰを拡散
させているので、ＰＳＧＳ複膜同様に膜内外のＮａ”等
の汚染不純物のゲッタリング効果を有するのみならず、
耐クランク性をも有するＰドープのＳｉＯ□膜５を製造
工程をあまり複雑化することなく得ることができる。し
かも上述の熱処理は４００℃という低温で行っているの
で、融点の低い＾β配線３に悪影響が与えられることが
ない。
従って、上部配線の断線がなくしかも不純物汚染に強い
良好な多層配線構造のＭＯＳ ＬＳＩを製造すること
が可能である。
良好な多層配線構造のＭＯＳ ＬＳＩを製造すること
が可能である。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば、上述の実施例においては、５ｉＯｚ膜５を形成
するのにＣＶＤ法を用いたが、必要に応じて他の種類の
気相成長法、例えばスパッタリング法（特にバイアス・
スパッタリング法）を用いてもよい。また５ｉｎ２膜５
に注入する不純物は、上述の実施例で用いたＰ以外にＡ
ｓ、 Ｂ等を用いることも可能である。さらに上述の実
施例においては、Ｐのイオン注入後に行う低温熱処理の
温度を４００℃としたが、これに限定されるものではな
く、一般には下層配線の材質等により必要に応じて他の
温度を用いることが可能である。
するのにＣＶＤ法を用いたが、必要に応じて他の種類の
気相成長法、例えばスパッタリング法（特にバイアス・
スパッタリング法）を用いてもよい。また５ｉｎ２膜５
に注入する不純物は、上述の実施例で用いたＰ以外にＡ
ｓ、 Ｂ等を用いることも可能である。さらに上述の実
施例においては、Ｐのイオン注入後に行う低温熱処理の
温度を４００℃としたが、これに限定されるものではな
く、一般には下層配線の材質等により必要に応じて他の
温度を用いることが可能である。
なお上述の実施例においては、下層配線がＡＮ配線３で
ある場合につき説明したが、下層配線が多結晶シリコン
、高融点金属、高融点金属シリサイド等から成る場合に
も本発明を適用することができることは言うまでもない
。また上述の実施例においては、本発明をＭＯＳ Ｌ
ＳＩの製造に適用した場合につき説明したが、他の種類
の半導体装置の製造にも本発明を適用することが可能で
ある。
ある場合につき説明したが、下層配線が多結晶シリコン
、高融点金属、高融点金属シリサイド等から成る場合に
も本発明を適用することができることは言うまでもない
。また上述の実施例においては、本発明をＭＯＳ Ｌ
ＳＩの製造に適用した場合につき説明したが、他の種類
の半導体装置の製造にも本発明を適用することが可能で
ある。
本発明に係る半導体装置の製造方法によれば、配線層を
被覆する二酸化ケイ素膜を気相成長法により形成してい
るので、従来に比べてステップ・カバレンジが良好な眉
間絶縁膜を得ることが可能である。またこの二酸化ケイ
素膜に所定の不純物をイオン注入し、この後低温熱処理
を行うことにより上記不純物を拡散させるようにしてい
るので、製造工程をあまり複雑化することなくしかも熱
処理により配線層に何ら悪影響を及ぼすことなく、上記
二酸化ケイ素膜に汚染不純物のゲッタリング効果を生じ
させることが可能であり、このため不純物汚染に強い層
間絶縁膜を得ることが可能である。従って、上部配線の
断線がなくしかも不純物汚染に強い良好な多層配線構造
の半導体装置を製造することが可能である。
被覆する二酸化ケイ素膜を気相成長法により形成してい
るので、従来に比べてステップ・カバレンジが良好な眉
間絶縁膜を得ることが可能である。またこの二酸化ケイ
素膜に所定の不純物をイオン注入し、この後低温熱処理
を行うことにより上記不純物を拡散させるようにしてい
るので、製造工程をあまり複雑化することなくしかも熱
処理により配線層に何ら悪影響を及ぼすことなく、上記
二酸化ケイ素膜に汚染不純物のゲッタリング効果を生じ
させることが可能であり、このため不純物汚染に強い層
間絶縁膜を得ることが可能である。従って、上部配線の
断線がなくしかも不純物汚染に強い良好な多層配線構造
の半導体装置を製造することが可能である。
第１Ａ図及び第１Ｂ図は本発明に係る半導体装置の製造
方法をＭＯＳ ＬＳＩの製造に適用した一実施例を工
程順に示す断面図、第２図は従来の層間絶縁法を説明す
るための断面図である。 なお図面に用いた符号において、 １−−−−−−−・・−一一一一−−−・−・シリコン
基板２．５・−・−−−−−−・−５ｉ ０１膜３−・
−−−−−・−−−−−−−−−−Ａ ｆｆｉ配線４−
−−−−−−−−−−−−−−−−−− Ｐ Ｓ Ｇ膜
である。
方法をＭＯＳ ＬＳＩの製造に適用した一実施例を工
程順に示す断面図、第２図は従来の層間絶縁法を説明す
るための断面図である。 なお図面に用いた符号において、 １−−−−−−−・・−一一一一−−−・−・シリコン
基板２．５・−・−−−−−−・−５ｉ ０１膜３−・
−−−−−・−−−−−−−−−−Ａ ｆｆｉ配線４−
−−−−−−−−−−−−−−−−−− Ｐ Ｓ Ｇ膜
である。
Claims (1)
- 基板上に設けられている所定の配線層を被覆する二酸
化ケイ素膜を気相成長法により形成し、次いで上記二酸
化ケイ素膜に所定の不純物をイオン注入し、この後低温
熱処理を行うことにより上記不純物を拡散させるように
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148685A JPS61181148A (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148685A JPS61181148A (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61181148A true JPS61181148A (ja) | 1986-08-13 |
Family
ID=12056301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148685A Pending JPS61181148A (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61181148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453232A (ja) * | 1990-06-20 | 1992-02-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007324573A (ja) * | 2006-05-30 | 2007-12-13 | Sharp Corp | 熱軟化性絶縁体と共に化合物半導体が形成されたシリコンウェハ |
-
1985
- 1985-02-06 JP JP2148685A patent/JPS61181148A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453232A (ja) * | 1990-06-20 | 1992-02-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007324573A (ja) * | 2006-05-30 | 2007-12-13 | Sharp Corp | 熱軟化性絶縁体と共に化合物半導体が形成されたシリコンウェハ |
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