JPH01253270A - 半導体装置 - Google Patents
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- JPH01253270A JPH01253270A JP63080173A JP8017388A JPH01253270A JP H01253270 A JPH01253270 A JP H01253270A JP 63080173 A JP63080173 A JP 63080173A JP 8017388 A JP8017388 A JP 8017388A JP H01253270 A JPH01253270 A JP H01253270A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
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- Y10S148/14—Schottky barrier contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明はｐｎ接合が高耐圧化された半導体装置に関する
。
。
〔従来の技術と発明が解決しようとする課題〕ｐｎ接合
の高耐圧化を図るための代表的な構造としてフィールド
プレートＣ以下、単にＦＰと言う）構造とフィールドリ
ミッティングリング（ＩＪ下、単にＦＬＲと言う＞！ｌ
ｋ造がある。しかし、前者のＦＰ構造による高耐圧化は
あまり多くを期待できない。また、後者のＦＬＲ構造は
、バラツキが大きく設計通りの耐圧を得ることが困難で
；乏るという欠点、及び装造工程が複雑であるという欠
点を有する。
の高耐圧化を図るための代表的な構造としてフィールド
プレートＣ以下、単にＦＰと言う）構造とフィールドリ
ミッティングリング（ＩＪ下、単にＦＬＲと言う＞！ｌ
ｋ造がある。しかし、前者のＦＰ構造による高耐圧化は
あまり多くを期待できない。また、後者のＦＬＲ構造は
、バラツキが大きく設計通りの耐圧を得ることが困難で
；乏るという欠点、及び装造工程が複雑であるという欠
点を有する。
特開昭５４−１１８７８１号公報に、第５図に示すよう
な高耐圧化構造の半導体装置が開示されている。この半
導体装置はｎ型半導体領域１Ｖｃ隣接してｐ型中導体値
域３を有する。ｐ 型半導体頒域乙の上にはオーミック
を極４が形成さ九、ｎ型半導体領域１の下部にはオーミ
ック電極５が形成されている。バリア電１ｆ＃８は、ｐ
ｎ接合７の周縁部７ａから所定距離を隔てて形成され、
ｎ型牛導体拳域１との間にショットキバリアを形成し。
な高耐圧化構造の半導体装置が開示されている。この半
導体装置はｎ型半導体領域１Ｖｃ隣接してｐ型中導体値
域３を有する。ｐ 型半導体頒域乙の上にはオーミック
を極４が形成さ九、ｎ型半導体領域１の下部にはオーミ
ック電極５が形成されている。バリア電１ｆ＃８は、ｐ
ｎ接合７の周縁部７ａから所定距離を隔てて形成され、
ｎ型牛導体拳域１との間にショットキバリアを形成し。
電気的ＶＣは７０−ティング（オーミンク電極４゜５と
は非接８２）の状態にある。オーミック電極４とバリア
を極８は同−金！Ｉ４を同一工程で形成したものでよい
。このダイオードに逆電圧を印加すると、ｐｎ接合７か
ら主としてｎ型半導体領域１へ伸びる空乏層はブレーク
ダウンを起こ丁前ニバリア電極８に到運し、バリア電極
８によるショットキバリアを新たな起点として伸び、第
４図に模式的に示１゛空乏層２が形成され、ｐｎ接合７
のフーナ部及び周縁部での電界集中が緩和される。この
結果、バリア電極８がない場合より耐圧が向上する。こ
のｍ造はｐ型環状領域を用いるＦＬＲ構造の変形と言え
るものであるが、ｐ型環状像域をオータック電極４と同
時に形成するバリア電極８に置換えることにより、製造
工程の簡略化が達成されている。しかしながら、バリア
電＆８によるショットキバリアの耐圧はｐｎ接合に比べ
て低いのが一般的であるから、ｐ型環状領域を用いるＦ
ＬＲＪＩＩ造に比べて耐圧的には不利である。しかも。
は非接８２）の状態にある。オーミック電極４とバリア
を極８は同−金！Ｉ４を同一工程で形成したものでよい
。このダイオードに逆電圧を印加すると、ｐｎ接合７か
ら主としてｎ型半導体領域１へ伸びる空乏層はブレーク
ダウンを起こ丁前ニバリア電極８に到運し、バリア電極
８によるショットキバリアを新たな起点として伸び、第
４図に模式的に示１゛空乏層２が形成され、ｐｎ接合７
のフーナ部及び周縁部での電界集中が緩和される。この
結果、バリア電極８がない場合より耐圧が向上する。こ
のｍ造はｐ型環状領域を用いるＦＬＲ構造の変形と言え
るものであるが、ｐ型環状像域をオータック電極４と同
時に形成するバリア電極８に置換えることにより、製造
工程の簡略化が達成されている。しかしながら、バリア
電＆８によるショットキバリアの耐圧はｐｎ接合に比べ
て低いのが一般的であるから、ｐ型環状領域を用いるＦ
ＬＲＪＩＩ造に比べて耐圧的には不利である。しかも。
ｎｌ！半導体佃域１の表面状態によって空乏層が広がり
易かったり広がり難かったりするため、設計耐圧に対す
る耐圧のバラツキが大きくなり易い。
易かったり広がり難かったりするため、設計耐圧に対す
る耐圧のバラツキが大きくなり易い。
あるいは耐圧バラツキを小さくするために高度な製造技
術を必要とするという欠点は解消されていない。
術を必要とするという欠点は解消されていない。
そこで本発明の目的は、１Ｍ作が容易で、高耐圧化効果
が大きくかつ確実なｐｎ接合に対する高耐圧化構造を提
供することにある。
が大きくかつ確実なｐｎ接合に対する高耐圧化構造を提
供することにある。
±記目的を達成するための本発明は、一導電型の第１の
半導体領域と、前記第１の半導体領域よりも低い抵抗率
を有して前記第１の半導体領域にｌｉＪ接配置されてい
る反対導電型の第２の半導体領域と、前記第２の半導体
領域上に形成されている電極と、前記第１の半導体領域
と前記第２の半導体領域の間のｐｎ接合の周縁ｓを包囲
するように前記第１の半導体領域上に配置され、かつ前
記電極に電気的に接続さｒＬ、かつ１０ｋΩ／□以上の
シート抵抗を有し、かつ前記第１の半導体領域との間に
ショットキバリアを生じさせることができるように形成
されている薄層とを備えていること？％徴とする半導体
装置に係わるものである。なお、薄層は第２の半導体領
域上ＶＣ延在する部分を有するものであっても差し支え
ない。
半導体領域と、前記第１の半導体領域よりも低い抵抗率
を有して前記第１の半導体領域にｌｉＪ接配置されてい
る反対導電型の第２の半導体領域と、前記第２の半導体
領域上に形成されている電極と、前記第１の半導体領域
と前記第２の半導体領域の間のｐｎ接合の周縁ｓを包囲
するように前記第１の半導体領域上に配置され、かつ前
記電極に電気的に接続さｒＬ、かつ１０ｋΩ／□以上の
シート抵抗を有し、かつ前記第１の半導体領域との間に
ショットキバリアを生じさせることができるように形成
されている薄層とを備えていること？％徴とする半導体
装置に係わるものである。なお、薄層は第２の半導体領
域上ＶＣ延在する部分を有するものであっても差し支え
ない。
第１の半導体領域と第２の半導体領域の間に形成される
ｐｎ接合に逆電圧が印加されたとき、このｐｎ接合に基
づく空乏層のみならす、薄層と第１の半導体領域とに基
づく空乏層も発生し、これらの空乏層は連続する。薄Ｉ
＃Ｉは、第１の半導体領域に対して絶縁層を介さない形
の高抵抗フィールドプレートとして作用し、ｐｎ接合の
曲率部及び周１部における電界の集中を大幅に緩和する
。
ｐｎ接合に逆電圧が印加されたとき、このｐｎ接合に基
づく空乏層のみならす、薄層と第１の半導体領域とに基
づく空乏層も発生し、これらの空乏層は連続する。薄Ｉ
＃Ｉは、第１の半導体領域に対して絶縁層を介さない形
の高抵抗フィールドプレートとして作用し、ｐｎ接合の
曲率部及び周１部における電界の集中を大幅に緩和する
。
第１図〜第４図を参照して本発明の実施例に係わる高速
整流ダイオード及びその製造方法を説明する。
整流ダイオード及びその製造方法を説明する。
第１図に示すダイオードを製造する際には、まず、第２
囚（４）に示すＧａＡｓ （砒化ガリウム）から成るｎ
型半導体値域２２の上に、 ＧａＡｓのエピタキシャル
成長により高抵抗のｎ型半導体領域（第１の半導体領域
）２３を形成した半導体基板２１を用意し、これＩＣＺ
ｎ（亜鉛）を選択拡散してｐ＋型牛導体佃域（第２の半
導体領域）２４及びｐｎ接合２５１に形成する。ｎｆｌ
！牛導体佃域２３の不純１ｓ −３ 物濃度は１，８Ｘ Ｉ Ｑ ｃｍ ＊厚さは１５μ
ｍである。
囚（４）に示すＧａＡｓ （砒化ガリウム）から成るｎ
型半導体値域２２の上に、 ＧａＡｓのエピタキシャル
成長により高抵抗のｎ型半導体領域（第１の半導体領域
）２３を形成した半導体基板２１を用意し、これＩＣＺ
ｎ（亜鉛）を選択拡散してｐ＋型牛導体佃域（第２の半
導体領域）２４及びｐｎ接合２５１に形成する。ｎｆｌ
！牛導体佃域２３の不純１ｓ −３ 物濃度は１，８Ｘ Ｉ Ｑ ｃｍ ＊厚さは１５μ
ｍである。
次に、第２図■に示すように半導体基板２１の土面全体
にＴｉ （チタン）薄層２６とＡＩ （アルずニウム）
層を連続して真空蒸着し、このＡ１層の素子周辺側をエ
ツチング除去してＡＩ層２７を残存させる。Ｔｉ薄１２
６は、厚さ約５０ Ａ Ｃ０，００５ｔｉｍ）と極薄の
膜である。ＡＩ層２７の厚さは約５００ＯＡである。ま
た、半導体基板２１の裏面全体にＡｕ Ｃ金） トＧｅ
（ゲルマニウム）の合金とＡｕを連続して真空蒸着し
てオーミック接触の電極２８金形成する。
にＴｉ （チタン）薄層２６とＡＩ （アルずニウム）
層を連続して真空蒸着し、このＡ１層の素子周辺側をエ
ツチング除去してＡＩ層２７を残存させる。Ｔｉ薄１２
６は、厚さ約５０ Ａ Ｃ０，００５ｔｉｍ）と極薄の
膜である。ＡＩ層２７の厚さは約５００ＯＡである。ま
た、半導体基板２１の裏面全体にＡｕ Ｃ金） トＧｅ
（ゲルマニウム）の合金とＡｕを連続して真空蒸着し
てオーミック接触の電極２８金形成する。
次に、空気中で、３００℃、２０分間の熱処理を施す。
この結果、素子周辺領域Ｋｍ出していたＴｉ薄層２６の
一部は酸化されて第２図（Ｑに示すよ′）ＩＣ第１のチ
タン酸化物薄層２９となる。第１のチタン酸化物薄Ｎ２
９の厚さはＴｉ薄層２６０１．５倍程度になっているも
のと思われるが、測定が難しいため正確にはわからない
。チタン酸化物薄層２９のシート抵抗は約５００００Ｍ
Ω／口で、絶縁物と見なせるレベルの薄層であるａＡＩ
層２７の下部は酸化されないので、Ｔｉ薄１２６ａが残
存する。
一部は酸化されて第２図（Ｑに示すよ′）ＩＣ第１のチ
タン酸化物薄層２９となる。第１のチタン酸化物薄Ｎ２
９の厚さはＴｉ薄層２６０１．５倍程度になっているも
のと思われるが、測定が難しいため正確にはわからない
。チタン酸化物薄層２９のシート抵抗は約５００００Ｍ
Ω／口で、絶縁物と見なせるレベルの薄層であるａＡＩ
層２７の下部は酸化されないので、Ｔｉ薄１２６ａが残
存する。
次に、ＡＩＭ２７の周辺をエツチング除去して。
第２図■に示すようにｐ型半導体領域２４の上部にＡＩ
層２７ａを残存させる。なお、ｐｎｎ接合２５層 露出する。
層２７ａを残存させる。なお、ｐｎｎ接合２５層 露出する。
次に，空気中で，２７５℃，１５分間の熱処理を施す。
この結果．第２図■に示すようにＡＩ層２７ａにマスク
されていないＴｉ薄層２６ａの一部は酸化されて第２の
チタン酸化物薄層３０となる。
されていないＴｉ薄層２６ａの一部は酸化されて第２の
チタン酸化物薄層３０となる。
第２のチタン酸化物薄層３０の摩みは．第１のチタン酸
化物薄層２９とほぼ同一である。第２のチタン酸化物薄
Ｎ３０は第１のチタン酸化物薄層２９よりも小さいシー
ト抵抗約１００ＭΩ／口を有する中絶縁性の高抵抗層で
ある。第２のチタン酸化物薄層３０は，ｐｎ接合２５の
周縁部２５ａｋ横切っており，第３１ｉ９に示すように
全体としてはｐｎ接合２５の周縁部２５ａに沿って環状
に形成されている。なお、Ａ１層２７ａの下部にはＴｉ
薄層２６ｂが残存する。
化物薄層２９とほぼ同一である。第２のチタン酸化物薄
Ｎ３０は第１のチタン酸化物薄層２９よりも小さいシー
ト抵抗約１００ＭΩ／口を有する中絶縁性の高抵抗層で
ある。第２のチタン酸化物薄層３０は，ｐｎ接合２５の
周縁部２５ａｋ横切っており，第３１ｉ９に示すように
全体としてはｐｎ接合２５の周縁部２５ａに沿って環状
に形成されている。なお、Ａ１層２７ａの下部にはＴｉ
薄層２６ｂが残存する。
次に．ＡＩ層２７ａｋエツチングした後．＃−導体基板
２１の上面全体にプラズマＣＶＤ又は光ＣｖＤＫよりシ
リコン酸化ａｔ形成する。次に．素子の周縁近傍のシリ
コン酸化膜をエツチングで除去し，更に素子の中央頭載
においてシリコン酸化膜とその下のＴｉ薄層２６ｂをエ
ツチングで除去する。
２１の上面全体にプラズマＣＶＤ又は光ＣｖＤＫよりシ
リコン酸化ａｔ形成する。次に．素子の周縁近傍のシリ
コン酸化膜をエツチングで除去し，更に素子の中央頭載
においてシリコン酸化膜とその下のＴｉ薄層２６ｂをエ
ツチングで除去する。
こうして、開口３１を有するシリコン酸化膜６２が得ら
れ．開口６１に隣接してＴｉ薄層２６ｃが環状に残存す
る。
れ．開口６１に隣接してＴｉ薄層２６ｃが環状に残存す
る。
次に，半導体基板２１の土面全体ＫＡｕとＺｎの合金及
びＡｕ ｔ一連続して真空蒸着し，その後この蒸着層の
素子周辺側管エツチングで除去して，第１図に示すよう
にｐ型半導体領域２４へのオーミック電極３３を形成す
る。なお、第３図で鎖線で示されている電極３３は点線
で示されているｐｎ接合周縁部２５ａよりも少し外側に
対応するように延在している。従って，補助的なフィー
ルドプレート効果が僅かに生じる。
びＡｕ ｔ一連続して真空蒸着し，その後この蒸着層の
素子周辺側管エツチングで除去して，第１図に示すよう
にｐ型半導体領域２４へのオーミック電極３３を形成す
る。なお、第３図で鎖線で示されている電極３３は点線
で示されているｐｎ接合周縁部２５ａよりも少し外側に
対応するように延在している。従って，補助的なフィー
ルドプレート効果が僅かに生じる。
こうして製作されたダイオードは．ＧａＡｓデバイスの
特長である高速性の良さを発揮する。また。
特長である高速性の良さを発揮する。また。
この構造にすれば．高耐圧のダイオードを高い歩留りで
得ることができる。すなわち、高耐圧化構造を採用しな
い場合にブレークダウン電圧が約１００ｖであったもの
が１本実施例では約２３０ｖのブレークダウン電圧が得
られた。これは、ＦＰ享造を大きく上回り．ＦＬＲ構造
をも上回る高耐圧化が連成されていると言える。ＦＰｆ
ｌｌｌ造やＦＬＲ構造で顕著に見られる表面状態の差異
による耐圧バラツキも少ない。ＦＰ槽構造見られる耐圧
特性の熱的不安定性も解消されている。設計及び゛製造
方法についても１％に困却な点はない。
得ることができる。すなわち、高耐圧化構造を採用しな
い場合にブレークダウン電圧が約１００ｖであったもの
が１本実施例では約２３０ｖのブレークダウン電圧が得
られた。これは、ＦＰ享造を大きく上回り．ＦＬＲ構造
をも上回る高耐圧化が連成されていると言える。ＦＰｆ
ｌｌｌ造やＦＬＲ構造で顕著に見られる表面状態の差異
による耐圧バラツキも少ない。ＦＰ槽構造見られる耐圧
特性の熱的不安定性も解消されている。設計及び゛製造
方法についても１％に困却な点はない。
なお、高耐圧化が：ｉ！！成されるのは、第２のチタン
酸化物薄層３０のうちｐ型半導体領域２４の外側に捻在
している部分が，ショットキバリア型のＦＰとして作用
していることＫよる。すなわち。
酸化物薄層３０のうちｐ型半導体領域２４の外側に捻在
している部分が，ショットキバリア型のＦＰとして作用
していることＫよる。すなわち。
第２のチタン酸化物薄層３０はｎ型半導体領域２３との
間にショットキバリアを形成している。また、＃！２の
チタン酸化物薄層３０は，導体によるＦＰよつ電界集中
緩和作用の大きい高抵抗ＦＰとなっている。すなわち、
第２のチタン酸化物薄１３０の横方向に生じる電位こう
配置よって．第２のチタン酸化物薄／ｆ＃３０の先端側
に行くにつれてショットキバリアに印加される逆電圧は
小さくなり，第１図に模式的に示すように，広が９亀が
先細になった空乏層３４が形成される。更に．第２のチ
タン酸化物薄層６０は，半導体領域との間に絶Ｎ！層を
介さないタイプのＦＰであるから，絶縁層に起因する特
性の不安定性を起こさないシ１，半導体頭載に対して効
果的に電界効果を及ぼす。
間にショットキバリアを形成している。また、＃！２の
チタン酸化物薄層３０は，導体によるＦＰよつ電界集中
緩和作用の大きい高抵抗ＦＰとなっている。すなわち、
第２のチタン酸化物薄１３０の横方向に生じる電位こう
配置よって．第２のチタン酸化物薄／ｆ＃３０の先端側
に行くにつれてショットキバリアに印加される逆電圧は
小さくなり，第１図に模式的に示すように，広が９亀が
先細になった空乏層３４が形成される。更に．第２のチ
タン酸化物薄層６０は，半導体領域との間に絶Ｎ！層を
介さないタイプのＦＰであるから，絶縁層に起因する特
性の不安定性を起こさないシ１，半導体頭載に対して効
果的に電界効果を及ぼす。
第１のチタン酸化物薄層２９はｌｌ！縁層と言うべきも
のであり、ｎ型中溝体頭載２３との間にショットキバリ
アを形成していないと考えられる。しかし、ｎ型半導体
領域２３の表面状Ｍｋ空乏層がやや広がりやすい状態に
固定する表面安定化作用を強く発揮しているようである
。すなわち、第１のチタン酸化物薄層２９を除去した構
造とすると。
のであり、ｎ型中溝体頭載２３との間にショットキバリ
アを形成していないと考えられる。しかし、ｎ型半導体
領域２３の表面状Ｍｋ空乏層がやや広がりやすい状態に
固定する表面安定化作用を強く発揮しているようである
。すなわち、第１のチタン酸化物薄層２９を除去した構
造とすると。
第４図の逆電圧−逆電流特性における曲線人の領域ＵＫ
示すように、ｐｎ接合２５がブレークダウンを起こす前
に第２のチタン酸化物薄層６０の先端部の微少＠城にお
いてブレークダウンが発生する。第１のチタン酸化物薄
層２９を設けることによって、第１のチタン酸化物薄層
２９の先端部のショットキバリアの耐圧が高くな’、１
． 第４図の曲線Ｂの頭載口に示すように、上記微少細
板のブレークダウンが高圧側に移動し、酸化時間を長目
にｙ４整することにより第４図の曲！＃ＡＣに示すよう
に上記微少領域のブレークダウンが現われないままＫｐ
ｎｉ合２５のブレークダウンが起るものを安定に再現で
きる。このように、第１のチタン酸化物薄層２９は主と
して、逆電流を低減させるように作用している。なお、
第４図の曲線Ａ及び曲線Ｂの場合であっても、微少頭載
のブレークダウンに伴う逆電流の増大は第２のチタン酸
化物薄層３０の抵抗値と第１のチタン酸化物薄層２９の
横方向電位差によって制限される値以下に収筐るので。
示すように、ｐｎ接合２５がブレークダウンを起こす前
に第２のチタン酸化物薄層６０の先端部の微少＠城にお
いてブレークダウンが発生する。第１のチタン酸化物薄
層２９を設けることによって、第１のチタン酸化物薄層
２９の先端部のショットキバリアの耐圧が高くな’、１
． 第４図の曲線Ｂの頭載口に示すように、上記微少細
板のブレークダウンが高圧側に移動し、酸化時間を長目
にｙ４整することにより第４図の曲！＃ＡＣに示すよう
に上記微少領域のブレークダウンが現われないままＫｐ
ｎｉ合２５のブレークダウンが起るものを安定に再現で
きる。このように、第１のチタン酸化物薄層２９は主と
して、逆電流を低減させるように作用している。なお、
第４図の曲線Ａ及び曲線Ｂの場合であっても、微少頭載
のブレークダウンに伴う逆電流の増大は第２のチタン酸
化物薄層３０の抵抗値と第１のチタン酸化物薄層２９の
横方向電位差によって制限される値以下に収筐るので。
素子耐圧低下の原因にはならない。
本発明は士述の実施例に限定されるものでなく。
例えば次の変形が可能なものである。
ｆｉ＋第２のチタン酸化物薄／１Ｉ３０のシート抵抗は
、１０にΩ／ロ〜５０００ＭΩ／ロ、望ましくは１０Ｍ
Ω／口〜１０００ＭΩ／口に選ぶのがよい。
、１０にΩ／ロ〜５０００ＭΩ／ロ、望ましくは１０Ｍ
Ω／口〜１０００ＭΩ／口に選ぶのがよい。
チタン酸化物薄層６０の厚さは、実用的には２０〜６０
０Ａが適当である。チタン酸化物薄層３０の長さＣｎｎ
型半導体領域２３上廷在する長さ）は、３０〜５００Ａ
ｍＫ選ぶのがよい。
０Ａが適当である。チタン酸化物薄層３０の長さＣｎｎ
型半導体領域２３上廷在する長さ）は、３０〜５００Ａ
ｍＫ選ぶのがよい。
１２）中溝体表面との良好な接触を得るためには。
中溝体表面に被覆したＴｉ ｆ酸化してチタン酸化物薄
層３０を形成するのが望ましい。しかし、チタン酸化物
自身を真空蒸着やスパッタリング等で形成１−でもよい
。
層３０を形成するのが望ましい。しかし、チタン酸化物
自身を真空蒸着やスパッタリング等で形成１−でもよい
。
（３） チタン酸化物薄層３０の先端をオービック電
極釦よってｎ型半導体領域２３と導通させてノイズ発生
を少なくした構造、チタン酸化物薄層３０の中間に環状
のＴｉ層を残存させてチタン酸化物薄４３０の横方向電
位を安定化させた構造、チタン酸化物薄層３０をシート
抵抗の大きい下層とシート抵抗の小さい上層の２層とし
たａｍ、ｐｎ接合の周縁部が基板の同一平面に露出せず
に、＠面に露出するメサ型中導体装置に適用した構造、
第１のチタン酸化物薄層２９を省いた構造等の変形も可
能である。
極釦よってｎ型半導体領域２３と導通させてノイズ発生
を少なくした構造、チタン酸化物薄層３０の中間に環状
のＴｉ層を残存させてチタン酸化物薄４３０の横方向電
位を安定化させた構造、チタン酸化物薄層３０をシート
抵抗の大きい下層とシート抵抗の小さい上層の２層とし
たａｍ、ｐｎ接合の周縁部が基板の同一平面に露出せず
に、＠面に露出するメサ型中導体装置に適用した構造、
第１のチタン酸化物薄層２９を省いた構造等の変形も可
能である。
（４１実施例のよりにｐｎ接合２５とチタン酸化物薄層
６０によるショットキバリアが連続する構ＴＩか６耐圧
的には望ましい。しかし、ｐｎ接合２５の８縁部２５ａ
から微かに離れてチタン酸化物薄層３０が形成されてい
ても、ｐｎ接合２５からの空乏層とチタン酸化物薄Ｎ３
０によるショットキバリアからの空乏層とを連続させる
ことができるので、耐圧同士の効果は認められる。チタ
ン酸化物薄層６０をｎ型半導体領域２３上のみに設ける
場合は、薄層６０と電極６３との接続手段を別に設ける
。
６０によるショットキバリアが連続する構ＴＩか６耐圧
的には望ましい。しかし、ｐｎ接合２５の８縁部２５ａ
から微かに離れてチタン酸化物薄層３０が形成されてい
ても、ｐｎ接合２５からの空乏層とチタン酸化物薄Ｎ３
０によるショットキバリアからの空乏層とを連続させる
ことができるので、耐圧同士の効果は認められる。チタ
ン酸化物薄層６０をｎ型半導体領域２３上のみに設ける
場合は、薄層６０と電極６３との接続手段を別に設ける
。
（５） シート抵抗が高（かつショットキバリアを生
成する薄層としてはチタン酸化物が好適であるが１例え
ばＴａ （タンタル）系材料の酸化物薄層等Ｋｆｌｌき
換えることもできる。
成する薄層としてはチタン酸化物が好適であるが１例え
ばＴａ （タンタル）系材料の酸化物薄層等Ｋｆｌｌき
換えることもできる。
ｆ６１ ＧａＡｓ、 ＡｌＧａＡｓ （砒化アｙｔｚ
ｉ二ｒ７ムーｉリウム） 、 ＧａＰ （燐化ガリウム
）、Ｉｎｋ（燐化インジウム〕等の■−マ族化合物半導
体を用いた半導体装置に効果的な構造であるが、他の化
合物半導体やシリコン等の半導体装置にも適用可能であ
る。
ｉ二ｒ７ムーｉリウム） 、 ＧａＰ （燐化ガリウム
）、Ｉｎｋ（燐化インジウム〕等の■−マ族化合物半導
体を用いた半導体装置に効果的な構造であるが、他の化
合物半導体やシリコン等の半導体装置にも適用可能であ
る。
本発明によれば、高耐圧のｐｎ接合学導体ｉ装を得るこ
とができる。しかも、高耐圧化効果を比較的大きくかつ
確実に得ることが可能であり、更に容易に製造すること
が可能な半導体装ｔを提供することができる。
とができる。しかも、高耐圧化効果を比較的大きくかつ
確実に得ることが可能であり、更に容易に製造すること
が可能な半導体装ｔを提供することができる。
第７図は本発明の実施例に係わるダイオードを示す断面
図。 第２因囚〜［Ｆ］は第１図のダイオードを與造工程順に
示す断面図。 第６図は第２図［Ｆ］からシリコン酸化膜を除去し。 電極全鎖線で示す平面図。 第４因はダイオードの逆電圧−逆電流特性を示す図。 第５図は従来のダイオードを示す断面図である。 ２３・・・ｎ盟半導体懺域、２４・・・ｐｉ牛中溝領域
域、２５・・・ｐｎ接合、２９・・・第１のチタン酸化
物薄層、３０・・・第２のチタン酸化物薄層、３３・・
・オーミック１に他。
図。 第２因囚〜［Ｆ］は第１図のダイオードを與造工程順に
示す断面図。 第６図は第２図［Ｆ］からシリコン酸化膜を除去し。 電極全鎖線で示す平面図。 第４因はダイオードの逆電圧−逆電流特性を示す図。 第５図は従来のダイオードを示す断面図である。 ２３・・・ｎ盟半導体懺域、２４・・・ｐｉ牛中溝領域
域、２５・・・ｐｎ接合、２９・・・第１のチタン酸化
物薄層、３０・・・第２のチタン酸化物薄層、３３・・
・オーミック１に他。
Claims (1)
- 【特許請求の範囲】 〔１〕 一導電型の第１の半導体領域と、前記第１の半
導体領域よりも低い抵抗率を有して前記第１の半導体領
域に隣接配置されている反対導電型の第２の半導体領域
と、 前記第２の半導体領域上に形成されている電極と、 前記第１の半導体領域と前記第２の半導体領域の間のｐ
ｎ接合の周縁部を包囲するように前記第１の半導体領域
上に配置され、かつ前記電極に電気的に接続され、かつ
１０ｋΩ／□以上のシート抵抗を有し、かつ前記第１の
半導体領域との間にシヨツトキバリアを生じさせること
ができるように形成されている薄層と を備えていることを特徴とする半導体装置。 〔２〕 前記薄層は、Ｔｉ（チタン）の薄層を酸化して
形成したチタン酸化物薄層である請求項１の半導体装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080173A JPH0817229B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置 |
| US07/319,951 US4980749A (en) | 1988-03-31 | 1989-03-07 | P-N junction semiconductor device and method of fabrication |
| KR1019890004252A KR920006429B1 (ko) | 1988-03-31 | 1989-03-31 | 반도체 장치 |
| US07/544,202 US5006483A (en) | 1988-03-31 | 1990-06-26 | Fabrication of P-N junction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080173A JPH0817229B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253270A true JPH01253270A (ja) | 1989-10-09 |
| JPH0817229B2 JPH0817229B2 (ja) | 1996-02-21 |
Family
ID=13710947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080173A Expired - Fee Related JPH0817229B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4980749A (ja) |
| JP (1) | JPH0817229B2 (ja) |
| KR (1) | KR920006429B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618276B2 (ja) * | 1988-11-11 | 1994-03-09 | サンケン電気株式会社 | 半導体装置 |
| US5594237A (en) * | 1995-02-24 | 1997-01-14 | The Whitaker Corporation | PIN detector having improved linear response |
| JP2741745B2 (ja) * | 1995-03-24 | 1998-04-22 | 工業技術院長 | 半導体電極形成方法および装置 |
| JP3681236B2 (ja) * | 1996-10-28 | 2005-08-10 | 沖電気工業株式会社 | 半導体装置 |
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| US6750156B2 (en) | 2001-10-24 | 2004-06-15 | Applied Materials, Inc. | Method and apparatus for forming an anti-reflective coating on a substrate |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| US7662698B2 (en) * | 2006-11-07 | 2010-02-16 | Raytheon Company | Transistor having field plate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129380A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3923975A (en) * | 1973-10-09 | 1975-12-02 | Cutler Hammer Inc | Tantalum-gallium arsenide schottky barrier semiconductor device |
| US4307132A (en) * | 1977-12-27 | 1981-12-22 | International Business Machines Corp. | Method for fabricating a contact on a semiconductor substrate by depositing an aluminum oxide diffusion barrier layer |
| US4149307A (en) * | 1977-12-28 | 1979-04-17 | Hughes Aircraft Company | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts |
| JPS54118781A (en) * | 1978-03-08 | 1979-09-14 | Mitsubishi Electric Corp | Planar-type diode |
| JPS55128875A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Semiconductor device |
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| GB2176339A (en) * | 1985-06-10 | 1986-12-17 | Philips Electronic Associated | Semiconductor device with schottky junctions |
| US4799100A (en) * | 1987-02-17 | 1989-01-17 | Siliconix Incorporated | Method and apparatus for increasing breakdown of a planar junction |
-
1988
- 1988-03-31 JP JP63080173A patent/JPH0817229B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-07 US US07/319,951 patent/US4980749A/en not_active Expired - Lifetime
- 1989-03-31 KR KR1019890004252A patent/KR920006429B1/ko not_active IP Right Cessation
-
1990
- 1990-06-26 US US07/544,202 patent/US5006483A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129380A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5006483A (en) | 1991-04-09 |
| US4980749A (en) | 1990-12-25 |
| KR920006429B1 (ko) | 1992-08-06 |
| KR890015422A (ko) | 1989-10-30 |
| JPH0817229B2 (ja) | 1996-02-21 |
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