KR920006429B1 - 반도체 장치 - Google Patents

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KR920006429B1 KR1019890004252A KR890004252A KR920006429B1 KR 920006429 B1 KR920006429 B1 KR 920006429B1 KR 1019890004252 A KR1019890004252 A KR 1019890004252A KR 890004252 A KR890004252 A KR 890004252A KR 920006429 B1 KR920006429 B1 KR 920006429B1
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oxide thin
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고우지 오오쯔까
히로가즈 고토우
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산켄 덴끼 가부시끼가이샤
고타니 고오이찌
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Abstract

내용 없음.

Description

반도체 장치
제1도는 본 발명의 실시예에 관한 다이오드를 나타내는 단면도.
제2도(a)∼(f)는 제1도의 다이오드를 제조공정순으로 나타내는 단면도.
제3도는 제2도(f)로부터 실리콘 산화막을 제거하고, 전극을 고리선으로 나타내는 평면도.
제4도는 다이오드의 역전압-역전류 특성을 나타내는 도면.
제5도는 종래의 다이오드를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
22 : 제3반도체영역 23 : 제1반도체영역
24 : 제2반도체영역 28 : 제2전극
29 : 제1의 티탄 산화물박층 30 : 박층
33 : 제1전극
본 발명은 pn 접합이 고내압화된 반도체 장치에 관한 것이다.
pn 접합의 고내압화를 도모하기 위한 대표적인 구조로서 필드 플레이트(field plate : 이하 FP라고 칭함)구조와, 필드 리미팅 링(field limiting ring : 이하 FLR이라고 칭함) 구조가 있다. 그러나, 전자의 FP 구조의 의한 고내압화는 그다지 많은 것을 기대할 수 없다. 그리고, 후자의 FLR 구조는 대단히 고르지 못하여 설계대로의 내압을 얻기가 곤란하다는 결점과, 제조공정이 복잡하다는 결점을 지니고 있다.
일본 특허공개 54-118781호 공보에, 제5도에서와 같은 고내압화 구조의 반도체 장치가 개시되어 있다. 이 반도제 장치는 n형 반도체영역(1)에 인접해서 p+형 반도체영역(3)을 갖는다. p+형 반도체영역(3)의 위에는 옴(ohmic) 전극(4)이 형성되고, n형 반도체영역(1)의 하부에는 옴 전극(5)이 형성되어 있다. 배리어전극(8)은, pn 접합(7)의 둘레 가장 자리부(7a)로부터 일정한 거리를 두고 형성되어 있으며, n형 반도체영역(1)과의 사이에 쇼트키 배리어를 형성하고, 전기적으로는 플로팅(음 전극 4,5와는 비접속) 상태에 있다. 옴 전극(4)과 배리어전극(8)은 동일금속을 동일공정으로 형성한 것으로 족하다. 이 다이오우드에 역전압을 인가하면, pn접합(7)으로부터 주로 n형 반도체영역(1)으로 뻗어나가는 공핍층은 브레이크 다운을 일으키기전에 배리어전극(8)에 도달하고, 배리어전극(8)에 의한 쇼트키 배리어를 새로운 기점으로 해서 뻗어나가고, 제5도에 도식적으로 보여주는 공핍층(2)이 형성되고, pn접합(7)의 각부(角部) 및 둘레 가장자리부에서의 전계집중이 완화된다. 이 결과, 배리어전극(8)이 없는 경우보다 내압이 향상한다. 이 구조는 p+형 고리형상 영역을 사용하는 FLR 구조의 변형이라고 말할 수 있는 것이지만, p+형 고리형상 영역을 옴 전극(4)과 동시에 형성하는 배리어전극(8)으로 바꾸어 놓음으로써, 제조공정의 간략화가 달성되고 있다. 그런, 배리어전극(8)에 이한 쇼트키 배리어의 내압은 pn접합에 비하여 낮은 것이 일반적이기 때문에, p+형 고리형상 영역을 사용하는 FLR 구조에 비하여 내압적으로는 불리하다. 더우기, n형 반도체영역(1)의 표면상태에 따라서 궁핍층이 쉽게 넓혀지거나 어렵게 넓혀지거나 하기 때문에, 설계내압에 대한 내압의 어긋남이 커지기 쉽고, 혹은 고루지 못한 내압을 작게 하기 위하여 고도의 제조기술을 필요로 하게 된다는 결점은 해소되지 않고 있다.
따라서 본 발명의 목적은 제작이 용이하여, 고내압화 효과가 크고 또한 확실한 pn 접합에 내한 고내압화구조를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 제1의 반도체 영역과, 제1의 반도체 영역보다도 낮은 저항율을 가지고 제1의 반도체 영역에 인접 배치되어 있는 제2의 도전형의 제2의 반도체영역과, 제2의 반도체 영역상에 형성되어 있는 전극과, 전술한 제l의 반도체영역과, 제2의 반도체 영역의 사이의 pn접합의 둘레가장자리부를 포위하도록 제1의 반도체 영역상에 배치되고, 또한 전극에 전기적으로 접속되고, 또한 10kΩ/□이상의 시이트 저항을 가지며, 또한 제1의 반도체영역과의 사이에 쇼트키 배리어를 발생케 할수 있도록 형성되어 있는 박층을 구비하고 있는 것을 특징으로 하는 반도체 장치에 관한 것이다. 더우기, 박층은 제2의 반도체 영역상에 뻗어있는 부분을 갖는 것이라도 무방하다.
제1의 반도체 영역과 제2의 반도체 영역사이에 형성되는 pn 접합에 역전압이 인가되었을때에, 이 pn접합에 기인하는 공핌층뿐만 아니라, 박층과, 제1의 반도체 영역에 기인하는 공핍층도 발생하고, 이들의 공핍층은 연속하다. 박층은 제1의 반도체 영역에 내하여 절연층을 거치지 않는 형의 고저항 필드 플레이트로서 작용하고, pn접합의 곡율부 및 둘레 가장자리부에서의 전게의 집중을 대폭적으로 완화시킨다.
제1도∼제4도를 참조하여 본 발명의 실시예에 관한 고속정류 다이오드 및 그의 제조방법을 설명한다. 제1도에 보여주는 다이오드를 제조할 때에는, 먼저, 제2도(a)에 보여주는 GaAs(비소 가륨)으로 이루어지는 n+형인 제3반도제 영역(22)상에, GaAs의 에피텍셜 성장에 의하여 고저항의 n형인 제1반도체영역(제1의 반도체영역(23)을 형성한 반도체기판(21)을 준비하고, 이에 Zn(아연)을 선택확산하여 p+형인 제2반도체영역(제 2의 반도체영역)(24)및 pn접합(25)을 형성한다. n형인 제 1반도체영역(23)의 불순물 농도는 1.8×1015cm-3, 두께는 15μm이다. 또한 p+인 제2반도체영역(24)의 두께(깊이)는 약 3μm, 표면근방의 불순물 농도는 5×1018cm-3이다. 따라서 p+형인 제2반도체 영역(24)의 평균 불순물 농도는 n형인 제1반도체영역(23보다도 현저히 높고, p+형인 제2반도체영역(24)의 평균 저항율은 n형인 제1반도체영역(23)보다도 현저히 낮다
다음에 제2도(b)에서와 같이 반도체기판(21)의 상면 전체에 Ti(티탄)박층(26)과 Al(알루미늄)층을 연속해서 진공 증착하고, 이 알루미늄층의 소자 주변측을 에칭 제거하여 알루미늄층(27)을 잔존시킨다. Ti박층(26)은 두께 약 50Å(0.005μm)의 극박의 막이다. Al층(27)의 두께는 약 5000Å이다. 또한 반도체기판(21)의 이면 전체에 Au(금)와 Ge(게루마늄)의 합금과 Au를 연속해서 진공 증착하여 옴 접촉의 전극(28)을 형성한다.
다음에 공기중에서 300℃, 20분간의 열처리를 실시한다. 이결과, 소자 주변영역에 노출하고 있던 티탄 박층(26)의 일부는 산화되어서 제2도(c)에서와 같이 제1의 티탄 산화를 박층(29)으로 된다. 제1의 티탄산화물 박층(29)의 두께는 Ti박층(26)의 1.5배 정도로 되어 있는 것이라고 생각되지만 측정이 관란하므로 정확하게는 알 수 없다. 티탄 산화물 박층(29)의 시이트 저항은 약 5000MΩ/□로서, 절연물로 보여지는 레벨의 박층이다. Al층(21)의 하부는 산화되지 않으므로, Ti 박층(26a)가 잔존한다.
다음에 Al층(27)의 주변을 에칭 제거해서, 제2도(d)에서와 같이 p+형인 제2반도체영역(24)의 상부에 Al층(27a)를 잔존시킨다. 더우기 pn접합(25)의 주변부(25a) 및 이 근방위에 Ti 박층(26a)이 노출한다.
다음에, 공기중에서, 275℃ ,15분간의 열처리를 실시한다. 이결과, 제2도(e)에서와 같이 Al층(27a)에 마스크되어 있지 않는 Ti박층(26a)의 일부는 산화되어서 제2의 티탄 산화물 박층(30)으로 된다. 제2의 티탄 산화물 박층(30)의 두께는, 제1의 티탄 산화물 박층(29)과 거의 동일하다. 제2의 티탄 산화물 박층(30)은 제1의 티탄 산화물 박층(29)보다도 작은 시이트 저항 약 100MΩ/□을 갖는 반절연성의 고저항층이다. 제2의 티탄 산화물 박층(30)은 pn접합(25)의 둘레 가장자리부(25a)를 횡단하고 있으며, 제3도에서와 같이 전체로서는 pn접합(25)의 둘레 가장자리부(25a)에 따라서 링형상으로 되어 있다. 더우기 A1층(27a)하부에는 Ti 박층(26b)가 잔존한다.
다음에, Al층(27a)를 에칭한 후, 반도제 기판(21)의 상면 전체에 플라즈마 CVD 또는 및 CVD에 의하여 실리콘 산화막을 형성한다. 다음에, 소자의 둘레 가장자리 근방의 실리콘 산화막을 에칭으로 제거하고, 다시 소자의 중앙 영역에서 실리콘 산화막과 그 밑의 Ti박층(26b)를 에칭으로 제거한다. 이와같이 하여 구멍(31)을 갖는 실리콘 산화막(32)이 얻어지고, 구멍(31)에 인접하여 Ti 박층(26C)이 링형상으로 잔존한다.
다음에, 반도체기판(21)의 상면 전체에 Au와 Zn의 합금 및 Au를 연속해서 진공증착하고, 그후 이 증착층의 소자주변측을 에칭으로 제거하여, 제1도에서와 같이 p+형인 제2반도체영역(24)에 옴 전극(33)을 형성한다. 더우기, 제3도에서 1적쇄선으로 표시되어 있는 전극(33)은 점선으로 표시되어 있는 pn 접합둘레가장자리부(25a)보다도 약간 바깥쪽에 대응하도록 뻗어나가 있다. 따라서, 보조적인 필드 플레이트 효과가 근소하게 생긴다.
이와같이 해서 제작된 다이오드는, GaAs 디바이스의 장점인 흘륭한 고속성을 발휘한다. 또한, 이 구조에 의하면 고내압의 다이오드를 대폭적으로 얻을 수 있다. 즉, 고내압화 구조를 채용하지 않는 경우에 브레이크 다운 전압이 약 100V었던 것이, 본 실시예에서는 약 230V의 브레이크 다운 전압이 얻어졌다. 이것은 FP 구조를 크게 상회하고, FLR 구조 마저도 상회 하는 고내압화가 달성되어 있다고 말할 수 있다. FP 구조나 FLR구조에서 현저하게 보여주는 표면상태의 차이에 의하여 고르지 못한 내압도 작다. FP 구조에서 볼 수 있는 내압 특성의 열적 불안정성도 해소되어 있다. 설계 및 제조방법에 있어서도, 특히 곤란한 점은없다.
더우기, 고내압화가 달성되는 것은, 제2도의 티탄 산화물 박층(30)중 p+형인 제2반도체영역(24)의 바깥쪽의 n형인 제1반도체영역(23)상의 부분이, 쇼트키 배리어를 형성하고, FP와 등가인 작용을 하고 있다는 것, 그리고 쇼트키 배리어가 금속층이 아니라, 저항이 높은 제2의 티탄 산화물박층(30)에 기인해서 형성되어 있기 때문이다. 즉, 제2의 티탄 산화물 박층(30)의 횡방향에서 생기는 전위경사에 의하여, 제2의 티탄 산화물 박층(30)의 선단쪽으로 접근함에 따라 쇼트키 배리어에 인가되는 역전압은 적어지고, 제1도에 모형적으로 보여주고 있는 바와같이, 넓이의 폭이 끝머리가 가늘게 된 공핍층(34)이 형성된다. 더우기, 제2의 티탄 산화물 박층(30)과 반도체 영역과의 사이에 절연층이 놓여있지 않으므로, 절연층에 기인하는 특성의 불안정성이 일어나지 않는다. 또한, 티탄 산화물 박층(30)이 직접 반도체 영역에 접하고 있으므로, 티탄 산화물 박층(30)이 반도체 영역에 대하여 효과적으로 전계효과를 미치게 된다.
제1의 티탄 산화물 박층(29)은 절연층이라고 말할 수 있는 것이며, n형인 제1반도체영역(23)과의 사이에 쇼트키 배리어를 형성하지 않고 있다고 생각된다. 그러나 n형인 제1반도체영역(23)의 표면상태를 공핍층의 뻗어나가기 쉬운 상태로 고정하는 표면안정화 작용을 강하게 발휘하고 있는것 같다. 즉, 제1의 티탄산화물 박층(29)을 제거한 구조로 되게하면, 제4도의 역전압-역전류 특성에 있어서의 곡선 A의 영역 I에서와 같이, pn접합(25)이 브레이크 다운을 일으키기 전에 제2의 티탄 산화물 박층(30)의 선단부의 미소영역 브레이크 다운이 발생한다. 제1의 티탄 산화물 박층(29)을 설정함으로써, 제1의 티난 산화물 박층(29)의 선단부의 쇼트키 배리어의 내압이 높아지게 되고, 제4도의 곡선 B의 영역 II에서와 같이, 미소영역의 브레이크 다운이 고압측으로 이동하고, 제2의 티탄 산화물 박층(30)의 산화시간을 약간 긴듯하게 조정함으로써 제4도의 곡선 C에서와 같이 미소영역의 브레이크 다운이 나타나지 않은채 pn접합(25)의 브레이크 다운이 일어나는 다이오드를 얻을 수가 있다. 이와같이, 제1의 티탄 산화물 박층(29)은 주로, 역전류를 저감하도록 작용하고 있다. 더우기, 제4도의 곡선 A및 곡선 B의 경우일지라도, 미소영역의 브레이크다운에 수반한 역전류의 증대는 제2의 티탄 산화물 박층(30)의 저항치와 제1의 티탄 산화물 박층(29)의 횡방향 전위치에 의하여 제한되는 값 이하로 수축되므로, 소자내압저하의 원인으로 되지는 않는다.
본 발명은 상기와 같은 실시예에 한정되는 것이 아니라, 예컨대 다음과 같은 변형이 가능하다.
(1)제2의 티탄 산화물 박층(30)의 시이트 저항은, 10kΩ/□∼5000MΩ□, 바람직하게는 10MΩ/□∼1000MΩ/□으로 선정하는 것이 바람직하다. 티탄 산화물 박층(30)의 두께는, 실용적으로는 20∼300Å이 적당하다. 티탄 산화물 박층(30)의 질이(n형 반도체 영역(23)상에 뻗어있는 길이)는, 30∼500μm으로 선정하는것이 좋다.
(2)반도체 표면과의 양호한 접촉을 얻기 위해서는, 반도체 표면에, 피복한 Ti를 산화한 티탄 산화물 박층(30)을 형성하는 것이 바람직하다. 그러나 티탄 산화물 자체를 진공증착이나 스퍼터링 등으로 형성하여도 좋다.
(3)티탄 산화물 박층(30)의 선단을 옴 전극에 의하여 n형인 제1반도체 영역(23)에 접속하여 노이즈의 발생이 적은 다이오드를 얻을 수 있다. 또한 티탄 산화물 박층(30)이 중간에 고리형상의 Ti층을 잔존시켜서 티탄 산화물 박층(30)의 횡방향 전위를 안정화시킬 수가 있다. 또한, 티탄 산화물 박층(30)을 시이트 저항이 큰 하층과 시이트 저항이 적은 상층과의 2층 구조를 할 수 있다. 또한 pn접합의 둘레 가장자리부가 기판의 동일평면에 노출하지 않고, 측면에 노출하는 메사형 반도체 장치에도 본 발명을 적용할 수 있다. 그리고 제1의 티탄 산화물 박층(29)을 생략한 구조로 할 수도 있다. 또한 Ti층(26C)를 생략할 수 있고 p+형인 제2반도체영역(24)상으로부터 티탄 산화물 박층(30)을 생략할 수 있다.
(4)실시예처럼 pn접합(25)과 티탄 산화물 박층(30)에 의한 쇼트키 배리어가 연속하는 구조가 내압적으로는 바람직하다. 그러나, pn 접합(25)의 둘레 가장자리부(25a)로부터 약간 떨어져서 티탄 산화물 박층(30)이 형성되어 있어도, pn접합(25)으로부터의 공핍층과 티탄 산화물 박층(30)에 의한 쇼트키 배리어로부터의 공핍층과를 연속시킬 수가 있으므로 내압향상의 효과는 인정된다. 티탄 산화물 박층(30)을 n형인 제1반도체영역(23)상에만 설치하는 경우에는, 박층(30)과 전극(33)과의 접속수단을 별도로 설치한다.
(5)시이트 저항이 높고 또한 쇼트키 배리어를 생성하는 박층으로는 티탄 산화물이 가장 적합하지만, 예컨대 Ta(탄탈)계 재료의 산화물 박층등으로 바꾸어 놓을 수도 있다.
(6)GaAs, AlGaAs(비소알루미늄.가륨), GaP(인화가륨), InP(인화인쥼)등의 III-V족 화합물 반도체를 사용한 반도체 장치에 효과적인 구조이지만, 다른 화합물 반도체나 실리콘등의 반도체 장치에도 적용할 수있다.
본 발명에 의하면, 고내압의 pn 접합 반도체 장치를 얻을 수 있다. 더우기, 고내압화 효과를 비교적 크면서 용이하게 제조할 수 있는 반도체 장치를 제공할 수가 있다.

Claims (2)

  1. 제1도전형의 제1반도체영역(23)과, 상기 제1반도체영역(23)보다도 낮은 저항율을 갖고서 상기 제1반도체영역(23)의 한쪽에 인접하여 배치되어 있는 상기 제1도전형과 반대인 제2도전형의 제2반도체영역(24)과, 상기 제1반도체영역(23)보다도 낮은 저항율을 갖고 상기 제1반도체 영역(23)의 다른쪽에 인접하여 배치되어 있는 제1도전형의 제3반도체영역(22)과, 상기 제2반도체영역(24)상에 형성되어 있는 제1전극(33)과, 상기 제3반도제영역(22)에 형성된 제2전극(28)과, 상기 제1반도체영역(23)과 상기 제2반도체영역(24)사이의 PN접합주연부를 둘러쌈에 의해 상기 제1반도체영역(23)및 상기 제2반도체영역(24)상에 배치시키고, 상기 제1전극(33)에 전기적으로 접속시키고, 또 10kΩ/□이상의 시이트 저항을 갖으며, 또 상기 제1반도체 영역과의 사이에 쇼트키 배리어를 발생시키는 것이 가능하도록 형성되어 있는 박층(30)을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 박층(30)은, 티탄(Ti)의 박층을 산화시켜 형성한 티탄 산화물 박층인것을 특징으로 하는 반도체 장치.
KR1019890004252A 1988-03-31 1989-03-31 반도체 장치 KR920006429B1 (ko)

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JP63-80173 1988-03-31
JP63080173A JPH0817229B2 (ja) 1988-03-31 1988-03-31 半導体装置

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618276B2 (ja) * 1988-11-11 1994-03-09 サンケン電気株式会社 半導体装置
US5594237A (en) * 1995-02-24 1997-01-14 The Whitaker Corporation PIN detector having improved linear response
JP2741745B2 (ja) * 1995-03-24 1998-04-22 工業技術院長 半導体電極形成方法および装置
JP3681236B2 (ja) * 1996-10-28 2005-08-10 沖電気工業株式会社 半導体装置
JP3180776B2 (ja) * 1998-09-22 2001-06-25 日本電気株式会社 電界効果型トランジスタ
US6750156B2 (en) 2001-10-24 2004-06-15 Applied Materials, Inc. Method and apparatus for forming an anti-reflective coating on a substrate
US8901699B2 (en) 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
US7662698B2 (en) * 2006-11-07 2010-02-16 Raytheon Company Transistor having field plate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3923975A (en) * 1973-10-09 1975-12-02 Cutler Hammer Inc Tantalum-gallium arsenide schottky barrier semiconductor device
JPS52129380A (en) * 1976-04-23 1977-10-29 Hitachi Ltd Semiconductor device
US4307132A (en) * 1977-12-27 1981-12-22 International Business Machines Corp. Method for fabricating a contact on a semiconductor substrate by depositing an aluminum oxide diffusion barrier layer
US4149307A (en) * 1977-12-28 1979-04-17 Hughes Aircraft Company Process for fabricating insulated-gate field-effect transistors with self-aligned contacts
JPS54118781A (en) * 1978-03-08 1979-09-14 Mitsubishi Electric Corp Planar-type diode
JPS55128875A (en) * 1979-03-27 1980-10-06 Nec Corp Semiconductor device
JPS59171157A (ja) * 1983-03-18 1984-09-27 Hitachi Ltd 半導体装置
GB2176339A (en) * 1985-06-10 1986-12-17 Philips Electronic Associated Semiconductor device with schottky junctions
US4799100A (en) * 1987-02-17 1989-01-17 Siliconix Incorporated Method and apparatus for increasing breakdown of a planar junction

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JPH01253270A (ja) 1989-10-09

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