JPH01161513A - 中間電位発生回路 - Google Patents
中間電位発生回路Info
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- JPH01161513A JPH01161513A JP62320423A JP32042387A JPH01161513A JP H01161513 A JPH01161513 A JP H01161513A JP 62320423 A JP62320423 A JP 62320423A JP 32042387 A JP32042387 A JP 32042387A JP H01161513 A JPH01161513 A JP H01161513A
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 abstract description 8
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 abstract description 6
- 238000007599 discharging Methods 0.000 abstract 1
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- G—PHYSICS
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/461—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using an operational amplifier as final control device
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置チップ例えばＬＳＩチップ内で２
種類の電源電圧Ｖ。ＣとＶｓｓの中間の電位を発生する
回路に係り、特に低消費電力で、しかも大電流駆動能力
を必要とする中間電位発生回路に関するものである。
種類の電源電圧Ｖ。ＣとＶｓｓの中間の電位を発生する
回路に係り、特に低消費電力で、しかも大電流駆動能力
を必要とする中間電位発生回路に関するものである。
（従来の技術）
従来、ＬＳＩチップ内で発生する中間電位発生回路は第
８図（ａ）、（ｂ）、（ｃ）に示すものであった。第８
因は（ａ ）は２つの電源電圧ＶｃｃとＶｓｓの間を抵
抗Ｒ１とＲ２で分割して所望の中間電位ＶＭを発生する
もの、第８図（ｂ ）はダイオードＤ１〜Ｄ３を直列接
続したものと抵抗Ｒ３とを抵抗分割して中間電位ＶＭを
発生するもの、第８図（０）は高い電流駆動能力と低消
費電力性を兼ね備えた中間電位発生回路で、発生された
中間電位ＶＭがある電圧幅Δ■内で所望の電位を保たれ
ていれば、大きいトランジスタＭ１゜Ｍ２は共にオフし
ているが、この幅Δ■より外へ出ると、下ったときはト
ランジスタＭ１が、上ったときはトランジスタＭ２がそ
れぞれオンし、大きい電流を流し再び許容幅Δ■内に中
間電位■２を引き戻すように設計されている。もう少し
詳しく説明すると、次のようになる。ノードＮ２はノー
ドＮ１よりもＮチャネルＭＯＳトランジスタＭ３の閾値
電圧ＶＴ Ｎ ｓだけ高い電位に保たれる。
８図（ａ）、（ｂ）、（ｃ）に示すものであった。第８
因は（ａ ）は２つの電源電圧ＶｃｃとＶｓｓの間を抵
抗Ｒ１とＲ２で分割して所望の中間電位ＶＭを発生する
もの、第８図（ｂ ）はダイオードＤ１〜Ｄ３を直列接
続したものと抵抗Ｒ３とを抵抗分割して中間電位ＶＭを
発生するもの、第８図（０）は高い電流駆動能力と低消
費電力性を兼ね備えた中間電位発生回路で、発生された
中間電位ＶＭがある電圧幅Δ■内で所望の電位を保たれ
ていれば、大きいトランジスタＭ１゜Ｍ２は共にオフし
ているが、この幅Δ■より外へ出ると、下ったときはト
ランジスタＭ１が、上ったときはトランジスタＭ２がそ
れぞれオンし、大きい電流を流し再び許容幅Δ■内に中
間電位■２を引き戻すように設計されている。もう少し
詳しく説明すると、次のようになる。ノードＮ２はノー
ドＮ１よりもＮチャネルＭＯＳトランジスタＭ３の閾値
電圧ＶＴ Ｎ ｓだけ高い電位に保たれる。
ＶＮ ２−ＶＮ １ ＋ＶＴ Ｎ ３ °°０■ノー
ドＮ３はノードＮ１よりＰチャネルＭＯＳトランジスタ
Ｍ４の閾値電圧−Ｖ丁ρ４の絶対値ＶＴρ４だけ低い電
位に保たれる。
ドＮ３はノードＮ１よりＰチャネルＭＯＳトランジスタ
Ｍ４の閾値電圧−Ｖ丁ρ４の絶対値ＶＴρ４だけ低い電
位に保たれる。
ＶＮ ３−ＶＮ １−ＶＴ Ｎ ４ −■一方、中間電
位■２がノードＮ２の電位よりもＮチャネルＭＯＳトラ
ンジスタＭ１の閾値電圧ＶＴ Ｎ を以上低い時にトラ
ンジスタＭ１はオンする。同様に中間電位ｖＭがノード
Ｎ３の電位よりＰチャネルＭＯＳトランジスタＭ２の閾
値電圧−ＶＴρ２の絶対値ＶＴρ２以上高い時にトラン
ジスタＭ２はオンする。つまりトランジスタＭ１がオン
する条件は ＶＭ ＜ＶＮ ２−ＶＴ Ｎ １ ＝・■（Ｍ１オン
の条件） Ｍ２がオンする条件は ＶＭ’ ＜ ＶＮ ｓ ＋ ＶＴ Ｐ ２ −■（Ｍ２
オンの条件） ■式を０式へ代入し、■式を０式へ代入するとＶＭ＜Ｖ
ＮＩ−（ＶＴＮＩ ＶＴＮＩ ＞・・・■（Ｍ１オン
の条件） ＶＭ ＞ＶＮ ｔ ＋ （ＶＴ Ｐ ２−ＶＴρ４）・
・・■（Ｍ２オンの条件） ところで ＶＴＮＩ −ＶＴＮＩ ＞Ｑ ・・・■ＶＴ Ｐ
２−ＶＴ Ｐ ４ ＞Ｑ ｍ。
位■２がノードＮ２の電位よりもＮチャネルＭＯＳトラ
ンジスタＭ１の閾値電圧ＶＴ Ｎ を以上低い時にトラ
ンジスタＭ１はオンする。同様に中間電位ｖＭがノード
Ｎ３の電位よりＰチャネルＭＯＳトランジスタＭ２の閾
値電圧−ＶＴρ２の絶対値ＶＴρ２以上高い時にトラン
ジスタＭ２はオンする。つまりトランジスタＭ１がオン
する条件は ＶＭ ＜ＶＮ ２−ＶＴ Ｎ １ ＝・■（Ｍ１オン
の条件） Ｍ２がオンする条件は ＶＭ’ ＜ ＶＮ ｓ ＋ ＶＴ Ｐ ２ −■（Ｍ２
オンの条件） ■式を０式へ代入し、■式を０式へ代入するとＶＭ＜Ｖ
ＮＩ−（ＶＴＮＩ ＶＴＮＩ ＞・・・■（Ｍ１オン
の条件） ＶＭ ＞ＶＮ ｔ ＋ （ＶＴ Ｐ ２−ＶＴρ４）・
・・■（Ｍ２オンの条件） ところで ＶＴＮＩ −ＶＴＮＩ ＞Ｑ ・・・■ＶＴ Ｐ
２−ＶＴ Ｐ ４ ＞Ｑ ｍ。
となるよう設計されていて（たとえば、トランジスタＭ
３．Ｍ４はチャネル長をトラン・ジスタＭ１゜Ｍ２より
も短くしてショートチャネル効果で閾値の絶対値を低く
している。第８図（Ｃ）ではＰチャネルＭＯＳトランジ
スタＭ４に対してはつＩル電位を常にソース電位と等し
てしく基板バイアス効果をなくし、閾値の絶対値を小さ
くしている。）■弐〇式は同時には成立しないようにな
っている。
３．Ｍ４はチャネル長をトラン・ジスタＭ１゜Ｍ２より
も短くしてショートチャネル効果で閾値の絶対値を低く
している。第８図（Ｃ）ではＰチャネルＭＯＳトランジ
スタＭ４に対してはつＩル電位を常にソース電位と等し
てしく基板バイアス効果をなくし、閾値の絶対値を小さ
くしている。）■弐〇式は同時には成立しないようにな
っている。
このように、トランジスタＭ１．Ｍ２の貫通パスはあり
得ないのでトランジスタＭ１とＭ２のトランジスタ幅Ｗ
１とＷ２を大きくして充分な電流駆動能力をつけるよう
にしている。つまり中間電位■２が ＶＮＩ （ＶＴＮＩ ＶＴＮ３ ）＜ＶＭ＜ＶＮ
１＋ （ＶＴ Ｐ ２−ＶＴ Ｐ ４ ）・・・■の
間は中間電位■Ｍはハイ・インピーダンスだが、この範
囲からはずれると、低い方へはずれればトランジスタＭ
１がオンし、高い方へはずれればトランジスタＭ２がオ
ンして再びこの設定幅内へ引き戻される。トランジスタ
幅Ｗｌ 、Ｗ２は充分大きくとれるのだから引き戻る時
定歌も小さく抑えられる。
得ないのでトランジスタＭ１とＭ２のトランジスタ幅Ｗ
１とＷ２を大きくして充分な電流駆動能力をつけるよう
にしている。つまり中間電位■２が ＶＮＩ （ＶＴＮＩ ＶＴＮ３ ）＜ＶＭ＜ＶＮ
１＋ （ＶＴ Ｐ ２−ＶＴ Ｐ ４ ）・・・■の
間は中間電位■Ｍはハイ・インピーダンスだが、この範
囲からはずれると、低い方へはずれればトランジスタＭ
１がオンし、高い方へはずれればトランジスタＭ２がオ
ンして再びこの設定幅内へ引き戻される。トランジスタ
幅Ｗｌ 、Ｗ２は充分大きくとれるのだから引き戻る時
定歌も小さく抑えられる。
（発明が解決しようとする問題点）
前項で述べた従来技術の問題点を順番に記す。
第８図（ａ ）のタイプの中間電位発生回路は簡単に構
成できるのは良いが、中間電位の高電流駆動能力と低消
費電流化が同時に達成することが不可能である。たとえ
ば、中間電位■。のノードに非常に大きい容量がついて
いる場合、■２の電位が抵抗Ｒ１とＲ２の抵抗分割で決
る設定値から何らかの理由でずれたとき、充分す速く設
定値へ復帰させてやるには高電流駆動能力が要求され、
抵抗Ｒ１とＲ２の値は充分小さくなくてはならない。
成できるのは良いが、中間電位の高電流駆動能力と低消
費電流化が同時に達成することが不可能である。たとえ
ば、中間電位■。のノードに非常に大きい容量がついて
いる場合、■２の電位が抵抗Ｒ１とＲ２の抵抗分割で決
る設定値から何らかの理由でずれたとき、充分す速く設
定値へ復帰させてやるには高電流駆動能力が要求され、
抵抗Ｒ１とＲ２の値は充分小さくなくてはならない。
しかし、このことは正にこの中間電位発生回路において
電源電圧Ｖｃｃと■り５Ｂ簡に流れる貫通電流が増大す
ることを意味し、低消費電力を要求されているＬＳＩに
対しては相性が悪い。全く同様の欠点を第８図（ｂ ）
のタイプの中間電位発生回路も持っている。この欠点を
克服すべ〈発明されたのが第８図（Ｃ）の中間電位発生
回路である。
電源電圧Ｖｃｃと■り５Ｂ簡に流れる貫通電流が増大す
ることを意味し、低消費電力を要求されているＬＳＩに
対しては相性が悪い。全く同様の欠点を第８図（ｂ ）
のタイプの中間電位発生回路も持っている。この欠点を
克服すべ〈発明されたのが第８図（Ｃ）の中間電位発生
回路である。
前項で説明したごとく、このタイプの中間電位発生回路
は低消費電流化と高置８１駆動能力を兼ね備えた理想的
なものに近いが、以下に示す欠点をもっている。
は低消費電流化と高置８１駆動能力を兼ね備えた理想的
なものに近いが、以下に示す欠点をもっている。
第９図にこの第８図（Ｃ）の中間゛電位発生回路のＤＣ
特性を示す。この図に示されているようにハイ・インピ
ーダンス領域からトランジスタＭ１オン領域又はトラン
ジスタＭ２オン領域に入ってもトランジスタＭｌ、Ｍ２
は飽和領域で動作しているので中間電位■。がハイ・イ
ンピーダンス領域かられずかに外へ出た状態では電流駆
動能力は充分ではなく、かなり小さいものである。せっ
かく貫通電流がなくせてＭｌ、Ｍ２のトランジスタを大
きくすることができたのに、これらを有効に活用してな
いと言える。従って速い応答性が要求される中間電位発
生回路において、第８図（０’）のタイプの中間電位発
生回路では、まだ不充分と言える。
特性を示す。この図に示されているようにハイ・インピ
ーダンス領域からトランジスタＭ１オン領域又はトラン
ジスタＭ２オン領域に入ってもトランジスタＭｌ、Ｍ２
は飽和領域で動作しているので中間電位■。がハイ・イ
ンピーダンス領域かられずかに外へ出た状態では電流駆
動能力は充分ではなく、かなり小さいものである。せっ
かく貫通電流がなくせてＭｌ、Ｍ２のトランジスタを大
きくすることができたのに、これらを有効に活用してな
いと言える。従って速い応答性が要求される中間電位発
生回路において、第８図（０’）のタイプの中間電位発
生回路では、まだ不充分と言える。
本発明は、従来技術の問題点を解決する為に低消費電力
で従来技術のものよりも更に電流駆動力が高い中間電位
発生回路を提供することを目的とする。
で従来技術のものよりも更に電流駆動力が高い中間電位
発生回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）本発明は上記目
的を達成するために、半導体装置チップ外部、より供給
される２種類の電源電圧ＶｃｃとＶｓｓとの中間の電位
を半導体装置チップ内で発生する中間電位発生回路にお
いて、２１１Ｉの差動増幅器をもち、それぞれの非反転
入力側、もしくは反転入力側のいずれかに中間電位出力
端を接続し、それぞれの他方の入力側には中間電位の設
定値よりわずかに高い電位もしくはわずかに低い電位を
与え、わずかに低い電位を入力した差動増幅器の出力端
は電源電圧Ｖｃｃと中間電位出力端とを非制御電極（ド
レイン／ソース）に接続したトランジスタの制御電極（
ゲート）に接続し、わずかに高い電位を入力した差動増
幅器の出力端は中間電位出力端と電源電圧Ｖｓｓとを非
制￥ＩＪＮ極（ドレイン／ソース）に接続したトランジ
スタの制御電極（ゲート）に接続するようにしたことを
特徴とするもので、差動増幅器の出力端が接続された中
間電位駆動用トランジスタを三極管動作させて、中間電
位駆動用トランジスタの大きなチャネル幅を有効に電流
能力につなげるよう工夫した。つまり、中間電位ｖＭの
電位をモニターしていて、許容範囲外に出たら、中間電
位駆動用トランジスタのゲートを電源電圧Ｖｓｓ又はＶ
ｃｃでフル振幅させてトランジスタの電流能力を高める
ものである。
的を達成するために、半導体装置チップ外部、より供給
される２種類の電源電圧ＶｃｃとＶｓｓとの中間の電位
を半導体装置チップ内で発生する中間電位発生回路にお
いて、２１１Ｉの差動増幅器をもち、それぞれの非反転
入力側、もしくは反転入力側のいずれかに中間電位出力
端を接続し、それぞれの他方の入力側には中間電位の設
定値よりわずかに高い電位もしくはわずかに低い電位を
与え、わずかに低い電位を入力した差動増幅器の出力端
は電源電圧Ｖｃｃと中間電位出力端とを非制御電極（ド
レイン／ソース）に接続したトランジスタの制御電極（
ゲート）に接続し、わずかに高い電位を入力した差動増
幅器の出力端は中間電位出力端と電源電圧Ｖｓｓとを非
制￥ＩＪＮ極（ドレイン／ソース）に接続したトランジ
スタの制御電極（ゲート）に接続するようにしたことを
特徴とするもので、差動増幅器の出力端が接続された中
間電位駆動用トランジスタを三極管動作させて、中間電
位駆動用トランジスタの大きなチャネル幅を有効に電流
能力につなげるよう工夫した。つまり、中間電位ｖＭの
電位をモニターしていて、許容範囲外に出たら、中間電
位駆動用トランジスタのゲートを電源電圧Ｖｓｓ又はＶ
ｃｃでフル振幅させてトランジスタの電流能力を高める
ものである。
（実施例）
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の第１の実施例を示す。即ち、第１のＮ
チャネルＭＯ８トランジスタＭ５のゲートとドレインが
共通ノードＮ５になり第２のＮチャネルＭＯＳトランジ
スタＭ７のゲートに入力している。同様に第１のＰチャ
ネルＭＯＳトランジスタＭ６のゲートとドレインが共通
ノードＮ６になり第２のＰチャネルＭＯＳトランジスタ
Ｍ８のゲートに入力している。第１のＮチャネルＭＯＳ
トランジスタＭ５のソースと第１のＰチャネルＭＯＳト
ランジスタＭ６のソースは共通ノードＮ４になっていて
、第１のＮチャネルＭＯＳトランジスタＭ５のドレイン
と電源電圧Ｖ。Ｃの間には抵抗素子Ｒ６あるいは等価的
に抵抗素子とみなすことができるＭＯＳトランジスタが
挿入されている。
チャネルＭＯ８トランジスタＭ５のゲートとドレインが
共通ノードＮ５になり第２のＮチャネルＭＯＳトランジ
スタＭ７のゲートに入力している。同様に第１のＰチャ
ネルＭＯＳトランジスタＭ６のゲートとドレインが共通
ノードＮ６になり第２のＰチャネルＭＯＳトランジスタ
Ｍ８のゲートに入力している。第１のＮチャネルＭＯＳ
トランジスタＭ５のソースと第１のＰチャネルＭＯＳト
ランジスタＭ６のソースは共通ノードＮ４になっていて
、第１のＮチャネルＭＯＳトランジスタＭ５のドレイン
と電源電圧Ｖ。Ｃの間には抵抗素子Ｒ６あるいは等価的
に抵抗素子とみなすことができるＭＯＳトランジスタが
挿入されている。
同様に第１のＰチャネルＭＯＳトランジスタＭ６のドレ
イン電源電圧Ｖｓｓの間には抵抗素子Ｒ７あるいは等価
的に抵抗素子とみなすことができるＭＯＳトランジスタ
が挿入されている。第２のＮチャネルＭＯ８トランジス
タＭ７のドレインは電源電圧Ｖｃｃであり、そのソース
とＮＷＡ電圧Ｖｓｓの間には抵抗素子Ｒ８あるいは等価
的に抵抗素子とみなせるＭＯＳトランジスタが挿入され
、同様に第２のＰチャネルＭＯＳトランジスタＭ８のド
レインは電源電圧Ｖｓｓであり、そのソースと電源Ｖｃ
ｃの間には抵抗素子Ｒ９あるいは等価的に抵抗素子とみ
なせるＭＯＳトランジスタが挿入されている。更に第１
のＮチャネルＭＯＳトランジスタＭ５の閾値電位は第２
のＮチャネルＭＯＳトランジスタＭ７の同値電位よりも
小さく、第１のＰチャネルＭＯＳトランジスタＭ６の閾
値電位の絶対値は第２のＰチャネルＭＯＳトランジスタ
Ｍ８のｉｌｌ電位の絶対値よりも小さい。このような構
成における第２のＮチャネルＭＯＳトランジスタＭ７の
ソースが中間電位の設定値よりもわずかに低い電位を与
え、第２のＰチャネルＭＯＳトランジスタＭ８のソース
が同設定値よりもわずかに高い電位を与える。
イン電源電圧Ｖｓｓの間には抵抗素子Ｒ７あるいは等価
的に抵抗素子とみなすことができるＭＯＳトランジスタ
が挿入されている。第２のＮチャネルＭＯ８トランジス
タＭ７のドレインは電源電圧Ｖｃｃであり、そのソース
とＮＷＡ電圧Ｖｓｓの間には抵抗素子Ｒ８あるいは等価
的に抵抗素子とみなせるＭＯＳトランジスタが挿入され
、同様に第２のＰチャネルＭＯＳトランジスタＭ８のド
レインは電源電圧Ｖｓｓであり、そのソースと電源Ｖｃ
ｃの間には抵抗素子Ｒ９あるいは等価的に抵抗素子とみ
なせるＭＯＳトランジスタが挿入されている。更に第１
のＮチャネルＭＯＳトランジスタＭ５の閾値電位は第２
のＮチャネルＭＯＳトランジスタＭ７の同値電位よりも
小さく、第１のＰチャネルＭＯＳトランジスタＭ６の閾
値電位の絶対値は第２のＰチャネルＭＯＳトランジスタ
Ｍ８のｉｌｌ電位の絶対値よりも小さい。このような構
成における第２のＮチャネルＭＯＳトランジスタＭ７の
ソースが中間電位の設定値よりもわずかに低い電位を与
え、第２のＰチャネルＭＯＳトランジスタＭ８のソース
が同設定値よりもわずかに高い電位を与える。
すなわち、Ｒ６，Ｍ５．Ｍ６．Ｒ７のバスは従来技術第
８図Ｉ ）と同じである。しかし、従来技術とちがいＮ
５．Ｎ６のノードが直接ノードＶＭ駆動用トランジスタ
のゲートに入力するのではなく、それぞれＮチャネルＭ
ＯＳトランジスタＭ７、ＰチャネルＭＯＳトランジスタ
Ｍ８のゲートに入力する。
８図Ｉ ）と同じである。しかし、従来技術とちがいＮ
５．Ｎ６のノードが直接ノードＶＭ駆動用トランジスタ
のゲートに入力するのではなく、それぞれＮチャネルＭ
ＯＳトランジスタＭ７、ＰチャネルＭＯＳトランジスタ
Ｍ８のゲートに入力する。
ＮチャネルＭＯＳトランジスタＭ７と抵抗Ｒ８の接続ノ
ードＮ７は差動増幅器ＣＭＰ１の非反転入力側すなわち
“＋”側に入力する。ＰチャネルＭＯ３トランジスタＭ
８と抵抗Ｒ９の接続ノードＮ８は、もう一つの差動増幅
器ＣＭＰ２の反転入力側すなわち“−”側に入力する。
ードＮ７は差動増幅器ＣＭＰ１の非反転入力側すなわち
“＋”側に入力する。ＰチャネルＭＯ３トランジスタＭ
８と抵抗Ｒ９の接続ノードＮ８は、もう一つの差動増幅
器ＣＭＰ２の反転入力側すなわち“−”側に入力する。
差動増幅器ＣＭＰ１の出力は中間電位ＶＭ駆動用ＮＭＯ
ＳトランジスタＭ９のゲートに入力し、差動増幅器ＣＭ
Ｐ２の出力はやはり中間電位■２駆動用ＮＭＯＳトラン
ジスタＭ１０のゲートに入力する。トランジスタＭ９の
ドレインは電源電圧Ｖｃｃへ接続され、ソースは中間電
位ＶＭのノードへ接続されている。トランジスタＭ１０
のドレインは中間電位■２のノードへ接続され、ソース
は１ｍ電圧。
ＳトランジスタＭ９のゲートに入力し、差動増幅器ＣＭ
Ｐ２の出力はやはり中間電位■２駆動用ＮＭＯＳトラン
ジスタＭ１０のゲートに入力する。トランジスタＭ９の
ドレインは電源電圧Ｖｃｃへ接続され、ソースは中間電
位ＶＭのノードへ接続されている。トランジスタＭ１０
のドレインは中間電位■２のノードへ接続され、ソース
は１ｍ電圧。
Ｖｓｓへ接続されている。一方、中間電位ＶＭは差動増
幅器ＣＭＰＩの“−”側およびＣＭＰ２の“＋”側へフ
ィードバックされている。以上の構成をなす第１の実施
例の動作原理を以下に説明する。ノードＮ５はノードＮ
４よりもＮＭＯＳトランジスタＭ５の閾値ＶＴＮ５だけ
高い電位に保たれている。
幅器ＣＭＰＩの“−”側およびＣＭＰ２の“＋”側へフ
ィードバックされている。以上の構成をなす第１の実施
例の動作原理を以下に説明する。ノードＮ５はノードＮ
４よりもＮＭＯＳトランジスタＭ５の閾値ＶＴＮ５だけ
高い電位に保たれている。
ＶＮ ｓ ＝ ＶＮ ４ ＋ ＶＴ Ｎ ５ ・”＠
＋ノードＮ６はノードＮ４よりもＰＭＯＳトランジスタ
Ｍ６の閾値−ＶＴ ｐ ｓの絶対値ＶＴρ６だけ低い電
位に保たれている。
＋ノードＮ６はノードＮ４よりもＰＭＯＳトランジスタ
Ｍ６の閾値−ＶＴ ｐ ｓの絶対値ＶＴρ６だけ低い電
位に保たれている。
ＶＮ ｓ ＝ＶＮ ４−ＶＴ Ｐ ａ −［１ｉ）一
方、ノードＮ７はノードＮ５よりもＮＭＯＳトランジス
タＭ７の閾値ＶＴ Ｎ ７だけ低い電位に保たれている
。
方、ノードＮ７はノードＮ５よりもＮＭＯＳトランジス
タＭ７の閾値ＶＴ Ｎ ７だけ低い電位に保たれている
。
ＶＮ ７−ＶＮ Ｓ −ＶＴ Ｎ ７ ＝Ｏ同様にノ
ードＮ８はノードＮ６よりもＰＭＯＳトランジスタＭ８
のＩＩ（ｉｌｌ−Ｖｖｐａの絶対値ＶＴρＢだけ高い電
位に保たれている。
ードＮ８はノードＮ６よりもＰＭＯＳトランジスタＭ８
のＩＩ（ｉｌｌ−Ｖｖｐａの絶対値ＶＴρＢだけ高い電
位に保たれている。
ＶＮ ＩＩ −ＶＮ ６ ＋ＶＴ ｐ ｓ ・・・
Ｑそして、何らかの手段により、ＮＭＯＳトランジスタ
Ｍ７の閾値ＶＴＮ７の方がＮＭＯＳト２ンジスタＭ５の
閾値Ｖ Ｔ Ｎ’ ５よりも大きい値に設定されている
。
Ｑそして、何らかの手段により、ＮＭＯＳトランジスタ
Ｍ７の閾値ＶＴＮ７の方がＮＭＯＳト２ンジスタＭ５の
閾値Ｖ Ｔ Ｎ’ ５よりも大きい値に設定されている
。
ＶＴ Ｎ ７ ＞ＶＴ Ｎ Ｓ ・−・Ｏこの手段と
しては（１）トランジスタＭ５のチャネル長をトランジ
スタＭ７のそれよりも短くして短チヤネル効果を効かせ
る。（ＩＩ ） トランジスタ〜１７のチャネル幅をト
ランジスタＭ５のそれよりも狭くして、狭チャネル効果
を効かせる。（…）トランジスタＭ５の基板をノードＮ
４の電位（トランジスタＭ５のソース電位）に等しくし
て基板バイアス効果がトランジスタＭ７（Ｖｅヨー −
２，０ボルト程度の基板バイアスが通常のＮＭＯ８トラ
ンジスタには印加されている。）のトランジスタのみに
印加するようにする。具体的にはＭ５のＮＭＯＳトラン
ジスタのみを特別のＰウェル（Ｗｅｌｌ ）に入れて、
このウェルの電位をＮ４のノードからとる。（瞭）チャ
ネルの異なるドーズ量の不純物の導入を行う。などの方
法がある。同様に、何らかの手段によりＰＭＯＳトラン
ジスタＭ８の閾値電圧の絶対値ＶＴｐ ａの方がＰＭＯ
ＳトランジスタＭ６の閾値電圧の絶対値ＶＴ ｐ ａよ
りも大きい値に設定されている。
しては（１）トランジスタＭ５のチャネル長をトランジ
スタＭ７のそれよりも短くして短チヤネル効果を効かせ
る。（ＩＩ ） トランジスタ〜１７のチャネル幅をト
ランジスタＭ５のそれよりも狭くして、狭チャネル効果
を効かせる。（…）トランジスタＭ５の基板をノードＮ
４の電位（トランジスタＭ５のソース電位）に等しくし
て基板バイアス効果がトランジスタＭ７（Ｖｅヨー −
２，０ボルト程度の基板バイアスが通常のＮＭＯ８トラ
ンジスタには印加されている。）のトランジスタのみに
印加するようにする。具体的にはＭ５のＮＭＯＳトラン
ジスタのみを特別のＰウェル（Ｗｅｌｌ ）に入れて、
このウェルの電位をＮ４のノードからとる。（瞭）チャ
ネルの異なるドーズ量の不純物の導入を行う。などの方
法がある。同様に、何らかの手段によりＰＭＯＳトラン
ジスタＭ８の閾値電圧の絶対値ＶＴｐ ａの方がＰＭＯ
ＳトランジスタＭ６の閾値電圧の絶対値ＶＴ ｐ ａよ
りも大きい値に設定されている。
Ｖｖｐａ＞Ｖｖｐｓ ＋・＠Ｏ
この条件も１４式を実現する前記手段と全く同じ手段に
より実現できる。つまり（１）トランジスタＭ６のチャ
ネル長をトランジスタＭ８のチャネル長よりも短くして
短チヤネル効果を効かせる。
より実現できる。つまり（１）トランジスタＭ６のチャ
ネル長をトランジスタＭ８のチャネル長よりも短くして
短チヤネル効果を効かせる。
（器）トランジスタＭ８のチャネル幅をトランジスタＭ
６のチャネル幅よりも狭くして狭チャネル効果を効果か
せる（ｌｌ）トランジスタＭ６の基板を特別のＮウェル
にして、このウェルにノードＮ４の電位を印加すること
で、トランジスタＭ８（基板電位はＶｃｃ）よりも基板
電位を浅くする。
６のチャネル幅よりも狭くして狭チャネル効果を効果か
せる（ｌｌ）トランジスタＭ６の基板を特別のＮウェル
にして、このウェルにノードＮ４の電位を印加すること
で、トランジスタＭ８（基板電位はＶｃｃ）よりも基板
電位を浅くする。
（…）チャネルへ異なるドーズ量の不純物を導入する。
０式、０式へ０式、０式を代入すると、次式を得る。
ＶＭ７−ＶＭ４− （ＶＴＮ７−ＶＴＮＳ ）−ＱＪＶ
ＮＩＩ −ＶＭ４ ＋ （ＶＴＰＩＩ −Ｖｖｐｓ ）
−Ｑここで ΔＶＴ Ｎ −ＶＴ Ｎ ７−Ｖｔ Ｎ Ｓ ・−０Δ
Ｖ丁Ｐ −ＶＴ Ｐ ａ −ＶＴ Ｐ ＩＩ−Ｑとお
けば０式、０式より ＶＮ ７ ＝ＶＮ ４−ΔＶｙ Ｎ ・”ＯＶＮ ｅ
−ＶＮ ４ ＋ΔＶｖ ｐ ・・・００式、θ式、Ｏ式
、Ｏ式より ΔＶｖ、４ ＞Ｏ・・・Ｏ ΔＶＴρ 〉Ｏ・・・０ が成立する。このような状況で、２個の差動増幅器が上
記のごとくバイアスされていれば以下のような動作をす
る。中間電位ｖＭがノードＮ７の電位ＶＮ４−△ＶＴＮ
より（０式参照）も低ければ差動増幅器ＣＭＰ１の出力
ノードＮ９が電源電圧Ｖｃｃの電位の出力を出すのでＮ
ＭＯ８トランジスタＭ９がオンし、ＶＭのノードがより
高い電位へ充電される。しかし、ＶＭ４−ΔＶＴＮより
も高くなれば差動増幅器ＣＭＰ１の出力ノードＮ９はＯ
ボルトに落ち、ＮＭＯＳトランジスタＭ９はオフし充電
は止まる。逆に中間電位■２がノードＮ８の電位ＶＮ４
＋ΔＶＴρより（０式参照）も高ければ差動増幅器ＣＭ
Ｐ２の出力ノードＮ１０が電源電圧Ｖａｃの電位を出力
するので、ＮＭＯＳトランジスタＭ１０がオンし中間電
位■８はより低い電位へ放電される。しかし、ＶＮ４＋
ΔＶｒｐよりも低くなれば差動増幅器ＣＭＰ２の出力ノ
ードＮＩＯはＯボルトに落ち、ＮＭＯＳトランジスタＭ
ＩＯはオフし放電は止まる。このようにして、中間電位
ｖＭは Ｖｓ ４−ΔＶｙ Ｎ ＜ＶＭ ＜ＶＮ ４ ＋ΔＶｖ
ｐ −０の間の狭い範囲に落ち着くように設定される
。中間電位ｖＭが０式を満たしていればトランジスタＭ
９．Ｍ１０共にオフしていて貫通電流はない。
ＮＩＩ −ＶＭ４ ＋ （ＶＴＰＩＩ −Ｖｖｐｓ ）
−Ｑここで ΔＶＴ Ｎ −ＶＴ Ｎ ７−Ｖｔ Ｎ Ｓ ・−０Δ
Ｖ丁Ｐ −ＶＴ Ｐ ａ −ＶＴ Ｐ ＩＩ−Ｑとお
けば０式、０式より ＶＮ ７ ＝ＶＮ ４−ΔＶｙ Ｎ ・”ＯＶＮ ｅ
−ＶＮ ４ ＋ΔＶｖ ｐ ・・・００式、θ式、Ｏ式
、Ｏ式より ΔＶｖ、４ ＞Ｏ・・・Ｏ ΔＶＴρ 〉Ｏ・・・０ が成立する。このような状況で、２個の差動増幅器が上
記のごとくバイアスされていれば以下のような動作をす
る。中間電位ｖＭがノードＮ７の電位ＶＮ４−△ＶＴＮ
より（０式参照）も低ければ差動増幅器ＣＭＰ１の出力
ノードＮ９が電源電圧Ｖｃｃの電位の出力を出すのでＮ
ＭＯ８トランジスタＭ９がオンし、ＶＭのノードがより
高い電位へ充電される。しかし、ＶＭ４−ΔＶＴＮより
も高くなれば差動増幅器ＣＭＰ１の出力ノードＮ９はＯ
ボルトに落ち、ＮＭＯＳトランジスタＭ９はオフし充電
は止まる。逆に中間電位■２がノードＮ８の電位ＶＮ４
＋ΔＶＴρより（０式参照）も高ければ差動増幅器ＣＭ
Ｐ２の出力ノードＮ１０が電源電圧Ｖａｃの電位を出力
するので、ＮＭＯＳトランジスタＭ１０がオンし中間電
位■８はより低い電位へ放電される。しかし、ＶＮ４＋
ΔＶｒｐよりも低くなれば差動増幅器ＣＭＰ２の出力ノ
ードＮＩＯはＯボルトに落ち、ＮＭＯＳトランジスタＭ
ＩＯはオフし放電は止まる。このようにして、中間電位
ｖＭは Ｖｓ ４−ΔＶｙ Ｎ ＜ＶＭ ＜ＶＮ ４ ＋ΔＶｖ
ｐ −０の間の狭い範囲に落ち着くように設定される
。中間電位ｖＭが０式を満たしていればトランジスタＭ
９．Ｍ１０共にオフしていて貫通電流はない。
しか、も中間電位ｖＭが０式から多少なりともずれれば
Ｍ９又はＭｌｏのトランジスタのゲート電位が電源電圧
Ｖ。Ｃヘフル振幅するのでそれぞれのトランジスタの電
流駆動能力は第８図（Ｃ）の従来技術よりもはるかに高
く、低消費電力化と従来技術よりも更に高い高電流駆動
能力化が同時に達成できることになる。抵抗Ｒ６，Ｒ７
，Ｒ８゜Ｒ９の、抵抗値は充分大きく設定し、Ｒ６→Ｍ
５→Ｍ６→Ｒ７の貫通電流バス、Ｍ７→Ｒ８のバス、Ｒ
９→Ｍ８のバスによる消費電流は充分低い値に抑えるこ
とが可能である。第２図は第１図の第１の実施例の中間
電位発生回路のＤＣ特性である。
Ｍ９又はＭｌｏのトランジスタのゲート電位が電源電圧
Ｖ。Ｃヘフル振幅するのでそれぞれのトランジスタの電
流駆動能力は第８図（Ｃ）の従来技術よりもはるかに高
く、低消費電力化と従来技術よりも更に高い高電流駆動
能力化が同時に達成できることになる。抵抗Ｒ６，Ｒ７
，Ｒ８゜Ｒ９の、抵抗値は充分大きく設定し、Ｒ６→Ｍ
５→Ｍ６→Ｒ７の貫通電流バス、Ｍ７→Ｒ８のバス、Ｒ
９→Ｍ８のバスによる消費電流は充分低い値に抑えるこ
とが可能である。第２図は第１図の第１の実施例の中間
電位発生回路のＤＣ特性である。
第９図の従来例のものとくらべるとはるかに高い電流駆
動能力が備っていることがわかる。
動能力が備っていることがわかる。
第３図、第４図は発明の第２の実施例、第３の実施例を
示す。第１図と基本的には同じだが最終段の中間電位■
２駆動用ＮＭＯＳトランジスタのＭ９．ＭｌｏがＰＭＯ
８トランジス、りＭ２Ｓ。
示す。第１図と基本的には同じだが最終段の中間電位■
２駆動用ＮＭＯＳトランジスタのＭ９．ＭｌｏがＰＭＯ
８トランジス、りＭ２Ｓ。
Ｍ２２に変更されている。又これに伴い差動増幅器ＣＭ
Ｐ３．ＣＭＰ６は第１図の差動増幅器ＣＭＰ１と入力側
が逆になついる。動作原理は第１の実施例（第１図）と
全く同様なので省略する。同様に最終段の中間電位ＶＭ
駆動トランジスタの導伝型を変えた第４の実施例が存在
し得る。これらを第５図に示す。
Ｐ３．ＣＭＰ６は第１図の差動増幅器ＣＭＰ１と入力側
が逆になついる。動作原理は第１の実施例（第１図）と
全く同様なので省略する。同様に最終段の中間電位ＶＭ
駆動トランジスタの導伝型を変えた第４の実施例が存在
し得る。これらを第５図に示す。
第６図は発明の第５の実施例を示す。抵抗Ｒ２２〜Ｒ２
５を用いた単純な抵抗分割で差動増幅器ＣＭＰ９．０Ｍ
ＰＩＯの“＋”側と“−パ側の入力電位を設定している
点が第１〜第４の実施例と異るだけである。これは第１
の実施例に対する変形だが、勿論第２〜第４の実施例に
対しても同様の変形はあり得る。
５を用いた単純な抵抗分割で差動増幅器ＣＭＰ９．０Ｍ
ＰＩＯの“＋”側と“−パ側の入力電位を設定している
点が第１〜第４の実施例と異るだけである。これは第１
の実施例に対する変形だが、勿論第２〜第４の実施例に
対しても同様の変形はあり得る。
第７図は本発明で用いられる差動増幅回路を０Ｍ０８回
路で構成した場合の例を示す。第７図（ａ ）が基本形
であるが出力ＯＵＴの駆動力が足りない時は第７図（ｂ
）のようにインバータ１１゜１２の２段からなるバッフ
ァーをつけても良い。
路で構成した場合の例を示す。第７図（ａ ）が基本形
であるが出力ＯＵＴの駆動力が足りない時は第７図（ｂ
）のようにインバータ１１゜１２の２段からなるバッフ
ァーをつけても良い。
又第７図（０）のように入力ＩＮ＋、ＩＮ−を第７図（
ａ）、（ｂ）の場合とは逆にして、インバータ■３の１
段で出力を反転して取り出すこともできる。更に第７図
（ｄ ＞のように、ＮチャネルＭＯＳトランジスタＭ１
００をロード（ｌｏａｄ）にして使うこともできる。勿
論第７図（ｄ ）の方式′にも第７図（ａ ）の方式に
対する第７図（ｂ）。
ａ）、（ｂ）の場合とは逆にして、インバータ■３の１
段で出力を反転して取り出すこともできる。更に第７図
（ｄ ＞のように、ＮチャネルＭＯＳトランジスタＭ１
００をロード（ｌｏａｄ）にして使うこともできる。勿
論第７図（ｄ ）の方式′にも第７図（ａ ）の方式に
対する第７図（ｂ）。
（Ｑ ）のような変形が考えられる。又、パワーをセー
ブする為にこれらの差動増幅回路を制御信号Φでディセ
ーブル状態にするよう電源電圧と差動増幅回路の間にΦ
でゲートがコントロールされたＭＯＳトランジスタを挿
入することもできる。第７図中、Ｍ２Ｏ０はＰチャネル
ＭＯＳトランジスタである。
ブする為にこれらの差動増幅回路を制御信号Φでディセ
ーブル状態にするよう電源電圧と差動増幅回路の間にΦ
でゲートがコントロールされたＭＯＳトランジスタを挿
入することもできる。第７図中、Ｍ２Ｏ０はＰチャネル
ＭＯＳトランジスタである。
尚、上記各実施例では中間電位■工駆動用トランジスタ
としてＣＭＯＳトランジスタを用いる場合について説明
したが、これに限らず、バイポーラ形トランジスタで中
間電位ＶＭ駆動用トランジスタを構成してもよい。
としてＣＭＯＳトランジスタを用いる場合について説明
したが、これに限らず、バイポーラ形トランジスタで中
間電位ＶＭ駆動用トランジスタを構成してもよい。
［発明の効果］
以上述べたように本発明の効果は第９図と第２図を比較
すれば明白である。従来技術（第９図）では中間電位Ｖ
Ｍが設定許容範囲（ハイ・インピーダンス領域）かられ
ずかにずれた場合は中間電位■２駆動用トランジスタＭ
１．Ｍ２は飽和領域（三極管領域）で動作する為、充分
な電流駆動能力が引き出せなかったのに対し、本発明（
第２図）では、中間電位■３が設定許容範囲（ハイ・イ
ンピーダンス領域）かられずかにずれただけでも中間電
位■２駆動用トランジスタ（第１図の第１の実施例で言
えばトランジスタＭ９とＭｌｏ）は線形領域（三極管領
域）で動作する為、従来技術にくらべて、はるかに高い
電流駆動能力を引き出すことができる。又低消費電力化
については全〈従来技術と同じ極めて低い状態を保つこ
とができ、理想的な中間電位発生回路を実現することが
できる。又従来と同じ電流駆動能力を有するものを、よ
り小さいトランジスタで実現できるのでチップ内のスペ
ースの有効活用をすることができる。
すれば明白である。従来技術（第９図）では中間電位Ｖ
Ｍが設定許容範囲（ハイ・インピーダンス領域）かられ
ずかにずれた場合は中間電位■２駆動用トランジスタＭ
１．Ｍ２は飽和領域（三極管領域）で動作する為、充分
な電流駆動能力が引き出せなかったのに対し、本発明（
第２図）では、中間電位■３が設定許容範囲（ハイ・イ
ンピーダンス領域）かられずかにずれただけでも中間電
位■２駆動用トランジスタ（第１図の第１の実施例で言
えばトランジスタＭ９とＭｌｏ）は線形領域（三極管領
域）で動作する為、従来技術にくらべて、はるかに高い
電流駆動能力を引き出すことができる。又低消費電力化
については全〈従来技術と同じ極めて低い状態を保つこ
とができ、理想的な中間電位発生回路を実現することが
できる。又従来と同じ電流駆動能力を有するものを、よ
り小さいトランジスタで実現できるのでチップ内のスペ
ースの有効活用をすることができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図のＤＣ特性の一例を示す特性曲線図、第３図〜第
６図は本発明の他の実施例を示す回路図、第７図は本発
明に用いる差動増幅器の例を示す回路図、第８図は従来
の中間電位発生回路を示す回路図、第９図は従来のＤＣ
特性を示す特性曲線図である。 ＣＭＰｌ、ＣＭＰ２・・・差動増幅器、Ｍ５．Ｍ７゜Ｍ
９．Ｍｌ ０−”ＮＭＯＳトランジ：１．９、Ｍ６゜Ｍ
８・・・ＰＭＯＳトランジスタ、Ｒ６−Ｒ９・・・抵抗
。 出願人代理人 弁理士 鈴 江 武 彦１２図 第３図 第５図 第６図 （ａ） （１））（ｂ）
（ｃ） 第８図
第１図のＤＣ特性の一例を示す特性曲線図、第３図〜第
６図は本発明の他の実施例を示す回路図、第７図は本発
明に用いる差動増幅器の例を示す回路図、第８図は従来
の中間電位発生回路を示す回路図、第９図は従来のＤＣ
特性を示す特性曲線図である。 ＣＭＰｌ、ＣＭＰ２・・・差動増幅器、Ｍ５．Ｍ７゜Ｍ
９．Ｍｌ ０−”ＮＭＯＳトランジ：１．９、Ｍ６゜Ｍ
８・・・ＰＭＯＳトランジスタ、Ｒ６−Ｒ９・・・抵抗
。 出願人代理人 弁理士 鈴 江 武 彦１２図 第３図 第５図 第６図 （ａ） （１））（ｂ）
（ｃ） 第８図
Claims (3)
- （１）半導体装置チップ外部より供給される２種類の電
源電圧ＶｃｃとＶｓｓとの中間の電位を半導体装置チッ
プ内で発生する中間電位発生回路において、２個の差動
増幅器をもち、それぞれの非反転入力側、もしくは反転
入力側のいずれかに中間電位出力端を接続し、それぞれ
の他方の入力側には中間電位の設定値よりわずかに高い
電位もしくはわずかに低い電位を与え、わずかに低い電
位を入力した差動増幅器の出力端は電源電圧Ｖｃｃと中
間電位出力端とを非制御電極に接続したトランジスタの
制御電極に接続し、わずかに高い電位を入力した差動増
幅器の出力端は中間電位出力端と電源電圧Ｖｓｓとを非
制御電極に接続したトランジスタの制御電極に接続する
ようにしたことを特徴とする中間電位発生回路。 - （２）第１のＮチャネルＭＯＳトランジスタのゲートと
ドレインが共通ノードになり第２のＮチャネルＭＯＳト
ランジスタのゲートに入力し、同様に第１のＰチャネル
ＭＯＳトランジスタのゲートとドレインが共通ノードに
なり第２のＰチャネルＭＯＳトランジスタのゲートに入
力し、第１のＮチャネルＭＯＳトランジスタのソースと
第１のＰチャネルＭＯＳトランジスタのソースは共通ノ
ードになつていて、第１のＮチャネルＭＯＳトランジス
タのドレインと電源電圧Ｖｃｃの間には抵抗素子あるい
は等価的に抵抗素子とみなすことができるＭＯＳトラン
ジスタが挿入され、同様に第１のＰチャネルＭＯＳトラ
ンジスタのドレイン電源電圧Ｖｓｓの間には抵抗素子あ
るいは等価的に抵抗素子とみなすことができるＭＯＳト
ランジスタが挿入され、第２のＮチャネルＭＯＳトラン
ジスタはドレインが電源電圧Ｖｃｃに接続され、そのソ
ースと電源電圧Ｖｓｓの間には抵抗素子あるいは等価的
に抵抗素子とみなせるＭＯＳトランジスタが挿入され、
同様に第２のＰチャネルＭＯＳトランジスタはドレイン
が電源電圧Ｖｓｓに接続さされ、そのソースと電源Ｖｃ
ｃの間には抵抗素子あるいは等価的に抵抗素子とみなせ
るＭＯＳトランジスタが挿入され、更に第１のＮチャネ
ルＭＯＳトランジスタの閾値電位は第２のＮチャネルＭ
ＯＳトランジスタの閾値電位よりも小さく、第１のＰチ
ャネルＭＯＳトランジスタの閾値電位の絶対値は第２の
ＰチャネルＭＯＳトランジスタの閾値電位の絶対値より
も小さく構成され、このような構成における第２のＮチ
ャネルＭＯＳトランジスタのソースが中間電位の設定値
よりもわずかに低い電位を与え、第２のＰチャネルＭＯ
Ｓトランジスタのソースが中間電位の設定値よりもわず
かに高い電位を与えることを特徴とする特許請求の範囲
第１項記載の中間電位発生回路。 - （３）２種類の電源電圧ＶｃｃとＶｓｓとの間に挿入さ
れた複数個の抵抗素子あるいは等価的に抵抗素子とみな
すことができる複数個のＭＯＳトランジスタの中間のノ
ードの電位が中間電位の設定値よりもわずかに高い電位
及び中間電位の設定値よりもわずかに低い電位を与える
ことを特徴とする特許請求の範囲第１項記載の中間電位
発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320423A JPH0690655B2 (ja) | 1987-12-18 | 1987-12-18 | 中間電位発生回路 |
| EP88311848A EP0321226B1 (en) | 1987-12-18 | 1988-12-14 | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential |
| DE88311848T DE3881850T2 (de) | 1987-12-18 | 1988-12-14 | Schaltung zur Erzeugung einer Zwischenspannung zwischen einer Versorgungsspannung und einer Erdspannung. |
| US07/285,755 US4906914A (en) | 1987-12-18 | 1988-12-16 | Intermediate potential generation circuit for generating a potential intermediate between a power source potential and ground potential |
| KR1019880016804A KR920001634B1 (ko) | 1987-12-18 | 1988-12-16 | 중간전위 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320423A JPH0690655B2 (ja) | 1987-12-18 | 1987-12-18 | 中間電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161513A true JPH01161513A (ja) | 1989-06-26 |
| JPH0690655B2 JPH0690655B2 (ja) | 1994-11-14 |
Family
ID=18121291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320423A Expired - Lifetime JPH0690655B2 (ja) | 1987-12-18 | 1987-12-18 | 中間電位発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4906914A (ja) |
| EP (1) | EP0321226B1 (ja) |
| JP (1) | JPH0690655B2 (ja) |
| KR (1) | KR920001634B1 (ja) |
| DE (1) | DE3881850T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255008A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | 電源回路 |
| JPH0962380A (ja) * | 1995-08-25 | 1997-03-07 | Nec Corp | 内部降圧回路 |
| JP2001189089A (ja) * | 1999-12-29 | 2001-07-10 | Hyundai Electronics Ind Co Ltd | ワードライン電圧レギュレーション回路 |
| US6339318B1 (en) | 1999-06-23 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2006174693A (ja) * | 2004-11-29 | 2006-06-29 | Marvell World Trade Ltd | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| JP2006286170A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 内部電源の生成装置 |
| JPWO2005022284A1 (ja) * | 2003-08-29 | 2007-11-01 | ローム株式会社 | 電源装置およびそれを備える電子機器 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690653B2 (ja) * | 1988-12-21 | 1994-11-14 | 日本電気株式会社 | トランジスタ回路 |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US4943945A (en) * | 1989-06-13 | 1990-07-24 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
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