JP7611481B2 - スイッチ回路および撮像装置 - Google Patents

Description

本開示は、スイッチ回路およびスイッチ回路を備える撮像装置に関する。特に直列に接続された複数のトランジスタを含むスイッチ回路に関する。

従来、低耐圧トランジスタを用いて高電圧を扱うスイッチ回路としては、トランジスタを多段に直列接続する回路構成が知られている。

例えば下記特許文献１（図３参照）では、トランジスタ耐圧を超える電位差が生じる２端子間に接続されるスイッチ回路は、ＮＭＯＳトランジスタを３段直列接続した構成を備える。更に、これらＮＭＯＳトランジスタのゲート電圧には、以下のような電圧が入力される。つまり、初段のＮＭＯＳトランジスタのゲートと３段目のＮＭＯＳトランジスタのドレインとの間に印加される高電圧を抵抗分圧することで２つの中間電圧を生成し、初段のＮＭＯＳトランジスタのゲートには１番目の中間電圧であるＧＮＤ電圧Ｖｇ１を入力し、ＧＮＤ電圧Ｖｇ１に次いで２番目に高い中間電圧Ｖｇ２を２段目のＮＭＯＳトランジスタのゲートに入力し、ＧＮＤ電圧Ｖｇ１に次いで３番目に高い中間電圧Ｖｇ３を３段目のＮＭＯＳトランジスタのゲートに入力している。

特開２０１３－２０７７００号公報

直列に接続された複数のトランジスタを含むスイッチ回路では、信頼性の向上が求められている。

本開示は、信頼性の高いスイッチ回路およびスイッチ回路を備える撮像装置を提供することを目的とする。

本開示の限定的ではないある例示的な実施の形態によれば、例えば、以下が提供される。

本開示の一形態に係るスイッチ回路は、第１入力端子と、出力端子と、前記第１入力端子に入力される第１電圧を前記出力端子に出力するか否かを切り替える第１回路とを備え、前記第１回路は、前記第１入力端子と前記出力端子との間に直列に接続された第１トランジスタおよび第２トランジスタと、前記第１電圧と、所定の電位に維持される基準電圧との間の電圧を分圧して前記第１トランジスタと前記第２トランジスタとの間の第１ノードに供給する第１分圧回路とを含み、前記第１トランジスタおよび前記第２トランジスタがオフ状態であるとき、前記第１入力端子は、前記出力端子と電気的に絶縁されている。

本開示の一形態に係る撮像装置は、半導体基板と、前記半導体基板上に配列する複数の画素を含む画素アレイと、前記半導体基板上に位置する上記スイッチ回路とを備え、前記複数の画素のそれぞれは、第１電極層と第２電極層と前記第１電極層および前記第２電極層に挟まれた光電変換層とを含む光電変換部を有し、前記複数の画素のそれぞれが有する前記第１電極層は、互いに電気的に接続されており、前記スイッチ回路の前記出力端子は、前記第１電極層と接続されている。

本開示のある実施の形態によれば、直列に接続された複数のトランジスタを含むスイッチ回路、および、そのスイッチ回路を備える撮像装置の信頼性が向上される。

図１は、実施の形態１におけるスイッチ回路の構成例を示す図である。 図２は、実施の形態１におけるスイッチ回路の具体的な回路例を示す図である。 図３は、実施の形態２におけるスイッチ回路の構成例を示す図である。 図４は、実施の形態２におけるスイッチ回路の状態を例示する表を示す図である。 図５は、実施の形態２におけるスイッチ回路の具体的な回路例を示す図である。 図６は、実施の形態３におけるスイッチ回路の具体的な回路例を示す図である。 図７は、実施の形態１～３のいずれかにおけるスイッチ回路が搭載された、実施の形態４におけるイメージセンサの構成例を示す図である。 図８は、図７に示されたイメージセンサの動作例を示すタイミングチャートである。

（本開示の一態様を得るに至った知見）
特許文献１に開示されたスイッチ回路では、３つのトランジスタが直列接続され、３つのトランジスタのうちの２つのトランジスタのゲートには、それぞれ、高電圧側ノードｎｄ１と低電圧側ノードｎｄ３との間の高電圧を抵抗で分圧して得られる電圧Ｖｇ２、Ｖｇ３が印加される。このスイッチ回路は、ノードｎｄ２の電圧＝ノードｎｄ１の電圧＜０（つまり、負電位）の時は、オン状態となり、ノードｎｄ２の電圧＜ノードｎｄ１の電圧の時、もしくはノードｎｄ２の電圧＝ノードｎｄ１の電圧＝ＧＮＤレベルの時はオフ状態となるように構成されている。このスイッチ回路では、ノードｎｄ１にトランジスタの耐圧電圧を超える電圧が印加された場合でも、トランジスタが破損されることなく信頼性を保つことが出来るように、３つのトランジスタが直列接続されている。なお、耐圧電圧とは、トランジスタに印加できる最大許容電圧であり、最大定格とも呼ばれる。また、単に「トランジスタ」と記した場合には、スイッチ回路を構成するトランジスタを指す。また、入力電圧としての「高電圧」とは、相対表現の用語であり、トランジスタの耐圧電圧を超える電圧を意味する。

しかしながら、スイッチ回路がオフ状態の場合、各トランジスタのソース端子の電圧、およびドレイン端子の電圧は、各トランジスタのゲートの電圧が抵抗分圧によって分圧された後に、トランジスタのオフリーク電流などによって、ある値に収束する。収束までに掛かる時間や、収束する電圧値は、各トランジスタの閾値電圧（Ｖｔｈ）や、ノードｎｄ１～ノードｎｄ２間の電位差、各トランジスタのサイズ（ゲート幅、ゲート長さ）、オフリーク電流値、電源電圧、ジャンクション温度等によっても変化する。そのために、ゲート－ソース、ゲート－ドレイン、ドレイン－ソース、ゲート－バックゲートの各端子間の電圧を確実に耐圧電圧以下に制御しつつ、頻繁にスイッチ回路のオン・オフ状態を切り替える動作をさせることは困難である。

更には、従来のスイッチ回路はオフ状態の時、ノードｎｄ１とノードｎｄ２とは同電位になることが前提である。そのために、２つ以上のスイッチ回路要素を用いてそれらスイッチ回路要素の個数と同数の入力端子と１つの共通出力端子とを備えるスイッチ回路を構築した場合には、いずれか一つのスイッチ回路要素がオン状態で、かつ、他のスイッチ回路要素がオフ状態となり、オフ状態のスイッチ回路要素の入力端子と共通出力端子とに電位差が生じている状態では、オフ状態のスイッチ回路要素を構成するトランジスタの信頼性を確保しつつそのスイッチ回路要素をオフ状態に維持することは困難である。なお、スイッチ回路とは、スイッチの機能を有する全体としての回路である。スイッチ回路要素とは、スイッチ回路を構成する要素の一つであって、スイッチの機能を有する回路である。スイッチ回路は、１つ以上のスイッチ回路要素で構成される。

そこで、本開示は、低耐圧トランジスタを用いて、高耐圧電圧のスイッチ回路を構成する際に、オン・オフ状態の切り替え時間を高速化し、且つ各トランジスタの端子間電圧を耐圧電圧以下に確実に制御することが可能なスイッチ回路を提供することを目的とする。更には、本開示は、２つ以上のスイッチ回路要素を用いてそれらスイッチ回路要素の個数と同数の入力端子と１つの共通出力端子を備えるスイッチ回路において、オフ状態のトランジスタの信頼性を確保することを目的とする。

上記目的を達成するために、本開示のある実施の形態では、第１トランジスタのドレイン電圧（つまり、第２トランジスタのソース電圧）端子に、抵抗分圧で生成した所望の電圧を印加することで、各トランジスタの端子間電圧を確実に耐圧電圧以下に保ちつつ、第１トランジスタのドレイン電圧（つまり、第２トランジスタのソース電圧）をゲート電圧を制御する際の応答特性に追従させている。これにより、低耐圧トランジスタを用いて高電圧をオン・オフするスイッチ回路において、低耐圧トランジスタの信頼性を保ちつつ、従来技術よりも高速にオン・オフ状態を切り替えることが可能となる。

以下実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示す。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、動作タイミング等は、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する場合がある。

（実施の形態１）
図１は、実施の形態１におけるスイッチ回路１００の構成例を示す図である。図１において、スイッチ回路１００は、第１電圧の一例である高電圧が入力される第１入力端子４０１と、第１入力端子４０１に入力された高電圧を出力する出力端子４００と、第１入力端子４０１に入力された高電圧を出力端子４００に出力するか否かを切り替えるスイッチ回路要素である第１回路１１０とを備える。第１回路１１０は、直列に接続された第１トランジスタ１および第２トランジスタ２と、第１トランジスタ１のオン・オフを制御する第１ゲート電圧制御部１０と、第２トランジスタ２のオン・オフを制御する第２ゲート電圧制御部１１と、第１入力端子４０１に入力された高電圧を分圧する第１分圧回路１２とを備える。第１分圧回路１２での分圧で得られた電圧ＶＮ１は、第１トランジスタ１と第２トランジスタ２との間の第１ノードの一例である共通ノードＮ１に供給される。なお、第１ゲート電圧制御部１０および第２ゲート電圧制御部１１は、必ずしも第１回路１１０に備えられる必要はなく、例えば、スイッチ回路１００の外部に設けられてもよい。

本実施の形態では、第１トランジスタ１および第２トランジスタ２は、いずれも、ＰＭＯＳトランジスタである。また、スイッチ回路１００をオン状態にする時には、第１ゲート電圧制御部１０および第２ゲート電圧制御部１１は、それぞれ、第１トランジスタ１および第２トランジスタ２をオン状態にさせ、一方、スイッチ回路１００をオフ状態にする時には、第１ゲート電圧制御部１０および第２ゲート電圧制御部１１は、それぞれ、第１トランジスタ１および第２トランジスタ２をオフ状態にさせる。

本実施の形態におけるスイッチ回路１００では、２つの低耐圧トランジスタである第１トランジスタ１および第２トランジスタ２が直列に接続されることで、特にスイッチ回路１００がオフ状態の時に、第１トランジスタ１および第２トランジスタ２のそれぞれにおける任意の２端子間（ゲート端子－ソース端子間、ゲート端子－ドレイン端子間、ドレイン端子－ソース端子間、ゲート端子－バックゲート端子間、ソース端子－バックゲート端子間、ドレイン端子－バックゲート端子間）において、トランジスタの耐圧電圧を超えないように端子電圧が制御される。なお、スイッチ回路１００がオフ状態の時、出力端子４００はフロート状態となるので、出力端子４００には他のスイッチ回路経由で他の電圧が印加されても良い。

例えば、トランジスタの耐圧電圧Ｖｈｖ＝４Ｖ、第１入力端子４０１に入力される高電圧ＶＩＮ１＝７Ｖ、スイッチ回路１００がオフ状態の時に出力端子４００に出力電圧ＶＯＵＴ＝０Ｖが印加される状態における、トランジスタのゲート電圧、２つの直列接続された第１トランジスタ１および第２トランジスタ２の間の共通ノードＮ１の電圧ＶＮ１について一例を示す。

第１ゲート電圧制御部１０は、第１トランジスタ１のゲートにゲート電圧Ｖｇ１＝７Ｖを印加する。これにより第１トランジスタ１のゲート－ソース間電圧は、Ｖｇ１－ＶＩＮ＝０Ｖとなり、第１トランジスタ１はオフ状態となる。第２ゲート電圧制御部１１は、第２トランジスタ２のゲートに、次のようにして決定されたゲート電圧Ｖｇ２を印加する。つまり、第２トランジスタ２のゲート電圧Ｖｇ２は、第２トランジスタ２のゲートと出力端子４００間の電位差である（Ｖｇ２－ＶＯＵＴ）＜４Ｖ、且つ（Ｖｇ２－ＶＮ１）＞Ｖｔｈ、Ｖｇ１－ＶＮ１＜４Ｖを満足するように決定される。例えば、Ｖｇ２＝３．５Ｖ、ＶＮ１＝３．５Ｖとすると、Ｖｇ１－ＶＮ１＝３．５Ｖ、Ｖｇ２－ＶＮ１＝０Ｖとなるため、前述した条件を満足することが出来る。なお、Ｖｔｈは、第１トランジスタ１および第２トランジスタ２の閾値電圧である。

本実施の形態におけるスイッチ回路１００では、スイッチ回路１００がオフ状態にあるとき、出力電圧ＶＯＵＴが７Ｖから０Ｖに変化したとしても、スイッチ回路１００の第１トランジスタ１、および第２トランジスタ２のそれぞれの任意の２端子間には３．５Ｖ以上の電位差は生じず、トランジスタの信頼性を確保することが可能である。

図２は、実施の形態１におけるスイッチ回路１００の具体的な回路例を示す図である。本回路例では、スイッチ回路１００は、図１に示される要素に加えて、バイアス電圧生成回路５００および制御回路５０１を備える。ただし、バイアス電圧生成回路５００および制御回路５０１は、必ずしもスイッチ回路１００に備えられる必要はなく、スイッチ回路１００の外部に設けられてもよい。

第１ゲート電圧制御部１０は、ゲート電圧Ｖｇ１として、第１入力端子４０１と基準電圧端子６００間の電圧を分圧して得られる電圧か、第１入力端子４０１に入力された高電圧のいずれか一方の電圧を、第１トランジスタ１のゲートに出力する。そのために、第１ゲート電圧制御部１０は、第１入力端子４０１に入力される高電圧ＶＩＮ１を分圧抵抗Ｒ１０およびＲ１１で分圧して得られる分圧電圧を出力するか、第１入力端子４０１に入力される高電圧を出力するかを制御する制御トランジスタ３０１を備える。第１入力端子４０１に入力される高電圧ＶＩＮ１は、第１ゲート電圧制御部１０において使用するトランジスタの耐圧電圧を超えるため、制御トランジスタ３００を制御トランジスタ３０１と直列に接続し、制御トランジスタ３００および３０１それぞれの各端子間の電位差がトランジスタの耐圧電圧を超えない構成を取っている。

制御回路５０１は、本スイッチ回路１００が搭載されるＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）に供給される電源電圧（例えば３．３Ｖ）の供給を受けて動作する。バイアス電圧生成回路５００は、第１入力端子４０１と基準電圧端子６００間の電圧を抵抗分圧によって分圧して得られる分圧電圧（例えば、４Ｖ）を出力する。基準電圧端子６００は、例えば、ＳｏＣのグランド電位と同電位に維持される。

第２ゲート電圧制御部１１は、ゲート電圧Ｖｇ２として、共通ノードＮ１と基準電圧端子６００間の電圧を分圧して得られる電圧か、共通ノードＮ１の電圧のいずれか一方の電圧を、第２トランジスタ２のゲートに出力する。そのために、第２ゲート電圧制御部１１は、共通ノードＮ１の電圧ＶＮ１を分圧抵抗Ｒ２０およびＲ２１で分圧して得られる分圧電圧を出力するか、共通ノードＮ１の電圧ＶＮ１を出力するかを制御する制御トランジスタ３０３を備える。共通ノードＮ１の電圧ＶＮ１は、第２ゲート電圧制御部１１において使用するトランジスタの耐圧電圧を超え得るため、制御トランジスタ３０２を制御トランジスタ３０３と直列に接続し、制御トランジスタ３０２および３０３それぞれの端子間電位差がトランジスタの耐圧電圧を超えない構成を取っている。

第１分圧回路１２は、第１入力端子４０１と基準電圧端子６００間に接続され、直列に接続された２つの分圧抵抗Ｒ１およびＲ２で構成される。分圧抵抗Ｒ１およびＲ２は、それぞれ、第１抵抗素子と第２抵抗素子の一例である。分圧抵抗Ｒ１およびＲ２の接続点は、共通ノードＮ１に接続されている。第１分圧回路１２は、第１入力端子４０１に入力された高電圧ＶＩＮ１を分圧抵抗Ｒ１およびＲ２で分圧して得られる分圧電圧を第１トランジスタ１と第２トランジスタ２との共通ノードＮ１に供給する。

いま、入力された高電圧＝７Ｖ、ＳｏＣ電源電圧＝３．３Ｖ、基準電圧端子６００の電圧＝ＳｏＣグランド端子＝０Ｖ、トランジスタ耐圧電圧＝４Ｖと仮定して、以下、スイッチ回路１００の動作状態を説明する。

第１トランジスタ１、および第２トランジスタ２をオン状態にするとき、制御回路５０１は、Ｈレベル（例えば、３．３Ｖ）を出力する。その結果、制御トランジスタ３０１、および３０３はオン状態となり、第１ゲート電圧制御部１０、および第２ゲート電圧制御部１１の分圧抵抗Ｒ１０およびＲ１１とＲ２０およびＲ２１とは、基準電圧端子６００に接続される。したがって、第１ゲート電圧制御部１０は、ゲート電圧Ｖｇ１として、第１入力端子４０１に入力された高電圧を分圧抵抗Ｒ１０およびＲ１１で分圧して得られる分圧電圧を第１トランジスタ１のゲートに出力する。その結果、第１トランジスタ１はオン状態となる。このときＶｇ１＝ＶＩＮ１×｛Ｒ１１／（Ｒ１０＋Ｒ１１）｝となる。なお、分圧抵抗Ｒ１０、Ｒ１１は（Ｖｇ１－ＶＩＮ１）＜Ｖｔｈ、｜Ｖｇ１－ＶＩＮ１｜＜４Ｖとなる抵抗値に設定されている。同様に第２ゲート電圧制御部１１は、共通ノードＮ１の電圧ＶＮ１を分圧抵抗Ｒ２０およびＲ２１で分圧して得られる分圧電圧を、ゲート電圧Ｖｇ２として、第２トランジスタ２のゲートに出力する。その結果、第２トランジスタ２はオン状態となる。このとき、Ｖｇ２＝ＶＮ１×｛Ｒ２１／（Ｒ２０＋Ｒ２１）｝となる。なお、分圧抵抗Ｒ２０、Ｒ２１は（Ｖｇ２－ＶＮ１）＜Ｖｔｈ、｜Ｖｇ２－ＶＮ１｜＜４Ｖとなる抵抗値設定されている。

また、分圧抵抗Ｒ１、Ｒ２の抵抗値を第１トランジスタ１、および第２トランジスタ２のオン抵抗値の１０００倍以上に設定しておくことで、第１トランジスタ１がオン状態のときに、共通ノードＮ１（ＶＮ１）の電圧は第１入力端子４０１の高電圧ＶＩＮ１とほぼ等しくなる。

一方、第１トランジスタ１、および第２トランジスタ２をオフ状態にするとき、制御回路５０１は、Ｌレベル、つまり基準電圧端子６００の電圧と同じ電圧（例えば、ＳｏＣのグランド電圧０Ｖ）を出力する。その結果、制御トランジスタ３０１、および３０３はオフ状態となり、第１ゲート電圧制御部１０、および第２ゲート電圧制御部１１の分圧抵抗Ｒ１０およびＲ１１とＲ２０およびＲ２１とは、いずれも、基準電圧端子６００に接続されない。したがって、第１ゲート電圧制御部１０は、ゲート電圧Ｖｇ１として、第１入力端子４０１に入力された高電圧ＶＩＮ１と同電位の電圧を第１トランジスタ１のゲートに出力する。その結果、第１トランジスタ１はオフ状態となる。

第１分圧回路１２は、制御回路５０１の出力状態によらず、常に第１入力端子４０１と基準電圧端子６００との間に接続されており、第１トランジスタ１がオフ状態のとき、分圧抵抗Ｒ１とＲ２による分圧電圧ＶＮ１は、第１入力端子４０１と基準電圧端子６００間の電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧となる。第２ゲート電圧制御部１１は、第１分圧回路１２の出力端子（つまり、共通ノードＮ１）と基準電圧端子６００間に接続されており、制御トランジスタ３０３がオフ状態の時、ゲート電圧Ｖｇ２として、ＶＮ１＝ＶＩＮ１×｛Ｒ２／（Ｒ１＋Ｒ２）｝を第２トランジスタ２のゲートに出力する。つまり、第２ゲート電圧制御部１１の出力電圧Ｖｇ２＝ＶＮ１となる。よって、第２トランジスタ２のソース端子の電圧（つまり、共通ノードＮ１での電圧ＶＮ１）－第２トランジスタ２のゲート電圧（Ｖｇ２電圧）≒０Ｖとなり、第２トランジスタ２がオフ状態となる。なお、第２トランジスタ２のオフ状態において、｜ＶＮ１－ＶＯＵＴ｜＜４Ｖとなるよう分圧抵抗Ｒ１、Ｒ２の抵抗値が設定されている。

以上説明したように、実施の形態１におけるスイッチ回路１００によれば、第１分圧回路１２により、スイッチ回路１００がオフ状態の時に、第１トランジスタ１と第２トランジスタ２間の共通ノードＮ１の電圧を所望の電圧に正確かつ高速に収束させることが可能となる。また温度変化や製造バラつきによるトランジスタのＶｔｈバラつきの影響を受けることなく、確実にトランジスタの耐圧電圧を超えない制御をすることが可能となる。

以上のように、本実施の形態におけるスイッチ回路１００は、第１入力端子４０１と、出力端子４００と、第１入力端子４０１に入力される第１電圧を出力端子４００に出力するか否かを切り替える第１回路１１０とを備え、第１回路１１０は、第１入力端子４０１と出力端子４００との間に直列に接続された第１トランジスタ１および第２トランジスタ２と、第１電圧を分圧して第１トランジスタ１と第２トランジスタ２との間の共通ノードＮ１に供給する第１分圧回路１２とを含む。

これにより、第１トランジスタ１と第２トランジスタ２との間の共通ノードＮ１は、第１分圧回路１２により、第１入力端子４０１に入力される第１電圧を分圧して得られる分圧電圧が供給される。よって、電源電圧を分圧する従来技術と異なり、第１トランジスタ１と第２トランジスタ２間の共通ノードＮ１の電圧を所望の電圧に正確かつ高速に収束させることが可能となる。また温度変化や製造バラつきによるトランジスタのＶｔｈバラつきの影響を受けることなく、確実にトランジスタの耐圧電圧を超えない制御をすることが可能となる。その結果、直列に接続された複数のトランジスタを含むスイッチ回路の信頼性が向上される。

また、第１分圧回路１２は、第１入力端子４０１と基準電圧との間に直列に接続された第１抵抗素子（Ｒ１）および第２抵抗素子（Ｒ２）を含み、第１抵抗素子（Ｒ１）と第２抵抗素子（Ｒ２）との接続点は、共通ノードＮ１に接続されている。これにより、簡易な抵抗分圧によって、共通ノードＮ１の電圧が所望の電圧に正確かつ高速に収束させることが可能となる。

（実施の形態２）
図３は、実施の形態２におけるスイッチ回路２００の構成例を示す図である。図３において、スイッチ回路２００は、第１電圧の一例である高電圧が入力される第１入力端子４０１と、第２電圧の一例である低電圧が入力される第２入力端子４０２と、第１入力端子４０１に入力された高電圧または第２入力端子４０２に入力された低電圧を選択的に出力する出力端子４００と、第１電圧の一例である高電圧を入力とし、入力された高電圧を出力する／しないのオン・オフを制御するスイッチ回路要素である第１回路１１０と、第２電圧の一例である低電圧を入力とし、入力された低電圧を出力する／しないのオン・オフを制御するスイッチ回路要素である第２回路１２０とを備えている。なお、第２入力端子４０２に入力される低電圧は、本実施の形態では、第３トランジスタ３および第４トランジスタ４のいずれの耐圧電圧をも超えない電圧とする。実施の形態１と同じ構成要素には、同じ符号を付し、その説明を省略する。

第２回路１２０は、直列に接続された第３トランジスタ３および第４トランジスタ４と、第３トランジスタ３のオン・オフを制御する第３ゲート電圧制御部１３と、第４トランジスタ４のオン・オフを制御する第４ゲート電圧制御部１４と、出力端子４００の電圧を分圧する第２分圧回路１５とを備える。第２分圧回路１５での分圧で得られた電圧は、第３トランジスタ３と第４トランジスタ４との間の第２ノードの一例である共通ノードＮ２に供給される。なお、第３ゲート電圧制御部１３および第４ゲート電圧制御部１４は、必ずしも第２回路１２０に備えられる必要はなく、例えば、スイッチ回路２００の外部に設けられてもよい。

図４は、図３のスイッチ回路２００の状態を例示する表を示す図である。スイッチ回路２００の３つの状態（「状態１」、「状態２」、「状態３」）のそれぞれにおけるスイッチ回路２００の出力電圧ＶＯＵＴ、第１回路１１０のオン・オフ状態、および、第２回路１２０のオン・オフ状態が示されている。なお、「状態３」では、スイッチ回路２００の出力端子４００はフロート状態となり、スイッチ回路２００の出力電圧ＶＯＵＴは、不定（図における「－」）となる。

図５は、実施の形態２におけるスイッチ回路２００の具体的な回路例を示す図である。

スイッチ回路２００において、第１回路１１０は、図２で図示した回路と同じ構成である。スイッチ回路２００において、第２回路１２０は、図３に示される要素に加えて、バイアス電圧生成回路５０２、制御回路５０３、分圧抵抗Ｒ３１およびＲ３２を備える。ただし、バイアス電圧生成回路５０２、制御回路５０３、分圧抵抗Ｒ３１およびＲ３２は、必ずしもスイッチ回路２００に備えられる必要はなく、スイッチ回路２００の外部に設けられてもよい。

第２回路１２０は、入力端子として、低電圧（トランジスタ耐圧電圧を超えない電圧）が入力される第２入力端子４０２に接続されており、出力端子として、第１回路１１０の出力端子４００と同一ノードに接続されている。

第３ゲート電圧制御部１３は、ＳｏＣの電源電圧（例えば３．３Ｖ）の供給を受けて、ゲート電圧Ｖｇ３を第３トランジスタ３のゲートに出力する制御回路５０４を有する。第４ゲート電圧制御部１４は、第１入力端子４０１と基準電圧端子６００間の電圧を分圧して得られる電圧を、ゲート電圧Ｖｇ４として、第４トランジスタ４のゲートに出力する。

第２分圧回路１５は、出力端子４００と基準電圧端子６００間に接続され、直列に接続された２つの分圧抵抗Ｒ３およびＲ４で構成される。分圧抵抗Ｒ３およびＲ４は、それぞれ、第３抵抗素子と第４抵抗素子の一例である。分圧抵抗Ｒ３およびＲ４の接続点は、共通ノードＮ２に接続されている。第２分圧回路１５は、出力端子４００と基準電圧端子６００間の電圧を分圧抵抗Ｒ３およびＲ４で分圧し、得られた分圧電圧ＶＮ２を、第３トランジスタ３と第４トランジスタ４間の共通ノードＮ２に供給する。

スイッチ回路２００は、図４に示すように、第１回路１１０および第２回路１２０のオン・オフ状態の組み合わせにより、３つの状態をとり得る。以下、第１入力端子４０１に入力された高電圧ＶＩＮ１＝７Ｖ、第２入力端子４０２に入力された低電圧ＶＩＮ２＝０．５Ｖ、ＳｏＣ電源電圧＝３．３Ｖ、基準電圧端子６００の電圧＝ＳｏＣグランド端子＝０Ｖ、トランジスタ耐圧電圧＝４Ｖと仮定して、図４に示される３つの状態１～３のそれぞれにおける回路動作を説明する。

図４に示される状態１では、第１回路１１０がオン状態（つまり、第１トランジスタ１、および第２トランジスタ２はオン状態）で、かつ、第２回路１２０がオフ状態（つまり、第３トランジスタ３、および第４トランジスタ４はオフ状態）である。

第１トランジスタ１、および第２トランジスタ２のオン状態については、図２のスイッチ回路１００の第１トランジスタ１、および第２トランジスタ２のオン状態と同じなので、その詳細な動作説明を省略する。

第３トランジスタ３、および第４トランジスタ４をオフ状態にするために、制御回路５０３および５０４は、基準電圧端子６００と同じ電圧（例えば、ＳｏＣのグランド電圧０Ｖ）を出力する。なお、第３トランジスタ３に入力される電圧が耐圧電圧以下の場合、ＳｏＣの電源電圧と同電位で制御しても構わない。制御回路５０４が、基準電圧端子６００と同じ電圧を第３トランジスタ３のゲートに出力するので、（Ｖｇ３－ＶＩＮ２）＜Ｖｔｈとなり、第３トランジスタ３はオフ状態となる。なお、本実施の形態におけるＶｔｈは、第３トランジスタ３および第４トランジスタ４の閾値電圧である。

次に第４ゲート電圧制御部１４の出力電圧（つまり、第４トランジスタ４のゲート電圧Ｖｇ４）について説明する。第１回路１１０がオン状態の時に出力電圧ＶＯＵＴ＝ＶＩＮ１となり、第１入力端子４０１に入力された高電圧ＶＩＮ１が出力電圧ＶＯＵＴとして出力されるため、第４トランジスタ４のドレイン端子には高電圧ＶＩＮ１が印加された状態で第４トランジスタ４のオフ状態を保持しなければならならない。そこで、第４ゲート電圧制御部１４は、第１入力端子４０１に入力された高電圧ＶＩＮ１を用いてゲート電圧Ｖｇ４を生成する。具体的には、第４ゲート電圧制御部１４は、制御トランジスタ３０５がオフ状態となるため、ゲート電圧Ｖｇ４として、第１入力端子４０１に入力された高電圧ＶＩＮ１を分圧抵抗Ｒ３１およびＲ３２で分圧して得られる電圧を出力する。この時、ＶＩＮ２、Ｖｇ３、Ｖｇ４、共通ノードＮ２での電圧ＶＮ２、ＶＯＵＴは、それぞれ、｜ＶＯＵＴ－Ｖｇ４｜＜４Ｖ、（Ｖｇ４－ＶＮ２）＜Ｖｔｈ、｜ＶＯＵＴ－ＶＮ２｜＜４Ｖ、｜ＶＮ２－Ｖｇ３｜＜４Ｖ、｜ＶＮ２－ＶＩＮ２｜＜４Ｖの関係を満足しなければならない。なお、ＶＮ２、Ｖｇ４の電圧はそれぞれＶＮ２＝ＶＯＵＴ×｛Ｒ４／（Ｒ３＋Ｒ４）｝、Ｖｇ４＝ＶＩＮ１×｛Ｒ３２／（Ｒ３１＋Ｒ３２）｝と計算することが出来る。例えば、ＶＮ２＝３．０Ｖ、Ｖｇ４＝３．０Ｖとなるように設計すれば、前記５つの関係式を満足し、第４トランジスタ４をオフ状態とすることが出来る。このように、第１入力端子４０１に入力された高電圧ＶＩＮ１、および出力電圧ＶＯＵＴから、それぞれ、第４トランジスタ４のゲート電圧Ｖｇ４および第３トランジスタ３と第４トランジスタ４間の共通ノードＮ２の電圧ＶＮ２を生成することで、高電圧と低電圧の境界に接続されるトランジスタの耐圧電圧を超えない確実な制御が可能となり、スイッチ回路の信頼性を担保することが出来る。

図４に示される状態２では、第１回路１１０がオフ状態（つまり、第１トランジスタ１、および第２トランジスタ２はオフ状態）で、第２回路１２０がオン状態（つまり、第３トランジスタ３、および第４トランジスタ４はオン状態）である。

第１トランジスタ１、および第２トランジスタ２のオフ状態については、図２のスイッチ回路１００の第１トランジスタ１、および第２トランジスタ２のオフ状態と同じなので、その詳細な動作説明を省略する。

第３トランジスタ３、および第４トランジスタ４をオン状態にするために、制御回路５０３および５０４はＨレベル、つまりＳｏＣ電源電圧と同じ電圧（例えば３．３Ｖ）を出力する。その結果、（Ｖｇ３－ＶＩＮ２）＞Ｖｔｈとなるので、第３トランジスタ３はオン状態となる。

次に第４ゲート電圧制御部１４の出力電圧（つまり、第４トランジスタ４のゲート電圧Ｖｇ４）について説明する。第４ゲート電圧制御部１４は、制御トランジスタ３０５がオン状態となるため、ゲート電圧Ｖｇ４として、Ｖｇ４＝ＶＩＮ１×｛（Ｒ３２／／Ｒ３３）／｛Ｒ３１＋（Ｒ３２／／Ｒ３３）｝｝（なお、Ｒ３２／／Ｒ３３＝Ｒ３２×Ｒ３３／（Ｒ３２＋Ｒ３３））を第４トランジスタ４のゲートに出力する。このとき（Ｖｇ４－ＶＩＮ２）＞Ｖｔｈ、｜Ｖｇ４－ＶＩＮ２｜＜４Ｖであれば第４トランジスタはオン状態となり出力電圧ＶＯＵＴ＝ＶＩＮ２となる。なお、第２分圧回路１５の分圧抵抗Ｒ３、Ｒ４の抵抗値が第３トランジスタ３、および第４トランジスタ４のオン抵抗値の１０００倍以上に設定しておくことで、第４トランジスタ４がオン状態のときに、共通ノードＮ２の電圧ＶＮ２は第２入力端子４０２の電圧とほぼ等しくなる。

図４に示される状態３では、第１回路１１０がオフ状態（つまり、第１トランジスタ１、および第２トランジスタ２はオフ状態）で、第２回路１２０がオフ状態（つまり、第３トランジスタ３、および第４トランジスタ４はオフ状態）である。この状態３では、スイッチ回路２００の出力端子４００はフロート状態となる。

第１回路１１０のオフ状態の詳細については、図２のスイッチ回路１００の第１トランジスタ１、および第２トランジスタ２のオフ状態と同じある。一方、第２回路１２０のオフ状態の詳細については、スイッチ回路２００の状態１における第２回路１２０のオフ状態（つまり、第３トランジスタ３、および第４トランジスタ４のオフ状態）と同じある。よって、第１回路１１０および第２回路１２０の詳細な動作説明を省略する。

以上説明したように、実施の形態２におけるスイッチ回路２００によれば、高電圧と低電圧を同一端子から出力するスイッチ回路を構築した場合でも、スイッチ回路要素がオフ状態の時に、第１トランジスタ１と第２トランジスタ２間の共通ノードＮ１の電圧、および、第３トランジスタ３と第４トランジスタ４間の共通ノードＮ２の電圧を所望の電圧に正確かつ高速に収束させることが可能となる。また温度変化や製造バラつきによるトランジスタのＶｔｈバラつきの影響を受けることなく、確実にトランジスタの耐圧電圧を超えない制御をすることが可能となり、トランジスタの信頼性を満足しつつ、高電圧と低電圧を切り替え可能なスイッチ回路を提供できる。

以上のように、本実施の形態におけるスイッチ回路２００は、実施の形態１におけるスイッチ回路１００に対して、第２入力端子４０２と、第２入力端子４０２に入力される第２電圧を出力端子４００に出力するか否かを切り替える第２回路１２０とを更に備え、第２回路１２０は、第２入力端子４０２と出力端子４００との間に直列に接続された第３トランジスタ３および第４トランジスタ４と、出力端子４００の電圧を分圧して第３トランジスタ３と第４トランジスタ４との間の共通ノードＮ２に供給する第２分圧回路１５とを含む。

これにより、出力端子４００から、第１入力端子４０１に入力された第１電圧または第２入力端子４０２に入力された第２電圧を選択的に出力させることが可能になる。また、第３トランジスタ３と第４トランジスタ４との間の共通ノードＮ２には、第２分圧回路１５により、出力端子４００の電圧を分圧して得られる分圧電圧が供給される。よって、電源電圧を分圧する従来技術と異なり、第３トランジスタ３と第４トランジスタ４間の共通ノードＮ２の電圧を所望の電圧に正確かつ高速に収束させることが可能となる。また温度変化や製造バラつきによるトランジスタのＶｔｈバラつきの影響を受けることなく、確実にトランジスタの耐圧電圧を超えない制御をすることが可能となる。その結果、複数のスイッチ回路要素を含み、２種類以上の入力電圧のいずれかを選択的に出力する、信頼性が向上されたスイッチ回路が実現される。

また、第２分圧回路１５は、出力端子４００と基準電圧との間に直列に接続された第３抵抗素子（Ｒ３）および第４抵抗素子（Ｒ４）を含み、第３抵抗素子（Ｒ３）と第４抵抗素子（Ｒ４）との接続点は、共通ノードＮ２に接続されている。これにより、簡易な抵抗分圧によって、共通ノードＮ２の電圧が所望の電圧に正確かつ高速に収束させることが可能となる。

また、第１入力端子４０１には、第１トランジスタ１および第２トランジスタ２の少なくとも一方の最大定格を超える高電圧が入力され、第２入力端子４０２には、第３トランジスタ３および第４トランジスタ４のいずれの最大定格をも超えない低電圧が入力され、出力端子４００は、第１期間に、第１入力端子４０１に入力された高電圧を出力し、第１期間と異なる第２期間に、第２入力端子４０２に入力された低電圧を出力する。

これにより、トランジスタの最大定格を超える高電圧が入力されるにも拘わらず、トランジスタのいずれの２端子間も、電位差が最大定格以下となり、第１入力端子４０１に入力された高電圧および第２入力端子４０２に入力された低電圧を選択的に出力するスイッチ回路が実現される。

（実施の形態３）
図６は、実施の形態３におけるスイッチ回路２１０の具体的な回路例を示す図である。このスイッチ回路２１０は、図５に示された実施の形態２におけるスイッチ回路２００の変形例に相当する。より詳しくは、スイッチ回路２１０は、スイッチ回路２００において、直列に接続された２つのトランジスタ（第１トランジスタ１および第２トランジスタ２）を、直列に接続された３つのトランジスタに置き換え、かつ、直列に接続された２つのトランジスタ（第３トランジスタ３および第４トランジスタ４）を直列に接続された３つのトランジスタに置き換えた構成を備える。

具体的には、スイッチ回路２１０は、高電圧が入力される第１入力端子４０１と、低電圧が入力される第２入力端子４０２と、第１入力端子４０１に入力された高電圧または第２入力端子４０２に入力された低電圧を出力する出力端子４００と、高電圧を入力とし、入力された高電圧を出力する／しないのオン・オフを制御するスイッチ回路要素である第１回路１１０ａと、低電圧を入力とし、入力された低電圧を出力する／しないのオン・オフを制御するスイッチ回路要素である第２回路１２０ａとを備える。実施の形態２と同じ構成要素には、同じ符号を付し、その説明を省略する。

第１回路１１０ａは、直列に接続された第１トランジスタ１、第２トランジスタ２および第５トランジスタ５と、第１トランジスタ１のオン・オフを制御する第１ゲート電圧制御部１０ａと、第２トランジスタ２のオン・オフを制御する第２ゲート電圧制御部１１ａと、第５トランジスタ５のオン・オフを制御する第５ゲート電圧制御部１６と、第１入力端子４０１に入力された高電圧を分圧し、得られた２種類の分圧電圧を、それぞれ、第２トランジスタ２と第５トランジスタ５との間の第３ノードの一例である共通ノードＮ３および共通ノードＮ１に供給する第１分圧回路１２ａと、バイアス電圧生成回路５００および５００ａと、制御回路５０１とを備える。

なお、本実施の形態における第１回路１１０ａは、実施の形態２における第１回路１１０の第１トランジスタ１および第２トランジスタ２に対して、それらの後段に第５トランジスタ５が追加された構成を備える。しかしながら、第５トランジスタ５は、第１トランジスタ１および第２トランジスタ２の前段、あるいは、それらの間に、接続されていてもよい。つまり、本実施の形態における第１回路１１０ａは、２つのトランジスタが直列に接続された実施の形態２と異なり、３つのトランジスタが直列に接続された構成を備える。

第５トランジスタ５は、第１トランジスタ１および第２トランジスタ２と同様に、本実施の形態では、ＰＭＯＳトランジスタである。

バイアス電圧生成回路５００は、第１入力端子４０１と基準電圧端子６００間の電圧を抵抗分圧によって分圧して得られる分圧電圧（例えば、高電圧の２／３の分圧電圧）を出力する。バイアス電圧生成回路５００ａは、第１入力端子４０１と基準電圧端子６００間の電圧を抵抗分圧によって分圧して得られる分圧電圧（例えば、高電圧の１／３の分圧電圧）を出力する。

第１ゲート電圧制御部１０ａは、第１トランジスタ１のオン・オフを制御する回路であり、実施の形態２の第１ゲート電圧制御部１０において、直列に接続された２つの制御トランジスタ３００および３０１を、直列に接続された３つの制御トランジスタ３００、３０６および３０１に置き換えた構成を備える。

第２ゲート電圧制御部１１ａは、第２トランジスタ２のオン・オフを制御する回路であり、実施の形態２の第２ゲート電圧制御部１１において、直列に接続された２つの制御トランジスタ３０２および３０３を、直列に接続された３つの制御トランジスタ３０２、３０７および３０３に置き換えた構成を備える。

第５ゲート電圧制御部１６は、基本的に、第２ゲート電圧制御部１１ａと同様の構成を有する。つまり、第５ゲート電圧制御部１６は、共通ノードＮ３と基準電圧端子６００との間に接続され、直列に接続された、分圧抵抗Ｒ２０ａおよびＲ２０ｂと、制御トランジスタ３０２ａ、３０８および３０３ａとで構成される。

第１分圧回路１２ａは、第１入力端子４０１と基準電圧端子６００との間に接続され、直列に接続された３つの分圧抵抗Ｒ１ａ、Ｒ２ａおよびＲ２ｂで構成される。分圧抵抗Ｒ１ａとＲ２ａとの接続点は、共通ノードＮ１と、第２ゲート電圧制御部１１ａの一端（つまり、分圧抵抗Ｒ２０の一端）とに接続されている。また、分圧抵抗Ｒ２ａとＲ２ｂとの接続点は、共通ノードＮ３と、第５ゲート電圧制御部１６の一端（つまり、分圧抵抗Ｒ２０ａの一端）とに接続されている。

第２回路１２０ａは、直列に接続された第３トランジスタ３、第６トランジスタ６および第４トランジスタ４と、第３トランジスタ３のオン・オフを制御する第３ゲート電圧制御部１３と、第６トランジスタ６および第４トランジスタ４のオン・オフを制御する第４ゲート電圧制御部１４ａと、出力端子４００に出力された電圧を分圧し、得られた２種類の分圧電圧を、それぞれ、第３トランジスタ３と第６トランジスタ６との間の第４ノードの一例である共通ノードＮ４および共通ノードＮ２に供給する第２分圧回路１５ａと、バイアス電圧生成回路５０２と、制御回路５０３とを備える。

なお、本実施の形態における第２回路１２０ａは、実施の形態２における第２回路１２０の第３トランジスタ３および第４トランジスタ４に対して、それらの間に第６トランジスタ６が追加された構成を備える。しかしながら、第６トランジスタ６は、第３トランジスタ３および第４トランジスタ４の前段、あるいは、それらの後段に、接続されていてもよい。つまり、本実施の形態における第２回路１２０ａは、２つのトランジスタが直列に接続された実施の形態２と異なり、３つのトランジスタが直列に接続された構成を備える。

第６トランジスタ６は、第３トランジスタ３および第４トランジスタ４と同様に、本実施の形態では、ＮＭＯＳトランジスタである。

第４ゲート電圧制御部１４ａは、第４トランジスタ４および第６トランジスタ６のオン・オフを制御する回路であり、基本的に、実施の形態２における第４ゲート電圧制御部１４と同様の構成を有する。ただし、第４ゲート電圧制御部１４ａは、実施の形態２における第４ゲート電圧制御部１４の機能に加えて、制御トランジスタ３０４のゲートに印加された電圧を、ゲート電圧Ｖｇ６として、そのまま第６トランジスタ６のゲートに印加する機能も有する。なお、本実施の形態では、ゲート電圧Ｖｇ６は、第２回路１２０ａがオン・オフいずれの時であっても、たまたま同じ電圧でよく、かつ、制御トランジスタ３０４のゲートに印加するバイアス電圧と同じ電圧であったため、制御トランジスタ３０４のゲートに印加される電圧がそのままゲート電圧Ｖｇ６として第６トランジスタ６のゲートに印加された。しかしながら、第２回路１２０ａにおいて直列に接続されるトランジスタが本実施の形態のような３個ではなく、４個、５個というように異なる段数であったり、高電圧ＶＩＮ１、低電圧ＶＩＮ２の電圧が本実施の形態とは異なっていたりする場合には、制御トランジスタ３０４のゲートに印加される電圧がそのままゲート電圧Ｖｇ６として第６トランジスタ６のゲートに印加されるとは限らない。そのようなケースでは、直列に接続された各トランジスタのオン・オフに必要な適正電圧をゲート電圧として出力するゲート制御部が設けられる。

第２分圧回路１５ａは、出力端子４００と基準電圧端子６００との間に接続され、直列に接続された３つの分圧抵抗Ｒ３ａ、Ｒ４ａおよびＲ４ｂで構成される。分圧抵抗Ｒ３ａとＲ４ａとの接続点は、共通ノードＮ１と接続され、分圧抵抗Ｒ４ａとＲ４ｂとの接続点は、共通ノードＮ４と接続されている。

以上のように構成される本実施の形態におけるスイッチ回路２１０の動作は、次の通りである。本実施の形態におけるスイッチ回路２１０は、図４に示される実施の形態２と同様の状態をとる。つまり、第１回路１１０ａがオン状態で、かつ、第２回路１２０ａがオフ状態であるときに、スイッチ回路２１０は、状態１となり、第１入力端子４０１に入力された高電圧を出力端子４００から出力する。一方、第１回路１１０ａがオフ状態で、かつ、第２回路１２０ａがオン状態であるときに、スイッチ回路２１０は、状態２となり、第２入力端子４０２に入力された低電圧を出力端子４００から出力する。さらに、第１回路１１０ａがオフ状態で、かつ、第２回路１２０ａがオフ状態であるときに、スイッチ回路２１０は、状態３となり、出力端子４００をフロート状態にする。

第１回路１１０ａにおいては、制御回路５０１は、実施の形態２と同様に、第１回路１１０ａをオン状態にするときには、Ｈレベルを出力し、一方、第１回路１１０ａをオフ状態にするときには、Ｌレベルを出力する。トランジスタの耐圧が問題となり得るケースである第１回路１１０ａがオフ状態のときには、第１回路１１０ａを構成する各トランジスタの端子の電圧は、以下の通りになる。

つまり、第１トランジスタ１のソースには、第１入力端子４０１に入力された高電圧（例えば、７．５Ｖ）が印加され、第１トランジスタ１のゲートには、第１ゲート電圧制御部１０ａからゲート電圧Ｖｇ１（例えば、７．５Ｖ）が印加され、第１トランジスタ１のドレインには、第１分圧回路１２ａから分圧電圧ＶＮ１（例えば、５Ｖ）が印加される。その結果、第１トランジスタ１は、オフ状態に維持され、かつ、いずれの端子間も、耐圧電圧（例えば、３Ｖ）を超えない電位差となる。

また、第２トランジスタ２のソースには、第１分圧回路１２ａからの分圧電圧ＶＮ１（例えば、５Ｖ）が印加され、第２トランジスタ２のゲートには、第２ゲート電圧制御部１１ａからゲート電圧Ｖｇ２（例えば、５Ｖ）が印加され、第２トランジスタ２のドレインには、第１分圧回路１２ａから分圧電圧ＶＮ３（例えば、２．５Ｖ）が印加される。その結果、第２トランジスタ２は、オフ状態に維持され、かつ、いずれの端子間も、耐圧電圧（例えば、３Ｖ）を超えない電位差となる。

また、第５トランジスタ５のソースには、第１分圧回路１２ａから分圧電圧ＶＮ３（例えば、２．５Ｖ）が印加され、第５トランジスタ５のゲートには、第５ゲート電圧制御部１６からゲート電圧Ｖｇ５（例えば、２．５Ｖ）が印加され、第５トランジスタ５のドレインは、フロート状態となる、または、第２回路１２０ａの出力電圧（例えば、０．５Ｖ）が印加される。その結果、第５トランジスタ５は、オフ状態に維持され、かつ、いずれの端子間も、耐圧電圧（例えば、３Ｖ）を超えない電位差となる。

なお、第１ゲート電圧制御部１０ａ、第２ゲート電圧制御部１１ａおよび第５ゲート電圧制御部１６を構成する３つの制御トランジスタについても、第１入力端子４０１に入力された高電圧（例えば、７．５Ｖ）と基準電圧端子６００との間に直列に接続された構成となっているので、各制御トランジスタについて、いずれの端子間も、耐圧電圧（例えば、３Ｖ）を超えない電位差となる。

また、第２回路１２０ａにおいては、制御回路５０３および５０４は、実施の形態２と同様に、第２回路１２０ａをオン状態にするときには、Ｈレベルを出力し、一方、第２回路１２０ａをオフ状態にするときには、Ｌレベルを出力する。トランジスタの耐圧が問題となり得るケースである第２回路１２０ａがオフ状態で、かつ、第１回路１１０ａがオン状態のときには、第２回路１２０ａを構成する各トランジスタの端子の電圧は、以下の通りになる。

つまり、第４トランジスタ４のドレインには、出力端子４００の電圧（例えば、７．５Ｖ）が印加され、第４トランジスタ４のゲートには、第４ゲート電圧制御部１４ａからゲート電圧Ｖｇ４（例えば、５Ｖ）が印加され、第４トランジスタ４のソースには、第２分圧回路１５ａから分圧電圧ＶＮ２（例えば、５Ｖ）が印加される。その結果、第４トランジスタ４は、オフ状態に維持され、かつ、いずれの端子間も、耐圧電圧（例えば、３Ｖ）を超えない電位差となる。

また、第６トランジスタ６のドレインには、第２分圧回路１５ａから分圧電圧ＶＮ２（例えば、５Ｖ）が印加され、第６トランジスタ６のゲートには、第４ゲート電圧制御部１４ａからゲート電圧Ｖｇ６（例えば、２．５Ｖ）が印加され、第６トランジスタ６のソースには、第２分圧回路１５ａから分圧電圧ＶＮ４（例えば、２．５Ｖ）が印加される。その結果、第６トランジスタ６は、オフ状態に維持され、かつ、いずれの端子間も、耐圧電圧（例えば、３Ｖ）を超えない電位差となる。

また、第３トランジスタ３のドレインには、第２分圧回路１５ａから分圧電圧ＶＮ４（例えば、２．５Ｖ）が印加され、第３トランジスタ３のゲートには、第３ゲート電圧制御部１３からゲート電圧Ｖｇ３（例えば、０Ｖ）が印加され、第３トランジスタ３のソースには、第２入力端子４０２に入力された低電圧（例えば、０．５Ｖ）が印加される。その結果、第３トランジスタ３は、オフ状態に維持され、かつ、いずれの端子間も、耐圧電圧（例えば、３Ｖ）を超えない電位差となる。

以上のように、本実施の形態におけるスイッチ回路２１０は、実施の形態２におけるスイッチ回路２００に対して、第１回路１１０ａは、第１入力端子４０１と出力端子４００との間において第１トランジスタ１および第２トランジスタ２と直列に接続された第５トランジスタ５を更に含み、第１分圧回路１２ａは、更に、第１電圧を分圧して第５トランジスタ５と第１トランジスタ１または第２トランジスタ２との間の共通ノードＮ３に供給する。

これにより、第１入力端子４０１と出力端子４００との間には、３つのトランジスタが直列に接続されるので、より高耐圧で、かつ、確実にオン・オフ状態を切り替えることができるスイッチ回路が実現される。

また、第２回路１２０ａは、第２入力端子４０２と出力端子４００との間において第３トランジスタ３および第４トランジスタ４と直列に接続された第６トランジスタ６を更に含み、第２分圧回路１５ａは、更に、出力端子４００の電圧を分圧して第６トランジスタ６と第３トランジスタ３または第４トランジスタ４との間の共通ノードＮ４に供給する。

これにより、第２入力端子４０２と出力端子４００との間には、３つのトランジスタが直列に接続されるので、より高耐圧で、かつ、確実に２つの入力電圧を選択的に出力できるスイッチ回路が実現される。

なお、本実施の形態では、第１回路１１０ａには、第１入力端子４０１と出力端子４００との間に直列に接続された３つのトランジスタが設けられ、ゲート電圧制御部（１０ａ、１１ａ、１６）のそれぞれには直列に接続された３つのトランジスタが設けられたが、直列に接続されるトランジスタの個数は、これに限られず、４つ以上であってもよい。その個数は、スイッチ回路に入力される最大の電圧とトランジスタの耐圧電圧とを考慮し、各トランジスタの端子間に印加される電圧が耐圧電圧を超えないように、適宜、決定すればよい。

（実施の形態４）
図７は、実施の形態１～３のいずれかにおけるスイッチ回路（本実施の形態では、実施の形態２におけるスイッチ回路２００）が搭載された、実施の形態４における撮像装置であるイメージセンサ７０の構成例を示す図である。イメージセンサ７０は、半導体基板７１と、半導体基板７１上に位置する回路（つまり、複数の画素５０を含む画素アレイ５０ａ、２個の水平読み出し回路５９ａおよび５９ｂ、垂直走査回路５７、４個のスイッチ回路２００）とを備える１チップ（つまり、イメージセンサチップ）の半導体集積回路である。

各画素５０は、光電変換部６０と読み出し回路（選択トランジスタ６１、検出トランジスタ６２およびリセットトランジスタ６３で構成される回路）から構成される。光電変換部６０は、外部より印加される電圧に依存して感度を可変することが可能な素子であり、例えば、有機撮像素子である。光電変換部６０は、互いに対抗する２つの電極（つまり、第１電極層の一例である上部電極および第２電極層の一例である下部電極）に光電変換層が挟まれた層構造を有する。各画素５０の上部電極は、互いに電気的に接続されており、感度制御電圧線５６が接続されている。各画素５０の下部電極は、各画素の電荷蓄積ノード６４に接続されている。各画素５０において、光電変換部６０で生成された信号電荷は電荷蓄積ノード６４に蓄積され、選択トランジスタ６１がオン状態である画素において、ドレインが電源線５２に接続された検出トランジスタ６２によって電荷信号が読み出される。画素から読み出された電荷信号は、垂直信号線５８と水平読み出し回路５９ａまたは５９ｂを経て、外部に読み出される。感度制御電圧線５６は、端子５１を介してスイッチ回路２００の出力端子４００と接続されている。スイッチ回路２００の第１入力端子４０１、および第２入力端子４０２は、イメージセンサチップの外部接続用端子として設けられ、イメージセンサチップの外部の電圧生成回路と接続される。

なお、選択トランジスタ６１は、垂直走査回路５７からアドレス制御線５４を介して出力される行ごとの制御信号によって、オン・オフする。また、リセットトランジスタ６３は、ドレインがリセット電圧線５３に接続され、垂直走査回路５７からリセット制御線５５を介して出力される行ごとの制御信号によってオン・オフすることで、電荷蓄積ノード６４をリセットする。

図７に示されるように、本実施の形態では、イメージセンサ７０は、実施の形態２におけるスイッチ回路２００を４個備え、イメージセンサチップの４隅にスイッチ回路２００を有する。つまり、半導体基板７１は、平面視において、矩形の形状を有する。４個のスイッチ回路２００は、それぞれ、平面視において半導体基板７１の４隅近傍に位置している。なお、４隅近傍とは、矩形の４隅のそれぞれに近い領域を意味し、より詳しくは、矩形を構成する４辺それぞれの中央よりも隅に近い位置である。

なお、スイッチ回路２００の必要個数は、４個に限られず、イメージセンサチップの画素アレイ面積によって適宜決定すれば良い。また、イメージセンサ７０が備えるスイッチ回路は、実施の形態２におけるスイッチ回路２００に限られず、実施の形態１におけるスイッチ回路１００、あるいは、実施の形態３におけるスイッチ回路２１０、あるいは、実施の形態１～３におけるスイッチ回路の混在であってもよい。

図８は、図７に示されたイメージセンサ７０の動作例を示すタイミングチャートである。ここでは、スイッチ回路２００を用いたスイッチ制御とイメージセンサチップの露光、読み出し関係を示したタイミングチャートが示されている。本図において、Ｖｓｓは垂直同期信号の立下り（または立ち上がり）のタイミング、Ｈｓｓは水平同期信号の立下り（または立ち上がり）のタイミングを表している。ＨレベルがＶ１でＬレベルがＶ２で示される波形は、スイッチ回路２００から光電変換部６０の上部電極に印加される電圧を表す。帯状のチャートは、画素アレイ５０ａの各行での露光状態を示す。簡単のため画素アレイ５０ａが８行（Ｒ０～Ｒ７）の画素５０で構成される場合における動作例を説明する。

図８中の例えば行Ｒ０に注目すると、白抜きの矩形は露光期間、灰色（ドット模様）の矩形は非露光期間、斜線のついた矩形は画素読み出し期間を模式的に表している。なお、光電変換部６０の上部電極に高電圧を印加する場合は光電変換感度が高く、低い電圧を印加した場合は光電変換感度が低くなる特性を持つと仮定する。具体的には、Ｖ１＝７Ｖで光電変換が行われ、Ｖ２＝０．５Ｖで光電変換感度が低下しほぼ光電変換が起こらないとする。

時刻ｔ０からｔ１までの期間を１Ｈ期間と呼び、ある行が選択されてから次の行が選択されるまでの期間を表し、ある行が選択されてから、再びその行が読み出されるまでのｔ０～ｔ１５の期間を１Ｖ期間と呼ぶ。図８の例では、１Ｖ期間が１フレームに相当する。１Ｖ期間中にイメージセンサ７０は、露光＋画素信号読み出しを行う。例えばｔ０～ｔ７までの期間では、光電変換部６０に高電圧Ｖ１が印加される。このとき、光電変換部６０は画素に入射した光の光量に比例した信号電荷を出力する。次にｔ７～ｔ１５までの期間では、光電変換部６０に低電圧Ｖ２が印加される。このとき、光電変換部６０は光電変換をほとんど行わないため各画素５０の電荷蓄積ノード６４の電圧は変化しない。つまり、ｔ０～ｔ７は露光期間、ｔ７～ｔ１５は露光停止期間となり、光電変換部６０で覆われた画素アレイ５０ａ全体の露光を制御することが出来る。露光停止期間中に行Ｒ０～Ｒ７を順次読み出すことが可能であり、これはグローバルシャッタと同等の機能である。本開示のスイッチ回路２００を用いることで、外部にスイッチ回路を設けたり、イメージセンサチップに高耐圧トランジスタを用いたりすることなく、光電変換部６０の感度特性を切り替えるイメージセンサ７０を実現することが可能となる。

以上のように、実施の形態４におけるイメージセンサ７０は、半導体基板７１と、半導体基板７１上に配置する複数の画素５０を含む画素アレイ５０ａと、半導体基板７１上に位置するスイッチ回路２００とを備え、複数の画素５０のそれぞれは、第１電極層と第２電極層と第１電極層および第２電極層に挟まれた光電変換層とを含む光電変換部６０を有し、複数の画素５０のそれぞれが有する第１電極層は、互いに電気的に接続されており、スイッチ回路２００の出力端子４００は、第１電極層と接続されている。

これにより、低耐圧トランジスタを用いて高電圧を出力する信頼性の高いスイッチ回路が第１電極層に出力電圧を印加するので、光電変換部６０に印加される電圧に依存して光電変換の感度を変えることができる信頼性の高いイメージセンサ７０が実現される。

また、イメージセンサ７０は、スイッチ回路２００を複数備え、複数のスイッチ回路２００のそれぞれの出力端子４００は、第１電極層と接続されている。例えば、イメージセンサ７０は、スイッチ回路２００を４個備え、半導体基板７１は、平面視において、矩形の形状を有し、４個のスイッチ回路２００は、それぞれ、平面視において半導体基板７１の４隅近傍に位置している。

これにより、第１電極層の４箇所に対してスイッチ回路から電圧が供給されるので、第１電極層での電圧降下が抑制され、各画素５０の光電変換部６０に印加される電圧の値およびタイミングのばらつきが抑制され、信頼性の高いイメージセンサ７０が実現される。

以上、本開示に係るスイッチ回路および撮像装置について、実施の形態１～４に基づいて説明したが、本開示は、これらの実施の形態に限定されない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したものや、各実施の形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。

上記実施の形態１～３では、分圧電位を生成するために抵抗素子を用いた構成を例示したが、抵抗素子以外の制御で分圧電位を生成する構成であっても良い。

また、上記実施の形態１～３では、第１回路１１０および１１０ａは直列に接続された２つ以上のＰＭＯＳトランジスタで構成され、第２回路１２０および１２０ａは直列に接続された２つ以上のＮＭＯＳトランジスタで構成されたが、入力電圧によってはＰＭＯＳおよびＮＭＯＳ双方を用いたＣＭＯＳ型スイッチで構成されても良い。

また、バイアス電圧生成回路５００、５００ａおよび５０２は、第１入力端子４０１に入力された電圧を分圧して得られる電圧を出力しても良いし、別途ＳｏＣ内部、または外部の電圧を出力しても良い。

また、上記実施の形態１～４の説明で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。

また、上記で示した各構成要素の素子は、全て開示を具体的に説明するために例示するものであり、本開示に例示された素子に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。

本開示にかかるスイッチ回路は、低耐圧トランジスタを用いて信頼性を確保しつつ高電圧を制御する特長を有し、複数電圧を選択して出力するスイッチ回路として有用である。また、光電変換層に電位を与えて感度を変化させるような高電圧制御を必要とするイメージセンサの電圧制御スイッチにも応用できる。本開示に係る撮像装置は、光電変換部に印加される電圧に依存して光電変換の感度を変えることができる信頼性の高いイメージセンサとして、例えば、有機イメージセンサとして、利用できる。

１ 第１トランジスタ
２ 第２トランジスタ
３ 第３トランジスタ
４ 第４トランジスタ
５ 第５トランジスタ
６ 第６トランジスタ
１０、１０ａ 第１ゲート電圧制御部
１１、１１ａ 第２ゲート電圧制御部
１２、１２ａ 第１分圧回路
１３ 第３ゲート電圧制御部
１４、１４ａ 第４ゲート電圧制御部
１５、１５ａ 第２分圧回路
１６ 第５ゲート電圧制御部
Ｎ１、Ｎ２、Ｎ３、Ｎ４ 共通ノード
Ｒ１、Ｒ１ａ、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ３ａ、Ｒ４、Ｒ４ａ、Ｒ４ｂ、Ｒ１０、Ｒ１１、Ｒ２０、Ｒ２０ａ、Ｒ２０ｂ、Ｒ２１、Ｒ３１、Ｒ３２、Ｒ３３ 分圧抵抗
５０ 画素
５０ａ 画素アレイ
５１ 端子
５２ 電源線
５３ リセット電圧線
５４ アドレス制御線
５５ リセット制御線
５６ 感度制御電圧線
５７ 垂直走査回路
５８ 垂直信号線
５９ａ、５９ｂ 水平読み出し回路
６０ 光電変換部
６１ 選択トランジスタ
６２ 検出トランジスタ
６３ リセットトランジスタ
６４ 電荷蓄積ノード
７０ イメージセンサ
７１ 半導体基板
１００、２００、２１０ スイッチ回路
１１０、１１０ａ 第１回路
１２０、１２０ａ 第２回路
３００、３０１、３０２、３０２ａ、３０３、３０３ａ、３０４、３０５、３０６、３０７、３０８ 制御トランジスタ
４００ 出力端子
４０１ 第１入力端子
４０２ 第２入力端子
５００、５００ａ、５０２ バイアス電圧生成回路
５０１、５０３、５０４ 制御回路
６００ 基準電圧端子

Claims (10)

1. 第１入力端子と、
   出力端子と、
   前記第１入力端子に入力される第１電圧を前記出力端子に出力するか否かを切り替える第１回路と、を備え、
   前記第１回路は、
   前記第１入力端子と前記出力端子との間に直列に接続された第１トランジスタおよび第２トランジスタと、
   前記第１電圧と、所定の電位に維持される基準電圧との間の電圧を分圧して前記第１トランジスタと前記第２トランジスタとの間の第１ノードに供給する第１分圧回路と、
   を含み、
   前記第１トランジスタおよび前記第２トランジスタがオフ状態であるとき、前記第１入力端子は、前記出力端子と電気的に絶縁されている、スイッチ回路。
2. 第２入力端子と、
   前記第２入力端子に入力される第２電圧を前記出力端子に出力するか否かを切り替える第２回路と、を更に備え、
   前記第２回路は、
   前記第２入力端子と前記出力端子との間に直列に接続された第３トランジスタおよび第４トランジスタと、
   前記出力端子の電圧を分圧して前記第３トランジスタと前記第４トランジスタとの間の第２ノードに供給する第２分圧回路と、
   を含む、請求項１記載のスイッチ回路。
3. 前記第１分圧回路は、前記第１入力端子と前記基準電圧との間に直列に接続された第１抵抗素子および第２抵抗素子を含み、
   前記第１抵抗素子と前記第２抵抗素子との接続点は、前記第１ノードに接続されている、請求項１または２記載のスイッチ回路。
4. 前記第２分圧回路は、前記出力端子と前記基準電圧との間に直列に接続された第３抵抗素子および第４抵抗素子を含み、
   前記第３抵抗素子と前記第４抵抗素子との接続点は、前記第２ノードに接続されている、請求項２記載のスイッチ回路。
5. 前記第１入力端子には、前記第１トランジスタおよび前記第２トランジスタの少なくとも一方の最大定格を超える前記第１電圧が入力され、
   前記第２入力端子には、前記第３トランジスタおよび前記第４トランジスタのいずれの最大定格をも超えない前記第２電圧が入力され、
   前記出力端子は、第１期間に前記第１電圧を出力し、前記第１期間と異なる第２期間に前記第２電圧を出力する、請求項２または４記載のスイッチ回路。
6. 前記第１回路は、前記第１入力端子と前記出力端子との間において前記第１トランジスタおよび前記第２トランジスタと直列に接続された第５トランジスタを更に含み、
   前記第１分圧回路は、更に、前記第１電圧を分圧して前記第５トランジスタと前記第１トランジスタまたは前記第２トランジスタとの間の第３ノードに供給する、
   請求項１～５のいずれか１項に記載のスイッチ回路。
7. 前記第２回路は、前記第２入力端子と前記出力端子との間において前記第３トランジスタおよび前記第４トランジスタと直列に接続された第６トランジスタを更に含み、
   前記第２分圧回路は、更に、前記出力端子の電圧を分圧して前記第６トランジスタと前記第３トランジスタまたは前記第４トランジスタとの間の第４ノードに供給する、
   請求項２、４または５記載のスイッチ回路。
8. 半導体基板と、
   前記半導体基板上に配列する複数の画素を含む画素アレイと、
   前記半導体基板上に位置する請求項１～７のいずれか１項に記載のスイッチ回路と、を備え、
   前記複数の画素のそれぞれは、第１電極層と第２電極層と前記第１電極層および前記第２電極層に挟まれた光電変換層とを含む光電変換部を有し、
   前記複数の画素のそれぞれが有する前記第１電極層は、互いに電気的に接続されており、
   前記スイッチ回路の前記出力端子は、前記第１電極層と接続されている、
   撮像装置。
9. 前記スイッチ回路を複数、備え、
   前記複数のスイッチ回路のそれぞれの前記出力端子は、前記第１電極層と接続されている、
   請求項８記載の撮像装置。
10. 前記スイッチ回路を４個、備え、
    前記半導体基板は、平面視において矩形の形状を有し、
    前記４個のスイッチ回路は、それぞれ、前記平面視において前記半導体基板上の４隅近傍に位置している、
    請求項８または９記載の撮像装置。

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