JP2003188695A - 電界効果トランジスタスイッチ回路 - Google Patents
電界効果トランジスタスイッチ回路Info
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】
【課題】 入力端子に振幅の大きな信号が入力され、電
子トラップの影響で空乏層が広がったときにも入力端子
のＤＣ電位を上昇させず、正常にオン・オフさせる。 【解決手段】 入力端子１と出力端子２との間に入力端
子１側をソースとして電界効果トランジスタ５ａ〜５ｄ
を接続し、出力端子２と入力端子３との間に入力端子３
側をソースとして電界効果トランジスタ６ａ〜６ｄを接
続し、入力端子３と出力端子４との間に入力端子３側を
ソースとして第３の電界効果トランジスタ７ａ〜７ｄを
接続し、出力端子４と入力端子１との間に入力端子１側
をソースとして第４の電界効果トランジスタ８ａ〜８ｄ
を接続する。また、電界効果トランジスタ５ａ〜５ｄ，
６ａ〜６ｄ，８ａ〜８ｄのゲートとソースとの間に、抵
抗１７ａ〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜１９ｄ，
２０ａ〜２０ｄをそれぞれ接続している。
子トラップの影響で空乏層が広がったときにも入力端子
のＤＣ電位を上昇させず、正常にオン・オフさせる。 【解決手段】 入力端子１と出力端子２との間に入力端
子１側をソースとして電界効果トランジスタ５ａ〜５ｄ
を接続し、出力端子２と入力端子３との間に入力端子３
側をソースとして電界効果トランジスタ６ａ〜６ｄを接
続し、入力端子３と出力端子４との間に入力端子３側を
ソースとして第３の電界効果トランジスタ７ａ〜７ｄを
接続し、出力端子４と入力端子１との間に入力端子１側
をソースとして第４の電界効果トランジスタ８ａ〜８ｄ
を接続する。また、電界効果トランジスタ５ａ〜５ｄ，
６ａ〜６ｄ，８ａ〜８ｄのゲートとソースとの間に、抵
抗１７ａ〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜１９ｄ，
２０ａ〜２０ｄをそれぞれ接続している。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタスイッチ回路に関し、特に高周波、大電力用の電界
効果トランジスタスイッチ回路に関するものである。
スタスイッチ回路に関し、特に高周波、大電力用の電界
効果トランジスタスイッチ回路に関するものである。
【０００２】
【従来の技術】一般的に、高周波、大電力用のスイッチ
には、ＭＥＳ型電界効果トランジスタを用い、そのオン
抵抗、オフ抵抗を利用して信号線路の切り替えを行うよ
う構成されている。
には、ＭＥＳ型電界効果トランジスタを用い、そのオン
抵抗、オフ抵抗を利用して信号線路の切り替えを行うよ
う構成されている。
【０００３】一般的に、ＭＥＳ型電界効果トランジスタ
は、ディプレッション型で、ドレイン電流が０になるし
きい値電圧（Ｖｔｈ）が負である。したがって、ゲート
・ソース間の電位差Ｖｇｓが０Ｖでは電界効果トランジ
スタはオンの状態にある。電界効果トランジスタをオフ
させるためにはＶｔｈよりも低い電圧が必要である。従
来はこの電圧を得るために負電源を用いていたが、これ
に代わって電界効果トランジスタの内部自己バイアス作
用を用いて基準バイアスを発生させることによって、外
部バイアス回路を不要としたもの（特開平９−１８１５
８８号公報参照）もある。
は、ディプレッション型で、ドレイン電流が０になるし
きい値電圧（Ｖｔｈ）が負である。したがって、ゲート
・ソース間の電位差Ｖｇｓが０Ｖでは電界効果トランジ
スタはオンの状態にある。電界効果トランジスタをオフ
させるためにはＶｔｈよりも低い電圧が必要である。従
来はこの電圧を得るために負電源を用いていたが、これ
に代わって電界効果トランジスタの内部自己バイアス作
用を用いて基準バイアスを発生させることによって、外
部バイアス回路を不要としたもの（特開平９−１８１５
８８号公報参照）もある。
【０００４】つぎに、外部バイアス回路を不要としたＤ
ＰＤＴ（Double Pole Double Throw）スイッチを、従来
の電界効果トランジスタスイッチ回路の例として詳細に
説明する。
ＰＤＴ（Double Pole Double Throw）スイッチを、従来
の電界効果トランジスタスイッチ回路の例として詳細に
説明する。
【０００５】図５に外部バイアス回路を不要としたＤＰ
ＤＴスイッチの回路図を示す。このＤＰＤＴスイッチ
は、スイッチ端子として、２つのスイッチ入力端子１，
３と、２つのスイッチ出力端子２，４を有しているＤＰ
ＤＴスイッチ回路である。スイッチ入力端子１，３へは
入力信号ＩＮ１，ＩＮ２がそれぞれ入力され、スイッチ
出力端子２，４からは出力信号ＯＵＴ１，ＯＵＴ２が出
力される。
ＤＴスイッチの回路図を示す。このＤＰＤＴスイッチ
は、スイッチ端子として、２つのスイッチ入力端子１，
３と、２つのスイッチ出力端子２，４を有しているＤＰ
ＤＴスイッチ回路である。スイッチ入力端子１，３へは
入力信号ＩＮ１，ＩＮ２がそれぞれ入力され、スイッチ
出力端子２，４からは出力信号ＯＵＴ１，ＯＵＴ２が出
力される。
【０００６】各スイッチ入力端子１，３とスイッチ出力
端子２，４との間には４組の電界効果トランジスタ５ａ
〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄが配置さ
れている。そして、コントロール端子２１，２２にコン
トロール電圧Ｖｃ１，Ｖｃ２として、＋Ｖｃおよび０Ｖ
を選択的に与えることで電界効果トランジスタ５ａ〜５
ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄのゲート電圧
を制御し、これによって電界効果トランジスタ５ａ〜５
ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄをオン・オフ
させ、信号経路を切り替えるものである。この場合、電
界効果トランジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７
ｄ，８ａ〜８ｄは、スイッチ入力端子１，３側がソース
となり、スイッチ出力端子２，４側がドレインとなるよ
うに接続されている。
端子２，４との間には４組の電界効果トランジスタ５ａ
〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄが配置さ
れている。そして、コントロール端子２１，２２にコン
トロール電圧Ｖｃ１，Ｖｃ２として、＋Ｖｃおよび０Ｖ
を選択的に与えることで電界効果トランジスタ５ａ〜５
ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄのゲート電圧
を制御し、これによって電界効果トランジスタ５ａ〜５
ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄをオン・オフ
させ、信号経路を切り替えるものである。この場合、電
界効果トランジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７
ｄ，８ａ〜８ｄは、スイッチ入力端子１，３側がソース
となり、スイッチ出力端子２，４側がドレインとなるよ
うに接続されている。
【０００７】上記の信号経路としては、２つの経路があ
る。第１の経路は、スイッチ入力端子１に入力された入
力信号ＩＮ１をスイッチ出力端子２から出力信号ＯＵＴ
１として出力するとともに、スイッチ入力端子３に入力
された入力信号ＩＮ２をスイッチ出力端子４から出力信
号ＯＵＴ２として出力する経路である。第２の経路は、
スイッチ入力端子１に入力された入力信号ＩＮ１をスイ
ッチ出力端子４から出力信号ＯＵＴ２として出力すると
ともに、スイッチ入力端子３に入力された入力信号ＩＮ
２をスイッチ出力端子２から出力信号ＯＵＴ１として出
力する経路である。
る。第１の経路は、スイッチ入力端子１に入力された入
力信号ＩＮ１をスイッチ出力端子２から出力信号ＯＵＴ
１として出力するとともに、スイッチ入力端子３に入力
された入力信号ＩＮ２をスイッチ出力端子４から出力信
号ＯＵＴ２として出力する経路である。第２の経路は、
スイッチ入力端子１に入力された入力信号ＩＮ１をスイ
ッチ出力端子４から出力信号ＯＵＴ２として出力すると
ともに、スイッチ入力端子３に入力された入力信号ＩＮ
２をスイッチ出力端子２から出力信号ＯＵＴ１として出
力する経路である。
【０００８】また、それぞれの電界効果トランジスタ５
ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄの各ゲ
ートとコントロール端子２１，２２との間には、抵抗９
ａ〜９ｄ，１０ａ〜１０ｄ，１１ａ〜１１ｄ，１２ａ〜
１２ｄが接続されている。また、電界効果トランジスタ
５ａ，５ｄ，６ａ，６ｄ，７ａ，７ｄ，８ａ，８ｄとス
イッチ入力端子１，３およびスイッチ出力端子２，４と
の間にはＤＣカットコンデンサ１３，１４，１５，１６
が接続されている。
ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄの各ゲ
ートとコントロール端子２１，２２との間には、抵抗９
ａ〜９ｄ，１０ａ〜１０ｄ，１１ａ〜１１ｄ，１２ａ〜
１２ｄが接続されている。また、電界効果トランジスタ
５ａ，５ｄ，６ａ，６ｄ，７ａ，７ｄ，８ａ，８ｄとス
イッチ入力端子１，３およびスイッチ出力端子２，４と
の間にはＤＣカットコンデンサ１３，１４，１５，１６
が接続されている。
【０００９】図５において、コントロール端子２１，２
２に、例えばコントロール電圧Ｖｃ１，Ｖｃ２として、
＋Ｖｃ，０Ｖをそれぞれ印加すると、コントロール端子
２１，２２に接続している各点の電位の関係は、以下の
ようになる。コントロール端子２１，２２の電位をＶ
（Ｖｃ１），Ｖ（Ｖｃ２）のように表すと、＋Ｖｃ＝Ｖ
（Ｖｃ１）、０Ｖ＝Ｖ（Ｖｃ２）となる。このとき、電
界効果トランジスタ８ｄのゲート電位Ｖ（Ｇ８ｄ）は抵
抗１２ｄによる電圧降下があるので、コントロール端子
２１の電位Ｖ（Ｖｃ１）より低い。
２に、例えばコントロール電圧Ｖｃ１，Ｖｃ２として、
＋Ｖｃ，０Ｖをそれぞれ印加すると、コントロール端子
２１，２２に接続している各点の電位の関係は、以下の
ようになる。コントロール端子２１，２２の電位をＶ
（Ｖｃ１），Ｖ（Ｖｃ２）のように表すと、＋Ｖｃ＝Ｖ
（Ｖｃ１）、０Ｖ＝Ｖ（Ｖｃ２）となる。このとき、電
界効果トランジスタ８ｄのゲート電位Ｖ（Ｇ８ｄ）は抵
抗１２ｄによる電圧降下があるので、コントロール端子
２１の電位Ｖ（Ｖｃ１）より低い。
【００１０】電界効果トランジスタ８ｄに注目すると、
ゲートＧ８ｄからソースＳ８ｄにはＰＮ接合の順方向電
流が流れるため、電圧降下が発生する。一方、電界効果
トランジスタ５ａに注目すると、ソースＳ５ａからゲー
トＧ５ａにはＰＮ接合の逆方向電流が流れるため、電圧
降下が発生する。
ゲートＧ８ｄからソースＳ８ｄにはＰＮ接合の順方向電
流が流れるため、電圧降下が発生する。一方、電界効果
トランジスタ５ａに注目すると、ソースＳ５ａからゲー
トＧ５ａにはＰＮ接合の逆方向電流が流れるため、電圧
降下が発生する。
【００１１】また、電界効果トランジスタ５ａのゲート
Ｇ５ａからコントロール端子２２の間には、抵抗９ａに
よる電圧降下がある。
Ｇ５ａからコントロール端子２２の間には、抵抗９ａに
よる電圧降下がある。
【００１２】これらを一つの式にまとめると、
＋Ｖｃ＝Ｖ（Ｖｃ１）＞Ｖ（Ｇ８ｄ）＞Ｖ（Ｓ８ｄ）＝
Ｖ（Ｓ５ａ）＞Ｖ（Ｇ５ａ）＞Ｖ（Ｖｃ２）＝０Ｖ となる。ただし、Ｖ（Ｓ８ｄ）は電界効果トランジスタ
８ｄのソース電位、Ｖ（Ｓ５ａ）は電界効果トランジス
タ５ａのソース電位、Ｖ（Ｇ５ａ）は電界効果トランジ
スタ５ａのゲート電位である。
Ｖ（Ｓ５ａ）＞Ｖ（Ｇ５ａ）＞Ｖ（Ｖｃ２）＝０Ｖ となる。ただし、Ｖ（Ｓ８ｄ）は電界効果トランジスタ
８ｄのソース電位、Ｖ（Ｓ５ａ）は電界効果トランジス
タ５ａのソース電位、Ｖ（Ｇ５ａ）は電界効果トランジ
スタ５ａのゲート電位である。
【００１３】このようなバイアス条件は、電界効果トラ
ンジスタ８ｄについて見ると、ＰＮ接合の順方向バイア
スによる順方向電流が流れている。一方、電界効果トラ
ンジスタ５ａについて見ると、ＰＮ接合の逆方向バイア
スによる逆方向電流が流れている。ここで、スイッチ入
力端子１にはＤＣカットコンデンサ１３が接続されてい
るため、これらの順方向電流と逆方向電流は同じである
と考えられる。また、ＰＮ接合に順方向および逆方向に
同等のバイアスを印加した場合には、順方向の電流は逆
方向のそれに比べて十分に大きいため、同じだけの電流
を流す場合には逆方向バイアスの電圧降下の方が、順方
向バイアスのそれよりも十分に大きい。つまり、 Ｖ（Ｇ８ｄ）−Ｖ（Ｓ８ｄ）＜＜Ｖ（Ｓ５ａ）―Ｖ（Ｇ
５ａ） となる。したがって、 Ｖ（Ｓ５ａ）＝Ｖ（Ｓ８ｄ） より Ｖ（Ｓ５ａ）≒Ｖ（Ｇ８ｄ） となる。
ンジスタ８ｄについて見ると、ＰＮ接合の順方向バイア
スによる順方向電流が流れている。一方、電界効果トラ
ンジスタ５ａについて見ると、ＰＮ接合の逆方向バイア
スによる逆方向電流が流れている。ここで、スイッチ入
力端子１にはＤＣカットコンデンサ１３が接続されてい
るため、これらの順方向電流と逆方向電流は同じである
と考えられる。また、ＰＮ接合に順方向および逆方向に
同等のバイアスを印加した場合には、順方向の電流は逆
方向のそれに比べて十分に大きいため、同じだけの電流
を流す場合には逆方向バイアスの電圧降下の方が、順方
向バイアスのそれよりも十分に大きい。つまり、 Ｖ（Ｇ８ｄ）−Ｖ（Ｓ８ｄ）＜＜Ｖ（Ｓ５ａ）―Ｖ（Ｇ
５ａ） となる。したがって、 Ｖ（Ｓ５ａ）＝Ｖ（Ｓ８ｄ） より Ｖ（Ｓ５ａ）≒Ｖ（Ｇ８ｄ） となる。
【００１４】一方、流れる電流は微小なので、抵抗９
ａ，１２ｄでの電圧降下は非常に小さく、 Ｖ（Ｇ８ｄ）≒Ｖｃ、Ｖ（Ｇ５ａ）≒０Ｖ となり、Ｖ（Ｓ５ａ）≒Ｖｃとなる。
ａ，１２ｄでの電圧降下は非常に小さく、 Ｖ（Ｇ８ｄ）≒Ｖｃ、Ｖ（Ｇ５ａ）≒０Ｖ となり、Ｖ（Ｓ５ａ）≒Ｖｃとなる。
【００１５】この結果、電界効果トランジスタ５ａはオ
フ状態、電界効果トランジスタ８ｄはオン状態となる。
フ状態、電界効果トランジスタ８ｄはオン状態となる。
【００１６】同様にして、電界効果トランジスタ５ｂ〜
５ｄ、電界効果トランジスタ７ａ〜７ｄはオフ状態にあ
り、電界効果トランジスタ６ａ〜６ｄおよび電界効果ト
ランジスタ８ａ〜８ｄはオン状態にある。
５ｄ、電界効果トランジスタ７ａ〜７ｄはオフ状態にあ
り、電界効果トランジスタ６ａ〜６ｄおよび電界効果ト
ランジスタ８ａ〜８ｄはオン状態にある。
【００１７】以上説明したように、制御電圧Ｖｃ１，Ｖ
ｃ２だけで、電界効果トランジスタ５ａ〜５ｄ，６ａ〜
６ｄ，７ａ〜７ｄ，８ａ〜８ｄをスイッチ素子として機
能させることが可能である。
ｃ２だけで、電界効果トランジスタ５ａ〜５ｄ，６ａ〜
６ｄ，７ａ〜７ｄ，８ａ〜８ｄをスイッチ素子として機
能させることが可能である。
【００１８】なお、Ｄ５ａは電界効果トランジスタ５ａ
のソースである。Ｄ５ｄ，Ｓ５ｄ，Ｇ５ｄは電界効果ト
ランジスタ５ｄのドレイン、ソース、ゲートである。Ｄ
６ａ，Ｓ６ａ，Ｇ６ａは電界効果トランジスタ６ａのド
レイン、ソース、ゲートである。Ｄ６ｄ，Ｓ６ｄ，Ｇ６
ｄは電界効果トランジスタ６ｄのドレイン、ソース、ゲ
ートである。Ｄ７ａ，Ｓ７ａ，Ｇ７ａは電界効果トラン
ジスタ７ａのドレイン、ソース、ゲートである。Ｄ７
ｄ，Ｓ７ｄ，Ｇ７ｄは電界効果トランジスタ７ｄのドレ
イン、ソース、ゲートである。Ｄ８ａ，Ｓ８ａ，Ｇ８ａ
は電界効果トランジスタ８ａのドレイン、ソース、ゲー
トである。Ｄ８ｄは電界効果トランジスタ７ｄのドレイ
ンである。
のソースである。Ｄ５ｄ，Ｓ５ｄ，Ｇ５ｄは電界効果ト
ランジスタ５ｄのドレイン、ソース、ゲートである。Ｄ
６ａ，Ｓ６ａ，Ｇ６ａは電界効果トランジスタ６ａのド
レイン、ソース、ゲートである。Ｄ６ｄ，Ｓ６ｄ，Ｇ６
ｄは電界効果トランジスタ６ｄのドレイン、ソース、ゲ
ートである。Ｄ７ａ，Ｓ７ａ，Ｇ７ａは電界効果トラン
ジスタ７ａのドレイン、ソース、ゲートである。Ｄ７
ｄ，Ｓ７ｄ，Ｇ７ｄは電界効果トランジスタ７ｄのドレ
イン、ソース、ゲートである。Ｄ８ａ，Ｓ８ａ，Ｇ８ａ
は電界効果トランジスタ８ａのドレイン、ソース、ゲー
トである。Ｄ８ｄは電界効果トランジスタ７ｄのドレイ
ンである。
【００１９】
【発明が解決しようとする課題】従来の技術の問題点は
電子トラップにより空乏層が広がり、スイッチ入力端子
１，３のＤＣ電位が上昇し、＋Ｖｃ＋Ｖｔｈよりも高く
なることで、ゲート電位が＋Ｖｃでは電界効果トランジ
スタがオン状態にならないことである。
電子トラップにより空乏層が広がり、スイッチ入力端子
１，３のＤＣ電位が上昇し、＋Ｖｃ＋Ｖｔｈよりも高く
なることで、ゲート電位が＋Ｖｃでは電界効果トランジ
スタがオン状態にならないことである。
【００２０】つぎに、スイッチ入力端子１，３のＤＣ電
位が上昇する問題について詳細に説明する。図５の電界
効果トランジスタスイッチ回路において、全ての電界効
果トランジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，
８ａ〜８ｄが同一の特性を有し、また各電界効果トラン
ジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８
ｄのゲート・ソース間容量とゲート・ドレイン間容量が
等しいとする。さらに、各電界効果トランジスタ５ａ〜
５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄのゲートは
高い抵抗値を有する抵抗９ａ〜９ｄ，１０ａ〜１０ｄ，
１１ａ〜１１ｄ，１２ａ〜１２ｄを介してバイアスされ
ており、バイアス回路は高周波的に高インピーダンスと
みなすことができるとする。
位が上昇する問題について詳細に説明する。図５の電界
効果トランジスタスイッチ回路において、全ての電界効
果トランジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，
８ａ〜８ｄが同一の特性を有し、また各電界効果トラン
ジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８
ｄのゲート・ソース間容量とゲート・ドレイン間容量が
等しいとする。さらに、各電界効果トランジスタ５ａ〜
５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄのゲートは
高い抵抗値を有する抵抗９ａ〜９ｄ，１０ａ〜１０ｄ，
１１ａ〜１１ｄ，１２ａ〜１２ｄを介してバイアスされ
ており、バイアス回路は高周波的に高インピーダンスと
みなすことができるとする。
【００２１】コントロール端子２１，２２に、コントロ
ール電圧Ｖｃ１，Ｖｃ２として、それぞれ＋Ｖｃおよび
０Ｖを印加すると、図５の電界効果トランジスタ５ａ〜
５ｄはオフの状態にある。オフ状態にあるこれらの電界
効果トランジスタ５ａ〜５ｄは等価的にゲート・ソース
容量Ｃおよびゲート・ドレイン容量Ｃが合わせて８個直
列に接続されたように見なせる。これらの容量Ｃとゲー
ト抵抗９ａ〜９ｄを模式的に示すと、図６のようにな
る。
ール電圧Ｖｃ１，Ｖｃ２として、それぞれ＋Ｖｃおよび
０Ｖを印加すると、図５の電界効果トランジスタ５ａ〜
５ｄはオフの状態にある。オフ状態にあるこれらの電界
効果トランジスタ５ａ〜５ｄは等価的にゲート・ソース
容量Ｃおよびゲート・ドレイン容量Ｃが合わせて８個直
列に接続されたように見なせる。これらの容量Ｃとゲー
ト抵抗９ａ〜９ｄを模式的に示すと、図６のようにな
る。
【００２２】スイッチ入力端子１に入力信号ＩＮ１とし
て、振幅Ｖｉｎの高周波信号が入力された場合の、電界
効果トランジスタ５ａのソースＳ５ａ，ゲートＧ５ａお
よびドレインＤ５ａの電位の時間的な変化は、各電界効
果トランジスタ５ａ〜５ｄのゲート・ソース間容量Ｃお
よびゲート・ドレイン間容量Ｃにより分圧され、それぞ
れ図７の（ｓ），（ｇ）および（ｄ）に示すようにな
る。図７の縦軸は各点の電位の振幅、横軸は時間であ
る。
て、振幅Ｖｉｎの高周波信号が入力された場合の、電界
効果トランジスタ５ａのソースＳ５ａ，ゲートＧ５ａお
よびドレインＤ５ａの電位の時間的な変化は、各電界効
果トランジスタ５ａ〜５ｄのゲート・ソース間容量Ｃお
よびゲート・ドレイン間容量Ｃにより分圧され、それぞ
れ図７の（ｓ），（ｇ）および（ｄ）に示すようにな
る。図７の縦軸は各点の電位の振幅、横軸は時間であ
る。
【００２３】電界効果トランジスタ５ａに注目してみる
と、ｔ＝ｔ１およびｔ＝ｔ２時のバイアスの条件はそれ
ぞれ図８の（ａ）および（ｂ）に示すようになる。入力
信号の振幅が大きい場合には、時間ｔ＝ｔ1およびｔ２
で電界効果トランジスタ５ａは大きな逆バイアスの条件
になる。
と、ｔ＝ｔ１およびｔ＝ｔ２時のバイアスの条件はそれ
ぞれ図８の（ａ）および（ｂ）に示すようになる。入力
信号の振幅が大きい場合には、時間ｔ＝ｔ1およびｔ２
で電界効果トランジスタ５ａは大きな逆バイアスの条件
になる。
【００２４】オフ側の電界効果トランジスタ５ａ〜５ｄ
のスイッチ入力端子１からみて１段目の電界効果トラン
ジスタ、つまり電界効果トランジスタ５ａの断面構造図
を図９に示す。図９において、＋記号はホールを示し、
○で囲った−記号は電子を示す。
のスイッチ入力端子１からみて１段目の電界効果トラン
ジスタ、つまり電界効果トランジスタ５ａの断面構造図
を図９に示す。図９において、＋記号はホールを示し、
○で囲った−記号は電子を示す。
【００２５】ゲートに０Ｖが印加された状態では、図９
（ａ）に示すように、ゲート下の空乏層はチャネルまで
伸び、電界効果トランジスタ５ａはオフ状態になる。し
かし、このときに先ほど述べたようにソース端子に振幅
の大きな信号が入力され、ＰＮ接合の逆バイアスの条件
になった場合にはゲートからリーク電流が発生し、ゲー
ト・ソース間およびゲート・ドレイン間の表面準位（ト
ラップ）により電子がトラップされる。このトラップさ
れた電子の数に比例して空乏層が広がる。空乏層が広が
った状態を図９（ｂ）に示す。スイッチ入力端子に一番
近い電界効果トランジスタ５ａには一番大きな振幅の信
号が入力されるため、印加される逆バイアスも大きく空
乏層の広がりも大きい。
（ａ）に示すように、ゲート下の空乏層はチャネルまで
伸び、電界効果トランジスタ５ａはオフ状態になる。し
かし、このときに先ほど述べたようにソース端子に振幅
の大きな信号が入力され、ＰＮ接合の逆バイアスの条件
になった場合にはゲートからリーク電流が発生し、ゲー
ト・ソース間およびゲート・ドレイン間の表面準位（ト
ラップ）により電子がトラップされる。このトラップさ
れた電子の数に比例して空乏層が広がる。空乏層が広が
った状態を図９（ｂ）に示す。スイッチ入力端子に一番
近い電界効果トランジスタ５ａには一番大きな振幅の信
号が入力されるため、印加される逆バイアスも大きく空
乏層の広がりも大きい。
【００２６】空乏層が広がった場合も電界効果トランジ
スタ５ａ〜５ｄはオフ状態にあり、等価的にゲート・ソ
ース間容量および、ゲート・ドレイン容量が合わせて８
個直列に接続されたように見なせる。
スタ５ａ〜５ｄはオフ状態にあり、等価的にゲート・ソ
ース間容量および、ゲート・ドレイン容量が合わせて８
個直列に接続されたように見なせる。
【００２７】しかし、先述のように電界効果トランジス
タ５ａのゲート・ソース間容量は、空乏層が広がってい
るために、他のゲート・ソース間容量およびゲート・ド
レイン間容量に比べて小さい。簡単のために空乏層が広
がっていない部分の容量をＣ、空乏層が広がっている電
界効果トランジスタ５ａのゲート・ソース間容量を（１
／２）Ｃとし、これらの容量とゲート抵抗９ａ〜９ｄを
模式的に示すと図１０のようになる。
タ５ａのゲート・ソース間容量は、空乏層が広がってい
るために、他のゲート・ソース間容量およびゲート・ド
レイン間容量に比べて小さい。簡単のために空乏層が広
がっていない部分の容量をＣ、空乏層が広がっている電
界効果トランジスタ５ａのゲート・ソース間容量を（１
／２）Ｃとし、これらの容量とゲート抵抗９ａ〜９ｄを
模式的に示すと図１０のようになる。
【００２８】このような状態で、スイッチ入力端子１に
入力信号ＩＮ１として、振幅Ｖｉｎの高周波信号が入力
された場合の、電界効果トランジスタ５ａのソースＳ５
ａ，ゲートＧ５ａおよびドレインＤ５ａの電位の時間的
な変化は図１１の（ｓ），（ｇ），（ｄ）のようにな
る。図７の（ｓ），（ｇ），（ｄ）と比べると、電界効
果トランジスタ５ａのゲート・ソース間の容量がほかの
電界効果トランジスタ５ｂ〜５ｄのゲート・ドレイン間
およびゲート・ソース間の容量の（１／２）であるた
め、電界効果トランジスタ５ａのソースＳ５ａとドレイ
ンＤ５ａ間の電圧降下が他の容量に比べて２倍になって
いる。
入力信号ＩＮ１として、振幅Ｖｉｎの高周波信号が入力
された場合の、電界効果トランジスタ５ａのソースＳ５
ａ，ゲートＧ５ａおよびドレインＤ５ａの電位の時間的
な変化は図１１の（ｓ），（ｇ），（ｄ）のようにな
る。図７の（ｓ），（ｇ），（ｄ）と比べると、電界効
果トランジスタ５ａのゲート・ソース間の容量がほかの
電界効果トランジスタ５ｂ〜５ｄのゲート・ドレイン間
およびゲート・ソース間の容量の（１／２）であるた
め、電界効果トランジスタ５ａのソースＳ５ａとドレイ
ンＤ５ａ間の電圧降下が他の容量に比べて２倍になって
いる。
【００２９】ここで、電界効果トランジスタ５ａのソー
スＳ５ａ，ゲートＧ５ａおよびドレインＤ５ａの電位
は、ｔ＝ｔ１，ｔ２の時点を観察すると、図１２に示す
ように、入力信号の振幅が小さい場合には電界効果トラ
ンジスタ５ａはオフ状態が保たれるが、入力信号の振幅
が大きい場合には電界効果トランジスタ５ａはオン状態
となる。電界効果トランジスタ５ａがオン状態になる
と、ＤＣカットコンデンサ１４からＤＣカットコンデン
サ１３に電荷が移動し、ＤＣカットコンデンサ１３が充
電されてスイッチ入力端子１のＤＣ電位が上昇する。
スＳ５ａ，ゲートＧ５ａおよびドレインＤ５ａの電位
は、ｔ＝ｔ１，ｔ２の時点を観察すると、図１２に示す
ように、入力信号の振幅が小さい場合には電界効果トラ
ンジスタ５ａはオフ状態が保たれるが、入力信号の振幅
が大きい場合には電界効果トランジスタ５ａはオン状態
となる。電界効果トランジスタ５ａがオン状態になる
と、ＤＣカットコンデンサ１４からＤＣカットコンデン
サ１３に電荷が移動し、ＤＣカットコンデンサ１３が充
電されてスイッチ入力端子１のＤＣ電位が上昇する。
【００３０】スイッチ入力端子１の電位は初期状態でお
およそＶｃであるから少し上昇するとすぐにＶｃを超え
る。Ｖ（Ｓ５ａ）―Ｖｃ＞Ｖｔｈになると、Ｖｃ１＝＋
Ｖｃでは電界効果トランジスタ８ａ〜８ｄはオン状態に
ならない。
およそＶｃであるから少し上昇するとすぐにＶｃを超え
る。Ｖ（Ｓ５ａ）―Ｖｃ＞Ｖｔｈになると、Ｖｃ１＝＋
Ｖｃでは電界効果トランジスタ８ａ〜８ｄはオン状態に
ならない。
【００３１】この結果、従来の電界効果トランジスタス
イッチ回路では振幅の大きな信号が入力されたとき、電
子トラップにより空乏層が広がり、ＤＣカットコンデン
サ１３，１４のアンバランスが発生することで、スイッ
チ入力端子１のＤＣ電位が上昇し、スイッチの基本動作
であるオン・オフの切り替えができなくなる。
イッチ回路では振幅の大きな信号が入力されたとき、電
子トラップにより空乏層が広がり、ＤＣカットコンデン
サ１３，１４のアンバランスが発生することで、スイッ
チ入力端子１のＤＣ電位が上昇し、スイッチの基本動作
であるオン・オフの切り替えができなくなる。
【００３２】ここで、オフとなっている電界効果トラン
ジスタのゲート・ソース間容量が空乏層の拡がりによっ
て小さくなっているのに対し、ゲート・ドレイン間容量
が空乏層のひろがりにかかわらず小さくならない点につ
いて説明する。図５において、電界効果トランジスタ８
ａ〜８ｄがオフ、電界効果トランジスタ５ａ〜５ｄがオ
ンであると仮定する。この場合、電界効果トランジスタ
８ａ〜８ｄは静電容量の直列接続回路と近似できる。空
乏層が正常であるとすると、電位Ｖ（Ｓ８ｄ），Ｖ（Ｇ
８ｄ），Ｖ（Ｄ８ｄ）の電位を図示すると、図１３
（ａ），（ｂ），（ｃ）に示すようになる。時刻ｔ２の
時点を見ると、ゲート・ドレイン間電圧Ｖｇｄ＝３−
（１／８）Ｖａとなり、ゲート・ソース間電圧Ｖｇｓ＝
３＋（１／８）Ｖａとなる。すなわち、Ｖｇｓ＞Ｖｇｄ
となる。つまり、ゲート・ドレイン間よりもゲート・ソ
ース間の方が空乏層が大きく広がることになる。
ジスタのゲート・ソース間容量が空乏層の拡がりによっ
て小さくなっているのに対し、ゲート・ドレイン間容量
が空乏層のひろがりにかかわらず小さくならない点につ
いて説明する。図５において、電界効果トランジスタ８
ａ〜８ｄがオフ、電界効果トランジスタ５ａ〜５ｄがオ
ンであると仮定する。この場合、電界効果トランジスタ
８ａ〜８ｄは静電容量の直列接続回路と近似できる。空
乏層が正常であるとすると、電位Ｖ（Ｓ８ｄ），Ｖ（Ｇ
８ｄ），Ｖ（Ｄ８ｄ）の電位を図示すると、図１３
（ａ），（ｂ），（ｃ）に示すようになる。時刻ｔ２の
時点を見ると、ゲート・ドレイン間電圧Ｖｇｄ＝３−
（１／８）Ｖａとなり、ゲート・ソース間電圧Ｖｇｓ＝
３＋（１／８）Ｖａとなる。すなわち、Ｖｇｓ＞Ｖｇｄ
となる。つまり、ゲート・ドレイン間よりもゲート・ソ
ース間の方が空乏層が大きく広がることになる。
【００３３】本発明は上記のような問題点を解決するた
めになされたもので、スイッチ入力端子に振幅の大きな
信号が入力され、電子トラップの影響で空乏層が広がっ
たときにもスイッチ入力端子のＤＣ電位を上昇させず、
正常にオン・オフさせることができる電界効果トランジ
スタスイッチ回路を提供することを目的とする。
めになされたもので、スイッチ入力端子に振幅の大きな
信号が入力され、電子トラップの影響で空乏層が広がっ
たときにもスイッチ入力端子のＤＣ電位を上昇させず、
正常にオン・オフさせることができる電界効果トランジ
スタスイッチ回路を提供することを目的とする。
【００３４】
【課題を解決するための手段】本発明の請求項１記載の
電界効果トランジスタスイッチ回路は、第１のスイッチ
端子と第２のスイッチ端子とに一対の主電極がそれぞれ
接続された第１の電界効果トランジスタと、第１のスイ
ッチ端子と第３のスイッチ端子とに一対の主電極がそれ
ぞれ接続された第２の電界効果トランジスタと、第１の
電界効果トランジスタの制御電極と一対の主電極のいず
れか一方との間に接続された第１の抵抗と、第２の電界
効果トランジスタの制御電極と一対の主電極のいずれか
一方との間に接続された第２の抵抗とを備えている。
電界効果トランジスタスイッチ回路は、第１のスイッチ
端子と第２のスイッチ端子とに一対の主電極がそれぞれ
接続された第１の電界効果トランジスタと、第１のスイ
ッチ端子と第３のスイッチ端子とに一対の主電極がそれ
ぞれ接続された第２の電界効果トランジスタと、第１の
電界効果トランジスタの制御電極と一対の主電極のいず
れか一方との間に接続された第１の抵抗と、第２の電界
効果トランジスタの制御電極と一対の主電極のいずれか
一方との間に接続された第２の抵抗とを備えている。
【００３５】この構成によれば、第１および第２の電界
効果トランジスタの制御電極電圧を制御して第１および
第２の電界効果トランジスタの導通遮断を制御すること
により、第１のスイッチ端子と第２のスイッチ端子との
間を導通させ、第１のスイッチ端子と第３のスイッチ端
子との間を開放させる第１の状態と、第１のスイッチ端
子と第２のスイッチ端子との間を開放させ、第１のスイ
ッチ端子と第３のスイッチ端子との間を導通させる第２
の状態とを切り替えることができる。
効果トランジスタの制御電極電圧を制御して第１および
第２の電界効果トランジスタの導通遮断を制御すること
により、第１のスイッチ端子と第２のスイッチ端子との
間を導通させ、第１のスイッチ端子と第３のスイッチ端
子との間を開放させる第１の状態と、第１のスイッチ端
子と第２のスイッチ端子との間を開放させ、第１のスイ
ッチ端子と第３のスイッチ端子との間を導通させる第２
の状態とを切り替えることができる。
【００３６】この場合、第１のスイッチ端子をスイッチ
入力端子としたときは、第２および第３のスイッチ端子
はスイッチ出力端子となり、逆に第２および第３のスイ
ッチ端子をスイッチ入力端子としたときは、第１のスイ
ッチ端子がスイッチ入力端子となる。また、電界効果ト
ランジスタの一対の主電極はソースとドレインであり、
制御電極はゲートであり、第１、第２および第３のスイ
ッチ端子に接続するのは、第１および第２の電界効果ト
ランジスタのソースとドレインのどちらでもよい。その
理由は、スイッチに使用される電界効果トランジスタ
は、基本的に左右対象であり、ドレイン・ソースの区別
がないからである。したがって、第１および第２の抵抗
についても、一端は第１および第２の電界効果トランジ
スタのゲートに接続するが、他端はソースおよびドレイ
ンのどちらに接続してもよい。
入力端子としたときは、第２および第３のスイッチ端子
はスイッチ出力端子となり、逆に第２および第３のスイ
ッチ端子をスイッチ入力端子としたときは、第１のスイ
ッチ端子がスイッチ入力端子となる。また、電界効果ト
ランジスタの一対の主電極はソースとドレインであり、
制御電極はゲートであり、第１、第２および第３のスイ
ッチ端子に接続するのは、第１および第２の電界効果ト
ランジスタのソースとドレインのどちらでもよい。その
理由は、スイッチに使用される電界効果トランジスタ
は、基本的に左右対象であり、ドレイン・ソースの区別
がないからである。したがって、第１および第２の抵抗
についても、一端は第１および第２の電界効果トランジ
スタのゲートに接続するが、他端はソースおよびドレイ
ンのどちらに接続してもよい。
【００３７】そして、第１および第２の電界効果トラン
ジスタの制御電極と一対の主電極のいずれか一方との間
に第１および第２の抵抗を接続したことにより、第１、
第２および第３のスイッチ端子の電位を第１および第２
の抵抗で固定することができ、第１、第２および第３の
スイッチ端子のいずれかに振幅の大きな信号が入力さ
れ、電子トラップの影響で第１および第２の電界効果ト
ランジスタのいずれかの空乏層が広がったときにも第
１，第２および第３のスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。
ジスタの制御電極と一対の主電極のいずれか一方との間
に第１および第２の抵抗を接続したことにより、第１、
第２および第３のスイッチ端子の電位を第１および第２
の抵抗で固定することができ、第１、第２および第３の
スイッチ端子のいずれかに振幅の大きな信号が入力さ
れ、電子トラップの影響で第１および第２の電界効果ト
ランジスタのいずれかの空乏層が広がったときにも第
１，第２および第３のスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。
【００３８】したがって、電界効果トランジスタの直列
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
【００３９】本発明の請求項２記載の電界効果トランジ
スタスイッチ回路は、請求項１記載の電界効果トランジ
スタスイッチ回路において、第１および第２の電界効果
トランジスタは、それぞれ複数個の電界効果トランジス
タの直列回路からなる。
スタスイッチ回路は、請求項１記載の電界効果トランジ
スタスイッチ回路において、第１および第２の電界効果
トランジスタは、それぞれ複数個の電界効果トランジス
タの直列回路からなる。
【００４０】この構成によれば、第１および第２の電界
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
【００４１】本発明の請求項３記載の電界効果トランジ
スタスイッチ回路は、第１のスイッチ端子と第２のスイ
ッチ端子とに一対の主電極がそれぞれ接続された第１の
電界効果トランジスタと、第１のスイッチ端子と接地端
子とに一対の主電極がそれぞれ接続された第２の電界効
果トランジスタと、第１の電界効果トランジスタの制御
電極と一対の主電極のいずれか一方との間に接続された
第１の抵抗と、第２の電界効果トランジスタの制御電極
と一対の主電極のいずれか一方との間に接続された第２
の抵抗とを備えている。
スタスイッチ回路は、第１のスイッチ端子と第２のスイ
ッチ端子とに一対の主電極がそれぞれ接続された第１の
電界効果トランジスタと、第１のスイッチ端子と接地端
子とに一対の主電極がそれぞれ接続された第２の電界効
果トランジスタと、第１の電界効果トランジスタの制御
電極と一対の主電極のいずれか一方との間に接続された
第１の抵抗と、第２の電界効果トランジスタの制御電極
と一対の主電極のいずれか一方との間に接続された第２
の抵抗とを備えている。
【００４２】この構成によれば、第１および第２の電界
効果トランジスタの制御電極電圧を制御して第１および
第２の電界効果トランジスタの導通遮断を制御すること
により、第１のスイッチ端子と第２のスイッチ端子との
間を導通させ、第１のスイッチ端子と接地端子との間を
開放させる第１の状態と、第１のスイッチ端子と第２の
スイッチ端子との間を開放させ、第１のスイッチ端子と
接地端子との間を導通させる第２の状態とを切り替える
ことができる。
効果トランジスタの制御電極電圧を制御して第１および
第２の電界効果トランジスタの導通遮断を制御すること
により、第１のスイッチ端子と第２のスイッチ端子との
間を導通させ、第１のスイッチ端子と接地端子との間を
開放させる第１の状態と、第１のスイッチ端子と第２の
スイッチ端子との間を開放させ、第１のスイッチ端子と
接地端子との間を導通させる第２の状態とを切り替える
ことができる。
【００４３】この場合、第１のスイッチ端子をスイッチ
入力端子としたときは、第２のスイッチ端子はスイッチ
出力端子となり、逆に第２のスイッチ端子をスイッチ入
力端子としたときは、第１のスイッチ端子がスイッチ入
力端子となる。また、電界効果トランジスタの一対の主
電極はソースとドレインであり、制御電極はゲートであ
り、第１および第２のスイッチ端子と接地端子に接続す
るのは、第１および第２の電界効果トランジスタのソー
スとドレインのどちらでもよい。その理由は、スイッチ
に使用される電界効果トランジスタは、基本的に左右対
象であり、ドレイン・ソースの区別がないからである。
したがって、第１および第２の抵抗についても、一端は
第１および第２の電界効果トランジスタのゲートに接続
するが、他端はソースおよびドレインのどちらに接続し
てもよい。
入力端子としたときは、第２のスイッチ端子はスイッチ
出力端子となり、逆に第２のスイッチ端子をスイッチ入
力端子としたときは、第１のスイッチ端子がスイッチ入
力端子となる。また、電界効果トランジスタの一対の主
電極はソースとドレインであり、制御電極はゲートであ
り、第１および第２のスイッチ端子と接地端子に接続す
るのは、第１および第２の電界効果トランジスタのソー
スとドレインのどちらでもよい。その理由は、スイッチ
に使用される電界効果トランジスタは、基本的に左右対
象であり、ドレイン・ソースの区別がないからである。
したがって、第１および第２の抵抗についても、一端は
第１および第２の電界効果トランジスタのゲートに接続
するが、他端はソースおよびドレインのどちらに接続し
てもよい。
【００４４】そして、第１および第２の電界効果トラン
ジスタの制御電極と一対の主電極のいずれか一方との間
に第１および第２の抵抗を接続したことにより、第１お
よび第２のスイッチ端子の電位を第１および第２の抵抗
で固定することができ、第１および第２のスイッチ端子
のいずれかに振幅の大きな信号が入力され、電子トラッ
プの影響で第１および第２の電界効果トランジスタのい
ずれかの空乏層が広がったときにも第１および第２のス
イッチ端子のＤＣ電位を上昇させず、正常にオン・オフ
させることができる。
ジスタの制御電極と一対の主電極のいずれか一方との間
に第１および第２の抵抗を接続したことにより、第１お
よび第２のスイッチ端子の電位を第１および第２の抵抗
で固定することができ、第１および第２のスイッチ端子
のいずれかに振幅の大きな信号が入力され、電子トラッ
プの影響で第１および第２の電界効果トランジスタのい
ずれかの空乏層が広がったときにも第１および第２のス
イッチ端子のＤＣ電位を上昇させず、正常にオン・オフ
させることができる。
【００４５】したがって、電界効果トランジスタの直列
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
【００４６】本発明の請求項４記載の電界効果トランジ
スタスイッチ回路は、請求項３記載の電界効果トランジ
スタスイッチ回路において、第１および第２の電界効果
トランジスタは、それぞれ複数個の電界効果トランジス
タの直列回路からなる。
スタスイッチ回路は、請求項３記載の電界効果トランジ
スタスイッチ回路において、第１および第２の電界効果
トランジスタは、それぞれ複数個の電界効果トランジス
タの直列回路からなる。
【００４７】この構成によれば、第１および第２の電界
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
【００４８】本発明の請求項５記載の電界効果トランジ
スタスイッチ回路は、第１のスイッチ端子と第２のスイ
ッチ端子とに一対の主電極がそれぞれ接続された第１の
電界効果トランジスタと、第２のスイッチ端子と第３の
スイッチ端子とに一対の主電極がそれぞれ接続された第
２の電界効果トランジスタと、第３のスイッチ端子と第
４のスイッチ端子とに一対の主電極がそれぞれ接続され
た第３の電界効果トランジスタと、第４のスイッチ端子
と第１のスイッチ端子とに一対の主電極がそれぞれ接続
された第４の電界効果トランジスタと、第１の電界効果
トランジスタの制御電極と一対の主電極のいずれか一方
との間に接続された第１の抵抗と、第２の電界効果トラ
ンジスタの制御電極と一対の主電極のいずれか一方との
間に接続された第２の抵抗と、第３の電界効果トランジ
スタの制御電極と一対の主電極のいずれか一方との間に
接続された第３の抵抗と、第４の電界効果トランジスタ
の制御電極と一対の主電極のいずれか一方との間に接続
された第４の抵抗とを備えている。
スタスイッチ回路は、第１のスイッチ端子と第２のスイ
ッチ端子とに一対の主電極がそれぞれ接続された第１の
電界効果トランジスタと、第２のスイッチ端子と第３の
スイッチ端子とに一対の主電極がそれぞれ接続された第
２の電界効果トランジスタと、第３のスイッチ端子と第
４のスイッチ端子とに一対の主電極がそれぞれ接続され
た第３の電界効果トランジスタと、第４のスイッチ端子
と第１のスイッチ端子とに一対の主電極がそれぞれ接続
された第４の電界効果トランジスタと、第１の電界効果
トランジスタの制御電極と一対の主電極のいずれか一方
との間に接続された第１の抵抗と、第２の電界効果トラ
ンジスタの制御電極と一対の主電極のいずれか一方との
間に接続された第２の抵抗と、第３の電界効果トランジ
スタの制御電極と一対の主電極のいずれか一方との間に
接続された第３の抵抗と、第４の電界効果トランジスタ
の制御電極と一対の主電極のいずれか一方との間に接続
された第４の抵抗とを備えている。
【００４９】この構成によれば、第１、第２、第３およ
び第４の電界効果トランジスタの制御電極電圧を制御し
て第１、第２、第３および第４の電界効果トランジスタ
の導通遮断を制御することにより、第１、第２、第３お
よび第４のスイッチ端子の間の導通・遮断状態を任意に
切り替えることができる。
び第４の電界効果トランジスタの制御電極電圧を制御し
て第１、第２、第３および第４の電界効果トランジスタ
の導通遮断を制御することにより、第１、第２、第３お
よび第４のスイッチ端子の間の導通・遮断状態を任意に
切り替えることができる。
【００５０】この場合、第１および第３のスイッチ端子
をスイッチ入力端子としたときは、第２および第４のス
イッチ端子はスイッチ出力端子となり、逆に第２および
第４のスイッチ端子をスイッチ入力端子としたときは、
第１および第３のスイッチ端子がスイッチ入力端子とな
る。また、第１〜第４のスイッチ端子のうち一つをスイ
ッチ入力端子としたときには、残りがスイッチ出力端子
となり、逆に第１〜第４のスイッチ端子のうち一つをス
イッチ出力端子としたときには、残りがスイッチ入力端
子となる。また、電界効果トランジスタの一対の主電極
はソースとドレインであり、制御電極はゲートであり、
第１〜第４のスイッチ端子に接続するのは、第１〜第４
の電界効果トランジスタのソースとドレインのどちらで
もよい。その理由は、スイッチに使用される電界効果ト
ランジスタは、基本的に左右対象であり、ドレイン・ソ
ースの区別がないからである。したがって、第１、第
２、第３および第４の抵抗についても、一端は第１、第
２、第３および第４の電界効果トランジスタのゲートに
接続するが、他端はソースおよびドレインのどちらに接
続してもよい。
をスイッチ入力端子としたときは、第２および第４のス
イッチ端子はスイッチ出力端子となり、逆に第２および
第４のスイッチ端子をスイッチ入力端子としたときは、
第１および第３のスイッチ端子がスイッチ入力端子とな
る。また、第１〜第４のスイッチ端子のうち一つをスイ
ッチ入力端子としたときには、残りがスイッチ出力端子
となり、逆に第１〜第４のスイッチ端子のうち一つをス
イッチ出力端子としたときには、残りがスイッチ入力端
子となる。また、電界効果トランジスタの一対の主電極
はソースとドレインであり、制御電極はゲートであり、
第１〜第４のスイッチ端子に接続するのは、第１〜第４
の電界効果トランジスタのソースとドレインのどちらで
もよい。その理由は、スイッチに使用される電界効果ト
ランジスタは、基本的に左右対象であり、ドレイン・ソ
ースの区別がないからである。したがって、第１、第
２、第３および第４の抵抗についても、一端は第１、第
２、第３および第４の電界効果トランジスタのゲートに
接続するが、他端はソースおよびドレインのどちらに接
続してもよい。
【００５１】そして、第１，第２，第３および第４の電
界効果トランジスタの制御電極と一対の主電極のいずれ
か一方との間に第１，第２，第３および第４の抵抗を接
続したことにより、第１，第２，第３および第４のスイ
ッチ端子の電位を第１，第２，第３および第４の抵抗で
固定することができ、第１，第２，第３および第４のス
イッチ端子のいずれかに振幅の大きな信号が入力され、
電子トラップの影響で第１、第２、第３および第４の電
界効果トランジスタのいずれかの空乏層が広がったとき
にも第１，第２，第３および第４のスイッチ端子のＤＣ
電位を上昇させず、正常にオン・オフさせることができ
る。
界効果トランジスタの制御電極と一対の主電極のいずれ
か一方との間に第１，第２，第３および第４の抵抗を接
続したことにより、第１，第２，第３および第４のスイ
ッチ端子の電位を第１，第２，第３および第４の抵抗で
固定することができ、第１，第２，第３および第４のス
イッチ端子のいずれかに振幅の大きな信号が入力され、
電子トラップの影響で第１、第２、第３および第４の電
界効果トランジスタのいずれかの空乏層が広がったとき
にも第１，第２，第３および第４のスイッチ端子のＤＣ
電位を上昇させず、正常にオン・オフさせることができ
る。
【００５２】したがって、電界効果トランジスタの直列
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
【００５３】本発明の請求項６記載の電界効果トランジ
スタスイッチ回路は、請求項５記載の電界効果トランジ
スタスイッチ回路において、第１、第２、第３および第
４の電界効果トランジスタは、それぞれ複数個の電界効
果トランジスタの直列回路からなる。
スタスイッチ回路は、請求項５記載の電界効果トランジ
スタスイッチ回路において、第１、第２、第３および第
４の電界効果トランジスタは、それぞれ複数個の電界効
果トランジスタの直列回路からなる。
【００５４】この構成によれば、第１、第２、第３およ
び第４の電界効果トランジスタがそれぞれ複数個の電界
効果トランジスタの直列回路からなるので、より大きい
振幅の入力信号に対しても正常にオン・オフさせること
が可能となる。
び第４の電界効果トランジスタがそれぞれ複数個の電界
効果トランジスタの直列回路からなるので、より大きい
振幅の入力信号に対しても正常にオン・オフさせること
が可能となる。
【００５５】本発明の請求項７記載の電界効果トランジ
スタスイッチ回路は、請求項１，２，３，４，５または
６記載の電界効果トランジスタスイッチ回路において、
電界効果トランジスタの遮断時における電界効果トラン
ジスタの制御電極と一対の主電極の間の各々の等価容量
の不平衡を補正する補正用静電容量を、電界効果トラン
ジスタの制御電極と一対の主電極のいずれか一方との間
に設けている。
スタスイッチ回路は、請求項１，２，３，４，５または
６記載の電界効果トランジスタスイッチ回路において、
電界効果トランジスタの遮断時における電界効果トラン
ジスタの制御電極と一対の主電極の間の各々の等価容量
の不平衡を補正する補正用静電容量を、電界効果トラン
ジスタの制御電極と一対の主電極のいずれか一方との間
に設けている。
【００５６】この構成によれば、電界効果トランジスタ
の遮断時における電界効果トランジスタの制御電極と一
対の主電極の間の各々の等価容量の不平衡を補正するこ
とができ、電界効果トランジスタの空乏層が広がったと
きにもスイッチ端子のＤＣ電位を上昇させず、正常にオ
ン・オフさせることができる。
の遮断時における電界効果トランジスタの制御電極と一
対の主電極の間の各々の等価容量の不平衡を補正するこ
とができ、電界効果トランジスタの空乏層が広がったと
きにもスイッチ端子のＤＣ電位を上昇させず、正常にオ
ン・オフさせることができる。
【００５７】請求項８記載の電界効果トランジスタスイ
ッチ回路は、請求項７記載の電界効果トランジスタスイ
ッチ回路において、補正用静電容量は電界効果トランジ
スタのオン時の空乏層容量より小さくオフ時の空乏層容
量もよりも大きい設定する。
ッチ回路は、請求項７記載の電界効果トランジスタスイ
ッチ回路において、補正用静電容量は電界効果トランジ
スタのオン時の空乏層容量より小さくオフ時の空乏層容
量もよりも大きい設定する。
【００５８】この構成によれば、オフ側への信号の漏れ
を抑えつつ正常にオン・オフさせることができる。
を抑えつつ正常にオン・オフさせることができる。
【００５９】請求項９記載の電界効果トランジスタスイ
ッチ回路は、第１のスイッチ端子と第２のスイッチ端子
とに一対の主電極がそれぞれ接続された第１の電界効果
トランジスタと、第１のスイッチ端子と第３のスイッチ
端子とに一対の主電極がそれぞれ接続された第２の電界
効果トランジスタと、第１の電界効果トランジスタの制
御電極と一対の主電極のいずれか一方との間に接続され
て第１の電界効果トランジスタの遮断時における第１の
電界効果トランジスタの制御電極と一対の主電極の間の
各々の等価容量の不平衡を補正する第１の補正用静電容
量と、第２の電界効果トランジスタの制御電極と一対の
主電極のいずれか一方との間に接続されて第２の電界効
果トランジスタの遮断時における第２の電界効果トラン
ジスタの制御電極と一対の主電極の間の各々の等価容量
の不平衡を補正する第２の補正用静電容量とを備えてい
る。
ッチ回路は、第１のスイッチ端子と第２のスイッチ端子
とに一対の主電極がそれぞれ接続された第１の電界効果
トランジスタと、第１のスイッチ端子と第３のスイッチ
端子とに一対の主電極がそれぞれ接続された第２の電界
効果トランジスタと、第１の電界効果トランジスタの制
御電極と一対の主電極のいずれか一方との間に接続され
て第１の電界効果トランジスタの遮断時における第１の
電界効果トランジスタの制御電極と一対の主電極の間の
各々の等価容量の不平衡を補正する第１の補正用静電容
量と、第２の電界効果トランジスタの制御電極と一対の
主電極のいずれか一方との間に接続されて第２の電界効
果トランジスタの遮断時における第２の電界効果トラン
ジスタの制御電極と一対の主電極の間の各々の等価容量
の不平衡を補正する第２の補正用静電容量とを備えてい
る。
【００６０】この構成によれば、請求項１における抵抗
に代えて、補正用静電容量を設けたことにより、電界効
果トランジスタの遮断時における電界効果トランジスタ
の制御電極と一対の主電極の間の各々の等価容量の不平
衡を補正することができ、電界効果トランジスタの空乏
層が広がったときにもスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。その他、
抵抗を設けたことによる作用以外の作用については、請
求項１と同様である。
に代えて、補正用静電容量を設けたことにより、電界効
果トランジスタの遮断時における電界効果トランジスタ
の制御電極と一対の主電極の間の各々の等価容量の不平
衡を補正することができ、電界効果トランジスタの空乏
層が広がったときにもスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。その他、
抵抗を設けたことによる作用以外の作用については、請
求項１と同様である。
【００６１】請求項１０記載の電界効果トランジスタス
イッチ回路は、請求項９記載の電界効果トランジスタス
イッチ回路において、第１および第２の電界効果トラン
ジスタは、それぞれ複数個の電界効果トランジスタの直
列回路からなる。
イッチ回路は、請求項９記載の電界効果トランジスタス
イッチ回路において、第１および第２の電界効果トラン
ジスタは、それぞれ複数個の電界効果トランジスタの直
列回路からなる。
【００６２】この構成によれば、第１および第２の電界
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
【００６３】請求項１１記載の電界効果トランジスタス
イッチ回路は、第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、第１のスイッチ端子と接地端子とに
一対の主電極がそれぞれ接続された第２の電界効果トラ
ンジスタと、第１の電界効果トランジスタの制御電極と
一対の主電極のいずれか一方との間に接続されて第１の
電界効果トランジスタの遮断時における第１の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第１の補正用静電容量と、第
２の電界効果トランジスタの制御電極と一対の主電極の
いずれか一方との間に接続されて第２の電界効果トラン
ジスタの遮断時における第２の電界効果トランジスタの
制御電極と一対の主電極の間の各々の等価容量の不平衡
を補正する第２の補正用静電容量とを備えている。
イッチ回路は、第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、第１のスイッチ端子と接地端子とに
一対の主電極がそれぞれ接続された第２の電界効果トラ
ンジスタと、第１の電界効果トランジスタの制御電極と
一対の主電極のいずれか一方との間に接続されて第１の
電界効果トランジスタの遮断時における第１の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第１の補正用静電容量と、第
２の電界効果トランジスタの制御電極と一対の主電極の
いずれか一方との間に接続されて第２の電界効果トラン
ジスタの遮断時における第２の電界効果トランジスタの
制御電極と一対の主電極の間の各々の等価容量の不平衡
を補正する第２の補正用静電容量とを備えている。
【００６４】この構成によれば、請求項３における抵抗
に代えて、補正用静電容量を設けたことにより、電界効
果トランジスタの遮断時における電界効果トランジスタ
の制御電極と一対の主電極の間の各々の等価容量の不平
衡を補正することができ、電界効果トランジスタの空乏
層が広がったときにもスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。その他、
抵抗を設けたことによる作用以外の作用については、請
求項３と同様である。
に代えて、補正用静電容量を設けたことにより、電界効
果トランジスタの遮断時における電界効果トランジスタ
の制御電極と一対の主電極の間の各々の等価容量の不平
衡を補正することができ、電界効果トランジスタの空乏
層が広がったときにもスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。その他、
抵抗を設けたことによる作用以外の作用については、請
求項３と同様である。
【００６５】請求項１２記載の電界効果トランジスタス
イッチ回路は、請求項１１記載の電界効果トランジスタ
スイッチ回路において、第１および第２の電界効果トラ
ンジスタは、それぞれ複数個の電界効果トランジスタの
直列回路からなる。
イッチ回路は、請求項１１記載の電界効果トランジスタ
スイッチ回路において、第１および第２の電界効果トラ
ンジスタは、それぞれ複数個の電界効果トランジスタの
直列回路からなる。
【００６６】この構成によれば、第１および第２の電界
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
効果トランジスタがそれぞれ複数個の電界効果トランジ
スタの直列回路からなるので、より大きい振幅の入力信
号に対しても正常にオン・オフさせることが可能とな
る。
【００６７】請求項１３記載の電界効果トランジスタス
イッチ回路は、第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、第２のスイッチ端子と第３のスイッ
チ端子とに一対の主電極がそれぞれ接続された第２の電
界効果トランジスタと、第３のスイッチ端子と第４のス
イッチ端子とに一対の主電極がそれぞれ接続された第３
の電界効果トランジスタと、第４のスイッチ端子と第１
のスイッチ端子とに一対の主電極がそれぞれ接続された
第４の電界効果トランジスタと、第１の電界効果トラン
ジスタの制御電極と一対の主電極のいずれか一方との間
に接続されて第１の電界効果トランジスタの遮断時にお
ける第１の電界効果トランジスタの制御電極と一対の主
電極の間の各々の等価容量の不平衡を補正する第１の補
正用静電容量と、第２の電界効果トランジスタの制御電
極と一対の主電極のいずれか一方との間に接続されて第
２の電界効果トランジスタの遮断時における第２の電界
効果トランジスタの制御電極と一対の主電極の間の各々
の等価容量の不平衡を補正する第２の補正用静電容量
と、第３の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて第３の電界効果
トランジスタの遮断時における第３の電界効果トランジ
スタの制御電極と一対の主電極の間の各々の等価容量の
不平衡を補正する第３の補正用静電容量と、第４の電界
効果トランジスタの制御電極と一対の主電極のいずれか
一方との間に接続されて第４の電界効果トランジスタの
遮断時における第４の電界効果トランジスタの制御電極
と一対の主電極の間の各々の等価容量の不平衡を補正す
る第４の補正用静電容量とを備えている。
イッチ回路は、第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、第２のスイッチ端子と第３のスイッ
チ端子とに一対の主電極がそれぞれ接続された第２の電
界効果トランジスタと、第３のスイッチ端子と第４のス
イッチ端子とに一対の主電極がそれぞれ接続された第３
の電界効果トランジスタと、第４のスイッチ端子と第１
のスイッチ端子とに一対の主電極がそれぞれ接続された
第４の電界効果トランジスタと、第１の電界効果トラン
ジスタの制御電極と一対の主電極のいずれか一方との間
に接続されて第１の電界効果トランジスタの遮断時にお
ける第１の電界効果トランジスタの制御電極と一対の主
電極の間の各々の等価容量の不平衡を補正する第１の補
正用静電容量と、第２の電界効果トランジスタの制御電
極と一対の主電極のいずれか一方との間に接続されて第
２の電界効果トランジスタの遮断時における第２の電界
効果トランジスタの制御電極と一対の主電極の間の各々
の等価容量の不平衡を補正する第２の補正用静電容量
と、第３の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて第３の電界効果
トランジスタの遮断時における第３の電界効果トランジ
スタの制御電極と一対の主電極の間の各々の等価容量の
不平衡を補正する第３の補正用静電容量と、第４の電界
効果トランジスタの制御電極と一対の主電極のいずれか
一方との間に接続されて第４の電界効果トランジスタの
遮断時における第４の電界効果トランジスタの制御電極
と一対の主電極の間の各々の等価容量の不平衡を補正す
る第４の補正用静電容量とを備えている。
【００６８】この構成によれば、請求項５における抵抗
に代えて、補正用静電容量を設けたことにより、電界効
果トランジスタの遮断時における電界効果トランジスタ
の制御電極と一対の主電極の間の各々の等価容量の不平
衡を補正することができ、電界効果トランジスタの空乏
層が広がったときにもスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。その他、
抵抗を設けたことによる作用以外の作用については、請
求項５と同様である。
に代えて、補正用静電容量を設けたことにより、電界効
果トランジスタの遮断時における電界効果トランジスタ
の制御電極と一対の主電極の間の各々の等価容量の不平
衡を補正することができ、電界効果トランジスタの空乏
層が広がったときにもスイッチ端子のＤＣ電位を上昇さ
せず、正常にオン・オフさせることができる。その他、
抵抗を設けたことによる作用以外の作用については、請
求項５と同様である。
【００６９】請求項１４記載の電界効果トランジスタス
イッチ回路は、請求項１３記載の電界効果トランジスタ
スイッチ回路において、第１、第２、第３および第４の
電界効果トランジスタは、それぞれ複数個の電界効果ト
ランジスタの直列回路からなる。
イッチ回路は、請求項１３記載の電界効果トランジスタ
スイッチ回路において、第１、第２、第３および第４の
電界効果トランジスタは、それぞれ複数個の電界効果ト
ランジスタの直列回路からなる。
【００７０】この構成によれば、第１、第２、第３およ
び第４の電界効果トランジスタがそれぞれ複数個の電界
効果トランジスタの直列回路からなるので、より大きい
振幅の入力信号に対しても正常にオン・オフさせること
が可能となる。
び第４の電界効果トランジスタがそれぞれ複数個の電界
効果トランジスタの直列回路からなるので、より大きい
振幅の入力信号に対しても正常にオン・オフさせること
が可能となる。
【００７１】請求項１５記載の電界効果トランジスタス
イッチ回路は、請求項９，１０，１１，１２，１３また
は１４記載の電界効果トランジスタスイッチ回路におい
て、補正用静電容量は電界効果トランジスタのオン時の
空乏層容量より小さくオフ時の空乏層容量もよりも大き
い。
イッチ回路は、請求項９，１０，１１，１２，１３また
は１４記載の電界効果トランジスタスイッチ回路におい
て、補正用静電容量は電界効果トランジスタのオン時の
空乏層容量より小さくオフ時の空乏層容量もよりも大き
い。
【００７２】この構成によれば、オフ側への信号の漏れ
を抑えつつ正常にオン・オフさせることができる。
を抑えつつ正常にオン・オフさせることができる。
【００７３】
【発明の実施の形態】つぎに、本発明の実施の形態につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００７４】（第１の実施の形態）図１に第１の実施の
形態の電界効果トランジスタスイッチ回路の回路図を示
す。この図によれば、電界効果トランジスタ５ａ〜５
ｄ，電界効果トランジスタ６ａ〜６ｄ，電界効果トラン
ジスタ７ａ〜７ｄ，電界効果トランジスタ８ａ〜８ｄ
で、図５と同様に、ＤＰＤＴ（Double Pole Double Thr
ow）スイッチを構成しており、各電界効果トランジスタ
５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄのス
イッチ入力端子１，３に近い端子をソースとすると、各
電界効果トランジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜
７ｄ，８ａ〜８ｄのゲートとソースとの間に抵抗１７ａ
〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜１９ｄ，２０ａ〜
２０ｄがそれぞれ接続された構成となっている。
形態の電界効果トランジスタスイッチ回路の回路図を示
す。この図によれば、電界効果トランジスタ５ａ〜５
ｄ，電界効果トランジスタ６ａ〜６ｄ，電界効果トラン
ジスタ７ａ〜７ｄ，電界効果トランジスタ８ａ〜８ｄ
で、図５と同様に、ＤＰＤＴ（Double Pole Double Thr
ow）スイッチを構成しており、各電界効果トランジスタ
５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄのス
イッチ入力端子１，３に近い端子をソースとすると、各
電界効果トランジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜
７ｄ，８ａ〜８ｄのゲートとソースとの間に抵抗１７ａ
〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜１９ｄ，２０ａ〜
２０ｄがそれぞれ接続された構成となっている。
【００７５】つまり、電界効果トランジスタ５ａのゲー
トＧ５ａとソースＳ５ａとの間に抵抗１７ａを接続し、
電界効果トランジスタ６ｄのゲートＧ６ｄとソース６ｄ
との間に抵抗１８ｄを接続し、電界効果トランジスタ７
ａのゲートＧ７ａとソースＳ７ａとの間に抵抗１９ｄを
接続し、電界効果トランジスタ８ｄのゲートＧ８ｄとソ
ースＳ８ｄとの間に抵抗２０ｄを接続し、また電界効果
トランジスタ５ｂ〜５ｄ，６ａ〜６ｃ，７ｂ〜７ｄ，８
ａ〜８ｃにも同様に抵抗９ｂ〜９ｄ，１０ａ〜１０ｃ，
１１ｂ〜１１ｄ，１２ａ〜１２ｃを接続している。
トＧ５ａとソースＳ５ａとの間に抵抗１７ａを接続し、
電界効果トランジスタ６ｄのゲートＧ６ｄとソース６ｄ
との間に抵抗１８ｄを接続し、電界効果トランジスタ７
ａのゲートＧ７ａとソースＳ７ａとの間に抵抗１９ｄを
接続し、電界効果トランジスタ８ｄのゲートＧ８ｄとソ
ースＳ８ｄとの間に抵抗２０ｄを接続し、また電界効果
トランジスタ５ｂ〜５ｄ，６ａ〜６ｃ，７ｂ〜７ｄ，８
ａ〜８ｃにも同様に抵抗９ｂ〜９ｄ，１０ａ〜１０ｃ，
１１ｂ〜１１ｄ，１２ａ〜１２ｃを接続している。
【００７６】上記の説明では、便宜上、符号１，３をス
イッチ入力端子、符号２，４をスイッチ出力端子と表現
しているが、符号１〜４のスイッチ端子の入出力関係が
上記と逆であってもよい。要するに、符号１〜４の各ス
イッチ端子は、各々スイッチ入力端子であってもスイッ
チ出力端子であってもかまわず、少なくとも１つが入力
端子であり、残りの少なくとも一つが出力端子であれば
よい。例えば、符号１〜４の４個のスイッチ端子のう
ち、いずれか１個のスイッチ端子をスイッチ入力端子と
し、残りの３個のスイッチ端子をスイッチ出力端子とし
てもよく、逆にいずれか１個のスイッチ端子をスイッチ
出力端子とし、残りの３個をスイッチ入力端子としても
よい。
イッチ入力端子、符号２，４をスイッチ出力端子と表現
しているが、符号１〜４のスイッチ端子の入出力関係が
上記と逆であってもよい。要するに、符号１〜４の各ス
イッチ端子は、各々スイッチ入力端子であってもスイッ
チ出力端子であってもかまわず、少なくとも１つが入力
端子であり、残りの少なくとも一つが出力端子であれば
よい。例えば、符号１〜４の４個のスイッチ端子のう
ち、いずれか１個のスイッチ端子をスイッチ入力端子と
し、残りの３個のスイッチ端子をスイッチ出力端子とし
てもよく、逆にいずれか１個のスイッチ端子をスイッチ
出力端子とし、残りの３個をスイッチ入力端子としても
よい。
【００７７】また、スイッチに使用される電界効果トラ
ンジスタは、基本的に左右対象であるため、ドレイン・
ソースの区別がなく、便宜上一対の主電極のうちの一方
をソースと称し、他方をドレインと称している。したが
って、抵抗１７ａ〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜
１９ｄ，２０ａ〜２０ｄについても、一端は電界効果ト
ランジスタのゲートに接続するが、他端はソースでもド
レインでもどちらに接続してもよい。
ンジスタは、基本的に左右対象であるため、ドレイン・
ソースの区別がなく、便宜上一対の主電極のうちの一方
をソースと称し、他方をドレインと称している。したが
って、抵抗１７ａ〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜
１９ｄ，２０ａ〜２０ｄについても、一端は電界効果ト
ランジスタのゲートに接続するが、他端はソースでもド
レインでもどちらに接続してもよい。
【００７８】つぎに、本発明の第１の実施の形態の動作
の一例について図１を用いて詳細に説明する。本構成の
電界効果トランジスタスイッチ回路において、コントロ
ール端子２１，２２に、コントロール電圧Ｖｃ１，Ｖｃ
２として、＋Ｖｃ，０Ｖをそれぞれ印加すると、コント
ロール端子２１，２２に接続している各点の電位の関係
は、以下のようになる。コントロール端子２１，２２の
電位をＶ（Ｖｃ１），Ｖ（Ｖｃ２）のように表すと、＋
Ｖｃ＝Ｖ（Ｖｃ１）、０Ｖ＝Ｖ（Ｖｃ２）となる。この
とき、従来の技術と同様に、 ＋Ｖｃ＝Ｖ（Ｖｃ１）＞Ｖ（Ｇ８ｄ）＞Ｖ（Ｓ８ｄ）＝
Ｖ（Ｓ５ａ）＞Ｖ（Ｇ５ａ）＞Ｖ（Ｖｃ２）＝０Ｖ となる。
の一例について図１を用いて詳細に説明する。本構成の
電界効果トランジスタスイッチ回路において、コントロ
ール端子２１，２２に、コントロール電圧Ｖｃ１，Ｖｃ
２として、＋Ｖｃ，０Ｖをそれぞれ印加すると、コント
ロール端子２１，２２に接続している各点の電位の関係
は、以下のようになる。コントロール端子２１，２２の
電位をＶ（Ｖｃ１），Ｖ（Ｖｃ２）のように表すと、＋
Ｖｃ＝Ｖ（Ｖｃ１）、０Ｖ＝Ｖ（Ｖｃ２）となる。この
とき、従来の技術と同様に、 ＋Ｖｃ＝Ｖ（Ｖｃ１）＞Ｖ（Ｇ８ｄ）＞Ｖ（Ｓ８ｄ）＝
Ｖ（Ｓ５ａ）＞Ｖ（Ｇ５ａ）＞Ｖ（Ｖｃ２）＝０Ｖ となる。
【００７９】Ｖ（Ｓ５ａ）＝Ｖ（Ｓ８ｄ）の電位は、従
来の技術ではＶ（Ｓ５ａ）＝Ｖ（Ｄ８ｄ）≒＋Ｖｃであ
った。この状態では、Ｖ（Ｓ５ａ）が上昇すると瞬時に
＋Ｖｃ＋Ｖｔｈを超えるため、電界効果トランジスタは
オンしなくなる。
来の技術ではＶ（Ｓ５ａ）＝Ｖ（Ｄ８ｄ）≒＋Ｖｃであ
った。この状態では、Ｖ（Ｓ５ａ）が上昇すると瞬時に
＋Ｖｃ＋Ｖｔｈを超えるため、電界効果トランジスタは
オンしなくなる。
【００８０】一方、本構成の電界効果トランジスタスイ
ッチ回路では、コントロール端子２１，２２、抵抗９
ａ，１２ｄ，１７ａ，２０ｄにだけ注目すると、抵抗９
ａと抵抗１２ｄの特性が同じで、抵抗１７ａと抵抗２０
ｄの特性が同じであれば、Ｖ（Ｓ５ａ）＝Ｖ（Ｓ８ａ）
＝（＋Ｖｃ／２）Ｖとなるが、電界効果トランジスタ５
ａの自己バイアス作用により、スイッチ入力端子１のＤ
Ｃ電位Ｖ（Ｓ５ａ）は（＋Ｖｃ／２）＜Ｖ（Ｓ５ａ）＜
＋Ｖｃとなる。
ッチ回路では、コントロール端子２１，２２、抵抗９
ａ，１２ｄ，１７ａ，２０ｄにだけ注目すると、抵抗９
ａと抵抗１２ｄの特性が同じで、抵抗１７ａと抵抗２０
ｄの特性が同じであれば、Ｖ（Ｓ５ａ）＝Ｖ（Ｓ８ａ）
＝（＋Ｖｃ／２）Ｖとなるが、電界効果トランジスタ５
ａの自己バイアス作用により、スイッチ入力端子１のＤ
Ｃ電位Ｖ（Ｓ５ａ）は（＋Ｖｃ／２）＜Ｖ（Ｓ５ａ）＜
＋Ｖｃとなる。
【００８１】この結果、抵抗１７ａを接続することによ
り、スイッチ入力端子１のＤＣ電位が常に＋Ｖｃ以下に
固定される。そのため、振幅の大きな信号がスイッチ入
力端子１に入力されても、スイッチ入力端子１のＤＣ電
位が上昇することはなく、したがって制御電圧０Ｖおよ
び＋Ｖｃで正常にオン・オフ状態が切り替わる。
り、スイッチ入力端子１のＤＣ電位が常に＋Ｖｃ以下に
固定される。そのため、振幅の大きな信号がスイッチ入
力端子１に入力されても、スイッチ入力端子１のＤＣ電
位が上昇することはなく、したがって制御電圧０Ｖおよ
び＋Ｖｃで正常にオン・オフ状態が切り替わる。
【００８２】この実施の形態によれば、電界効果トラン
ジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８
ｄのゲート・ソース間に抵抗１７ａ〜１７ｄ，１８ａ〜
１８ａ，１９ａ〜１９ｄ，２０ａ〜２０ｄをそれぞれ接
続したので、スイッチ入力端子１，３の電位を抵抗１７
ａ〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜１９ｄ，２０ａ
〜２０ａで固定することができ、スイッチ入力端子１，
３に振幅の大きな信号が入力され、電子トラップの影響
で空乏層が広がったときにもスイッチ入力端子１，３の
ＤＣ電位を上昇させず、正常にオン・オフさせることが
できる。
ジスタ５ａ〜５ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８
ｄのゲート・ソース間に抵抗１７ａ〜１７ｄ，１８ａ〜
１８ａ，１９ａ〜１９ｄ，２０ａ〜２０ｄをそれぞれ接
続したので、スイッチ入力端子１，３の電位を抵抗１７
ａ〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜１９ｄ，２０ａ
〜２０ａで固定することができ、スイッチ入力端子１，
３に振幅の大きな信号が入力され、電子トラップの影響
で空乏層が広がったときにもスイッチ入力端子１，３の
ＤＣ電位を上昇させず、正常にオン・オフさせることが
できる。
【００８３】また、従来の大振幅用の電界効果トランジ
スタスイッチ回路に比べてチップサイズの小型化を実現
することができる。その理由は、従来の大振幅用の電界
効果トランジスタスイッチ回路では、電界効果トランジ
スタの段数を増やす、あるいはゲートとスイッチ入力端
子間に大きな面積を必要とする容量を接続するという方
法であったが、本発明では小さな面積で構成できる抵抗
を接続することで、大振幅に対応したためである。
スタスイッチ回路に比べてチップサイズの小型化を実現
することができる。その理由は、従来の大振幅用の電界
効果トランジスタスイッチ回路では、電界効果トランジ
スタの段数を増やす、あるいはゲートとスイッチ入力端
子間に大きな面積を必要とする容量を接続するという方
法であったが、本発明では小さな面積で構成できる抵抗
を接続することで、大振幅に対応したためである。
【００８４】上記のように、電界効果トランジスタの直
列段数を増やさずに（同じ段数で）より大きい振幅の入
力信号に対しても正常にオン・オフさせることが可能と
なる。抵抗は電界効果トランジスタや静電容量に比べて
回路チップ上での占有面積が小さくて済み、全体として
の小型化を実現できる。
列段数を増やさずに（同じ段数で）より大きい振幅の入
力信号に対しても正常にオン・オフさせることが可能と
なる。抵抗は電界効果トランジスタや静電容量に比べて
回路チップ上での占有面積が小さくて済み、全体として
の小型化を実現できる。
【００８５】ここで、電界効果トランジスタの段数を増
やす、あるいはゲートとスイッチ入力端子間に大きな面
積を必要とする容量を接続することによって、大振幅に
対応できる理由について説明する。
やす、あるいはゲートとスイッチ入力端子間に大きな面
積を必要とする容量を接続することによって、大振幅に
対応できる理由について説明する。
【００８６】オフになっている複数の電界効果トランジ
スタの直列回路は、ドレイン・ゲート間容量と、ソース
・ゲート間容量の直列接続回路となっているが、電界効
果トランジスタの直列接続段数をｎ段（ｎは任意の整
数）とすると、２ｎ個の容量が直列接続されていること
になる。入力信号の振幅は、この２ｎ個の容量で分圧さ
れる。分圧された電圧と電界効果トランジスタのしきい
値Ｖｔｈとの関係で、段数が少ない場合には、電界効果
トランジスタがオフにならずにオン状態を維持すること
になる。
スタの直列回路は、ドレイン・ゲート間容量と、ソース
・ゲート間容量の直列接続回路となっているが、電界効
果トランジスタの直列接続段数をｎ段（ｎは任意の整
数）とすると、２ｎ個の容量が直列接続されていること
になる。入力信号の振幅は、この２ｎ個の容量で分圧さ
れる。分圧された電圧と電界効果トランジスタのしきい
値Ｖｔｈとの関係で、段数が少ない場合には、電界効果
トランジスタがオフにならずにオン状態を維持すること
になる。
【００８７】つまり、振幅が大きい場合には、段数を増
やす必要がある。通常３０ｄＢｍ程度では、電界効果ト
ランジスタを４段程度にしている。しかし、ＧＳＭ方式
などでは、３５ｄＢｍまで対応しなければならない。こ
の際にも、本発明のように、抵抗を電界効果トランジス
タのゲートとソースまたはドレインの間に接続すること
で、電界効果トランジスタの段数をそれ以上段数を増や
さなくてもよくなる。
やす必要がある。通常３０ｄＢｍ程度では、電界効果ト
ランジスタを４段程度にしている。しかし、ＧＳＭ方式
などでは、３５ｄＢｍまで対応しなければならない。こ
の際にも、本発明のように、抵抗を電界効果トランジス
タのゲートとソースまたはドレインの間に接続すること
で、電界効果トランジスタの段数をそれ以上段数を増や
さなくてもよくなる。
【００８８】容量を付加するのは、空乏層の増大によっ
て不足した分を補うということであり、このようにする
ことにより分圧の比が正常なものと同じになる。
て不足した分を補うということであり、このようにする
ことにより分圧の比が正常なものと同じになる。
【００８９】（第２の実施の形態）図２に第２の実施の
形態の電界効果トランジスタスイッチ回路の回路図を示
す。第１の実施の形態と異なる点は、ＤＰＤＴスイッチ
を構成する電界効果トランジスタ５〜８が各１つである
ことである。つまり、この図によれば、電界効果トラン
ジスタ５，電界効果トランジスタ６，電界効果トランジ
スタ７および電界効果トランジスタ８でＤＰＤＴスイッ
チを構成しており、各電界効果トランジスタ５，６，
７，８のゲートとソース（スイッチ入力端子）との間に
抵抗１７，１８，１９，２０をそれぞれ接続している。
なお、９〜１２はそれぞれ電界効果トランジスタ５〜８
のゲートに接続された抵抗である。
形態の電界効果トランジスタスイッチ回路の回路図を示
す。第１の実施の形態と異なる点は、ＤＰＤＴスイッチ
を構成する電界効果トランジスタ５〜８が各１つである
ことである。つまり、この図によれば、電界効果トラン
ジスタ５，電界効果トランジスタ６，電界効果トランジ
スタ７および電界効果トランジスタ８でＤＰＤＴスイッ
チを構成しており、各電界効果トランジスタ５，６，
７，８のゲートとソース（スイッチ入力端子）との間に
抵抗１７，１８，１９，２０をそれぞれ接続している。
なお、９〜１２はそれぞれ電界効果トランジスタ５〜８
のゲートに接続された抵抗である。
【００９０】この場合にも、第１の実施の形態と同様
に、同じ直列トランジスタ数について比較すれば、抵抗
１７，１８，１９，２０を設けたことにより、振幅の大
きな信号が入力されてもスイッチ入力端子のＤＣ電位は
上昇せず、正常なオン・オフ機能が実現される。また、
従来の大振幅用の電界効果トランジスタスイッチ回路に
比べてチップサイズの小型化を実現することができる。
に、同じ直列トランジスタ数について比較すれば、抵抗
１７，１８，１９，２０を設けたことにより、振幅の大
きな信号が入力されてもスイッチ入力端子のＤＣ電位は
上昇せず、正常なオン・オフ機能が実現される。また、
従来の大振幅用の電界効果トランジスタスイッチ回路に
比べてチップサイズの小型化を実現することができる。
【００９１】ここで、電界効果トランジスタの直列段数
と抵抗付加との関係について説明する。基本的に、電界
効果トランジスタの段数で入力信号の最大値が決まる
が、同じ段数の場合、電界効果トランジスタのゲートと
ソースの間に抵抗を付加した方が、より大きな入力信号
に対応できる。入力信号に対して支配的なのは、電界効
果トランジスタの直列段数で、同じ直列段数であれば、
抵抗を付加することにより、大きな入力に対応できると
いうことである。
と抵抗付加との関係について説明する。基本的に、電界
効果トランジスタの段数で入力信号の最大値が決まる
が、同じ段数の場合、電界効果トランジスタのゲートと
ソースの間に抵抗を付加した方が、より大きな入力信号
に対応できる。入力信号に対して支配的なのは、電界効
果トランジスタの直列段数で、同じ直列段数であれば、
抵抗を付加することにより、大きな入力に対応できると
いうことである。
【００９２】なお、上記の実施の形態では、２個のスイ
ッチ入力端子、２個のスイッチ入力端子、４個の電界効
果トランジスタよりなる電界効果トランジスタスイッチ
回路について説明したが、この回路の半分、つまり２個
のスイッチ入力端子、１個のスイッチ出力端子、２個の
電界効果トランジスタよりなる電界効果トランジスタス
イッチ回路、あるいは１個のスイッチ入力端子、２個の
スイッチ出力端子、２個の電界効果トランジスタよりな
る電界効果トランジスタスイッチ回路についても、本発
明を適用できる。さらに、１入力多出力（３以上）、多
入力（３以上）１出力の場合にも本発明を適用できる。
ッチ入力端子、２個のスイッチ入力端子、４個の電界効
果トランジスタよりなる電界効果トランジスタスイッチ
回路について説明したが、この回路の半分、つまり２個
のスイッチ入力端子、１個のスイッチ出力端子、２個の
電界効果トランジスタよりなる電界効果トランジスタス
イッチ回路、あるいは１個のスイッチ入力端子、２個の
スイッチ出力端子、２個の電界効果トランジスタよりな
る電界効果トランジスタスイッチ回路についても、本発
明を適用できる。さらに、１入力多出力（３以上）、多
入力（３以上）１出力の場合にも本発明を適用できる。
【００９３】（第３の実施の形態）図３に第３の実施の
形態の電界効果トランジスタスイッチ回路の回路図を示
す。第１の実施の形態と異なる点は、スイッチ入力端子
１とスイッチ出力端子２を持つＳＰＳＴ（Single Pole
Single Throw）構成であることである。つまり、この図
によれば、スイッチ入力端子１とスイッチ出力端子２と
の間に電界効果トランジスタ５ａ〜５ｄの直列回路が接
続され、ＳＰＳＴスイッチを構成している。またスイッ
チ入力端子１と接地との間に電界効果トランジスタ８ａ
〜８ｄの直列回路を接続し、スイッチ入力端子１とスイ
ッチ出力端子２との間が開放状態のときには、これらの
電界効果トランジスタ８ａ〜８ｄをオンにし、アイソレ
ーション特性を向上させている。これらの各電界効果ト
ランジスタ５ａ〜５ｄ，８ａ〜８ｄのスイッチ入力端子
側をソースとすると、ゲートとソースとの間に抵抗１７
ａ〜１７ｄ，２０ａ〜２０ｄが接続されている。
形態の電界効果トランジスタスイッチ回路の回路図を示
す。第１の実施の形態と異なる点は、スイッチ入力端子
１とスイッチ出力端子２を持つＳＰＳＴ（Single Pole
Single Throw）構成であることである。つまり、この図
によれば、スイッチ入力端子１とスイッチ出力端子２と
の間に電界効果トランジスタ５ａ〜５ｄの直列回路が接
続され、ＳＰＳＴスイッチを構成している。またスイッ
チ入力端子１と接地との間に電界効果トランジスタ８ａ
〜８ｄの直列回路を接続し、スイッチ入力端子１とスイ
ッチ出力端子２との間が開放状態のときには、これらの
電界効果トランジスタ８ａ〜８ｄをオンにし、アイソレ
ーション特性を向上させている。これらの各電界効果ト
ランジスタ５ａ〜５ｄ，８ａ〜８ｄのスイッチ入力端子
側をソースとすると、ゲートとソースとの間に抵抗１７
ａ〜１７ｄ，２０ａ〜２０ｄが接続されている。
【００９４】この実施の形態によれば、電界効果トラン
ジスタ５ａ〜５ｄ，８ａ〜８ｄのゲート・ソース間に抵
抗１７ａ〜１７ｄ，２０ａ〜２０ｄをそれぞれ接続した
ので、スイッチ入力端子１の電位を抵抗１７ａ〜１７
ｄ，２０ａ〜２０ａで固定することができ、スイッチ入
力端子１に振幅の大きな信号が入力され、電子トラップ
の影響で空乏層が広がったときにもスイッチ入力端子１
のＤＣ電位を上昇させず、正常にオン・オフさせること
ができる。また、従来の大振幅用の電界効果トランジス
タスイッチ回路に比べてチップサイズの小型化を実現す
ることができる。
ジスタ５ａ〜５ｄ，８ａ〜８ｄのゲート・ソース間に抵
抗１７ａ〜１７ｄ，２０ａ〜２０ｄをそれぞれ接続した
ので、スイッチ入力端子１の電位を抵抗１７ａ〜１７
ｄ，２０ａ〜２０ａで固定することができ、スイッチ入
力端子１に振幅の大きな信号が入力され、電子トラップ
の影響で空乏層が広がったときにもスイッチ入力端子１
のＤＣ電位を上昇させず、正常にオン・オフさせること
ができる。また、従来の大振幅用の電界効果トランジス
タスイッチ回路に比べてチップサイズの小型化を実現す
ることができる。
【００９５】上記の実施の形態では、符号１を付したス
イッチ端子を入力端子と、符号２を付したスイッチ端子
を出力端子としたが、入出力の関係が逆になっていても
よい。また、電界効果トランジスタのソース・ドレイン
の関係についても、第１の実施の形態と同様である。
イッチ端子を入力端子と、符号２を付したスイッチ端子
を出力端子としたが、入出力の関係が逆になっていても
よい。また、電界効果トランジスタのソース・ドレイン
の関係についても、第１の実施の形態と同様である。
【００９６】（第４の実施の形態）図４に第４の実施の
形態の回路図を示す。第３の実施の形態と異なる点は、
スイッチ入力端子１とスイッチ出力端子２の間の電界効
果トランジスタ５と、第１のスイッチ入力端子１と接地
との間の電界効果トランジスタ５が各１つであることで
ある。つまり、この図によれば、スイッチ入力端子１と
スイッチ出力端子２との間に電界効果トランジスタ５が
接続され、スイッチ入力端子１と接地との間に電界効果
トランジスタ８が接続されている。また、各電界効果ト
ランジスタ５，８のゲートとソース（スイッチ入力端子
１）との間には抵抗１７，２０がそれぞれ接続されてい
る。この場合にも、第２の実施の形態と同様に振幅の大
きな信号が入力されてもスイッチ入力端子のＤＣ電位は
上昇せず、正常なオン・オフ機能が実現される。また、
従来の大振幅用の電界効果トランジスタスイッチ回路に
比べてチップサイズの小型化を実現することができる。
形態の回路図を示す。第３の実施の形態と異なる点は、
スイッチ入力端子１とスイッチ出力端子２の間の電界効
果トランジスタ５と、第１のスイッチ入力端子１と接地
との間の電界効果トランジスタ５が各１つであることで
ある。つまり、この図によれば、スイッチ入力端子１と
スイッチ出力端子２との間に電界効果トランジスタ５が
接続され、スイッチ入力端子１と接地との間に電界効果
トランジスタ８が接続されている。また、各電界効果ト
ランジスタ５，８のゲートとソース（スイッチ入力端子
１）との間には抵抗１７，２０がそれぞれ接続されてい
る。この場合にも、第２の実施の形態と同様に振幅の大
きな信号が入力されてもスイッチ入力端子のＤＣ電位は
上昇せず、正常なオン・オフ機能が実現される。また、
従来の大振幅用の電界効果トランジスタスイッチ回路に
比べてチップサイズの小型化を実現することができる。
【００９７】なお、上記の実施の形態では、各電界効果
トランジスタのゲートとソースの間に抵抗を接続するも
のを実施の形態として説明したが、抵抗と並列的に電界
効果トランジスタの遮断時における電界効果トランジス
タのゲートとソースの間の各々の等価容量の不平衡を補
正する補正用静電容量を、電界効果トランジスタのゲー
トとソースとの間に設けてもよく、また抵抗に代えて補
正用静電容量を設けてもよい。この場合、補正用静電容
量は、電界効果トランジスタのオン時の空乏層容量より
小さくオフ時の空乏層容量もよりも大きく設定すること
が要求される。
トランジスタのゲートとソースの間に抵抗を接続するも
のを実施の形態として説明したが、抵抗と並列的に電界
効果トランジスタの遮断時における電界効果トランジス
タのゲートとソースの間の各々の等価容量の不平衡を補
正する補正用静電容量を、電界効果トランジスタのゲー
トとソースとの間に設けてもよく、また抵抗に代えて補
正用静電容量を設けてもよい。この場合、補正用静電容
量は、電界効果トランジスタのオン時の空乏層容量より
小さくオフ時の空乏層容量もよりも大きく設定すること
が要求される。
【００９８】ここで、補正用静電容量を付加する作用に
ついて説明する。抵抗を付加すると、面積が小さくて済
むが、電子トラップにより空乏層が広がると、容量が小
さくなる。これを補うために、電界効果トランジスタの
ゲート・ソース間に補正用静電容量を接続しても、大振
幅に対応できる。その理由は、補正用静電容量を入れる
ことで、容量の不平衡が解消し、分圧比が正常に戻るた
めである。しかし、補正用静電容量の値が小さすぎると
効果がなく、大きすぎると、その部分のインピーダンス
が下がり、オフ側の方へ信号がもれてしまう。そのため
に、上記したような電界効果トランジスタのオン時の空
乏層容量より小さくオフ時の空乏層容量もよりも大きく
設定するという容量値の制限が要求される。例えば、電
界効果トランジスタのゲート・ソース間容量がＣから
（１／２）Ｃに減少したとすると、補正用静電容量とし
て（１／２）Ｃの値のものを接続すれば、正常なものと
同じになる。したがって、振幅の大きな信号が入力され
てもスイッチ入力端子のＤＣ電位は上昇せず、正常なオ
ン・オフ機能が実現される。
ついて説明する。抵抗を付加すると、面積が小さくて済
むが、電子トラップにより空乏層が広がると、容量が小
さくなる。これを補うために、電界効果トランジスタの
ゲート・ソース間に補正用静電容量を接続しても、大振
幅に対応できる。その理由は、補正用静電容量を入れる
ことで、容量の不平衡が解消し、分圧比が正常に戻るた
めである。しかし、補正用静電容量の値が小さすぎると
効果がなく、大きすぎると、その部分のインピーダンス
が下がり、オフ側の方へ信号がもれてしまう。そのため
に、上記したような電界効果トランジスタのオン時の空
乏層容量より小さくオフ時の空乏層容量もよりも大きく
設定するという容量値の制限が要求される。例えば、電
界効果トランジスタのゲート・ソース間容量がＣから
（１／２）Ｃに減少したとすると、補正用静電容量とし
て（１／２）Ｃの値のものを接続すれば、正常なものと
同じになる。したがって、振幅の大きな信号が入力され
てもスイッチ入力端子のＤＣ電位は上昇せず、正常なオ
ン・オフ機能が実現される。
【００９９】
【発明の効果】本発明の請求項１記載の電界効果トラン
ジスタスイッチ回路によれば、第１および第２の電界効
果トランジスタの制御電極と一対の主電極のいずれか一
方との間に第１および第２の抵抗を接続したことによ
り、第１、第２および第３のスイッチ端子の電位を第１
および第２の抵抗で固定することができ、第１、第２お
よび第３のスイッチ端子のいずれかに振幅の大きな信号
が入力され、電子トラップの影響で第１および第２の電
界効果トランジスタのいずれかの空乏層が広がったとき
にも第１，第２および第３のスイッチ端子のＤＣ電位を
上昇させず、正常にオン・オフさせることができる。
ジスタスイッチ回路によれば、第１および第２の電界効
果トランジスタの制御電極と一対の主電極のいずれか一
方との間に第１および第２の抵抗を接続したことによ
り、第１、第２および第３のスイッチ端子の電位を第１
および第２の抵抗で固定することができ、第１、第２お
よび第３のスイッチ端子のいずれかに振幅の大きな信号
が入力され、電子トラップの影響で第１および第２の電
界効果トランジスタのいずれかの空乏層が広がったとき
にも第１，第２および第３のスイッチ端子のＤＣ電位を
上昇させず、正常にオン・オフさせることができる。
【０１００】したがって、電界効果トランジスタの直列
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
【０１０１】従来の大振幅用の電界効果トランジスタス
イッチ回路に比べてチップサイズの小型化を実現できる
のは、従来の大振幅用の電界効果トランジスタスイッチ
回路では、電界効果トランジスタの段数を増やす、ある
いはゲートとスイッチ入力端子間に大きな面積を必要と
する容量を接続するという方法であったが、本発明では
小さな面積で構成できる抵抗を接続することで、大振幅
に対応したためである。
イッチ回路に比べてチップサイズの小型化を実現できる
のは、従来の大振幅用の電界効果トランジスタスイッチ
回路では、電界効果トランジスタの段数を増やす、ある
いはゲートとスイッチ入力端子間に大きな面積を必要と
する容量を接続するという方法であったが、本発明では
小さな面積で構成できる抵抗を接続することで、大振幅
に対応したためである。
【０１０２】本発明の請求項２記載の電界効果トランジ
スタスイッチ回路によれば、第１および第２の電界効果
トランジスタがそれぞれ複数個の電界効果トランジスタ
の直列回路からなるので、より大きい振幅の入力信号に
対しても正常にオン・オフさせることが可能となる。
スタスイッチ回路によれば、第１および第２の電界効果
トランジスタがそれぞれ複数個の電界効果トランジスタ
の直列回路からなるので、より大きい振幅の入力信号に
対しても正常にオン・オフさせることが可能となる。
【０１０３】本発明の請求項３記載の電界効果トランジ
スタスイッチ回路によれば、第１および第２の電界効果
トランジスタの制御電極と一対の主電極のいずれか一方
との間に第１および第２の抵抗を接続したことにより、
第１および第２のスイッチ端子の電位を第１および第２
の抵抗で固定することができ、第１および第２のスイッ
チ端子のいずれかに振幅の大きな信号が入力され、電子
トラップの影響で第１および第２の電界効果トランジス
タのいずれかの空乏層が広がったときにも第１および第
２のスイッチ端子のＤＣ電位を上昇させず、正常にオン
・オフさせることができる。
スタスイッチ回路によれば、第１および第２の電界効果
トランジスタの制御電極と一対の主電極のいずれか一方
との間に第１および第２の抵抗を接続したことにより、
第１および第２のスイッチ端子の電位を第１および第２
の抵抗で固定することができ、第１および第２のスイッ
チ端子のいずれかに振幅の大きな信号が入力され、電子
トラップの影響で第１および第２の電界効果トランジス
タのいずれかの空乏層が広がったときにも第１および第
２のスイッチ端子のＤＣ電位を上昇させず、正常にオン
・オフさせることができる。
【０１０４】したがって、電界効果トランジスタの直列
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
【０１０５】本発明の請求項４記載の電界効果トランジ
スタスイッチ回路によれば、第１および第２の電界効果
トランジスタがそれぞれ複数個の電界効果トランジスタ
の直列回路からなるので、より大きい振幅の入力信号に
対しても正常にオン・オフさせることが可能となる。
スタスイッチ回路によれば、第１および第２の電界効果
トランジスタがそれぞれ複数個の電界効果トランジスタ
の直列回路からなるので、より大きい振幅の入力信号に
対しても正常にオン・オフさせることが可能となる。
【０１０６】本発明の請求項５記載の電界効果トランジ
スタスイッチ回路によれば、第１，第２，第３および第
４の電界効果トランジスタの制御電極と一対の主電極の
いずれか一方との間に第１，第２，第３および第４の抵
抗を接続したことにより、第１，第２，第３および第４
のスイッチ端子の電位を第１，第２，第３および第４の
抵抗で固定することができ、第１，第２，第３および第
４のスイッチ端子のいずれかに振幅の大きな信号が入力
され、電子トラップの影響で第１、第２、第３および第
４の電界効果トランジスタのいずれかの空乏層が広がっ
たときにも第１，第２，第３および第４のスイッチ端子
のＤＣ電位を上昇させず、正常にオン・オフさせること
ができる。
スタスイッチ回路によれば、第１，第２，第３および第
４の電界効果トランジスタの制御電極と一対の主電極の
いずれか一方との間に第１，第２，第３および第４の抵
抗を接続したことにより、第１，第２，第３および第４
のスイッチ端子の電位を第１，第２，第３および第４の
抵抗で固定することができ、第１，第２，第３および第
４のスイッチ端子のいずれかに振幅の大きな信号が入力
され、電子トラップの影響で第１、第２、第３および第
４の電界効果トランジスタのいずれかの空乏層が広がっ
たときにも第１，第２，第３および第４のスイッチ端子
のＤＣ電位を上昇させず、正常にオン・オフさせること
ができる。
【０１０７】したがって、電界効果トランジスタの直列
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
段数を増やさずに（同じ段数で）より大きい振幅の入力
信号に対しても正常にオン・オフさせることが可能とな
る。抵抗は電界効果トランジスタや静電容量に比べて回
路チップ上での占有面積が小さくて済み、全体としての
小型化を実現できる。
【０１０８】本発明の請求項６記載の電界効果トランジ
スタスイッチ回路によれば、第１，第２，第３および第
４の電界効果トランジスタがそれぞれ複数個の電界効果
トランジスタの直列回路からなるので、より大きい振幅
の入力信号に対しても正常にオン・オフさせることが可
能となる。
スタスイッチ回路によれば、第１，第２，第３および第
４の電界効果トランジスタがそれぞれ複数個の電界効果
トランジスタの直列回路からなるので、より大きい振幅
の入力信号に対しても正常にオン・オフさせることが可
能となる。
【０１０９】本発明の請求項７記載の電界効果トランジ
スタスイッチ回路によれば、電界効果トランジスタの遮
断時における電界効果トランジスタの制御電極と一対の
主電極の間の各々の等価容量の不平衡を補正することが
でき、電界効果トランジスタの空乏層が広がったときに
もスイッチ端子のＤＣ電位を上昇させず、正常にオン・
オフさせることができる。
スタスイッチ回路によれば、電界効果トランジスタの遮
断時における電界効果トランジスタの制御電極と一対の
主電極の間の各々の等価容量の不平衡を補正することが
でき、電界効果トランジスタの空乏層が広がったときに
もスイッチ端子のＤＣ電位を上昇させず、正常にオン・
オフさせることができる。
【０１１０】本発明の請求項８記載の電界効果トランジ
スタスイッチ回路によれば、オフ側への信号の漏れを抑
えつつ正常にオン・オフさせることができる。
スタスイッチ回路によれば、オフ側への信号の漏れを抑
えつつ正常にオン・オフさせることができる。
【０１１１】本発明の請求項９記載の電界効果トランジ
スタスイッチ回路によれば、電界効果トランジスタの遮
断時における電界効果トランジスタの制御電極と一対の
主電極の間の各々の等価容量の不平衡を補正することが
でき、電界効果トランジスタの空乏層が広がったときに
もスイッチ端子のＤＣ電位を上昇させず、正常にオン・
オフさせることができる。
スタスイッチ回路によれば、電界効果トランジスタの遮
断時における電界効果トランジスタの制御電極と一対の
主電極の間の各々の等価容量の不平衡を補正することが
でき、電界効果トランジスタの空乏層が広がったときに
もスイッチ端子のＤＣ電位を上昇させず、正常にオン・
オフさせることができる。
【０１１２】本発明の請求項１０記載の電界効果トラン
ジスタスイッチ回路によれば、第１および第２の電界効
果トランジスタがそれぞれ複数個の電界効果トランジス
タの直列回路からなるので、より大きい振幅の入力信号
に対しても正常にオン・オフさせることが可能となる。
ジスタスイッチ回路によれば、第１および第２の電界効
果トランジスタがそれぞれ複数個の電界効果トランジス
タの直列回路からなるので、より大きい振幅の入力信号
に対しても正常にオン・オフさせることが可能となる。
【０１１３】本発明の請求項１１記載の電界効果トラン
ジスタスイッチ回路によれば、電界効果トランジスタの
遮断時における電界効果トランジスタの制御電極と一対
の主電極の間の各々の等価容量の不平衡を補正すること
ができ、電界効果トランジスタの空乏層が広がったとき
にもスイッチ端子のＤＣ電位を上昇させず、正常にオン
・オフさせることができる。
ジスタスイッチ回路によれば、電界効果トランジスタの
遮断時における電界効果トランジスタの制御電極と一対
の主電極の間の各々の等価容量の不平衡を補正すること
ができ、電界効果トランジスタの空乏層が広がったとき
にもスイッチ端子のＤＣ電位を上昇させず、正常にオン
・オフさせることができる。
【０１１４】本発明の請求項１２記載の電界効果トラン
ジスタスイッチ回路によれば、第１および第２の電界効
果トランジスタがそれぞれ複数個の電界効果トランジス
タの直列回路からなるので、より大きい振幅の入力信号
に対しても正常にオン・オフさせることが可能となる。
ジスタスイッチ回路によれば、第１および第２の電界効
果トランジスタがそれぞれ複数個の電界効果トランジス
タの直列回路からなるので、より大きい振幅の入力信号
に対しても正常にオン・オフさせることが可能となる。
【０１１５】本発明の請求項１３記載の電界効果トラン
ジスタスイッチ回路によれば、電界効果トランジスタの
遮断時における電界効果トランジスタの制御電極と一対
の主電極の間の各々の等価容量の不平衡を補正すること
ができ、電界効果トランジスタの空乏層が広がったとき
にもスイッチ端子のＤＣ電位を上昇させず、正常にオン
・オフさせることができる。
ジスタスイッチ回路によれば、電界効果トランジスタの
遮断時における電界効果トランジスタの制御電極と一対
の主電極の間の各々の等価容量の不平衡を補正すること
ができ、電界効果トランジスタの空乏層が広がったとき
にもスイッチ端子のＤＣ電位を上昇させず、正常にオン
・オフさせることができる。
【０１１６】本発明の請求項１４記載の電界効果トラン
ジスタスイッチ回路によれば、第１，第２，第３および
第４の電界効果トランジスタがそれぞれ複数個の電界効
果トランジスタの直列回路からなるので、より大きい振
幅の入力信号に対しても正常にオン・オフさせることが
可能となる。
ジスタスイッチ回路によれば、第１，第２，第３および
第４の電界効果トランジスタがそれぞれ複数個の電界効
果トランジスタの直列回路からなるので、より大きい振
幅の入力信号に対しても正常にオン・オフさせることが
可能となる。
【０１１７】本発明の請求項１５記載の電界効果トラン
ジスタスイッチ回路によれば、オフ側への信号の漏れを
抑えつつ正常にオン・オフさせることができる。
ジスタスイッチ回路によれば、オフ側への信号の漏れを
抑えつつ正常にオン・オフさせることができる。
【図１】本発明の第１の実施の形態の電界効果トランジ
スタスイッチ回路の構成を示す等価回路図である。
スタスイッチ回路の構成を示す等価回路図である。
【図２】本発明の第２の実施の形態の電界効果トランジ
スタスイッチ回路の構成を示す等価回路図である。
スタスイッチ回路の構成を示す等価回路図である。
【図３】本発明の第３の実施の形態の電界効果トランジ
スタスイッチ回路の構成を示す等価回路図である。
スタスイッチ回路の構成を示す等価回路図である。
【図４】本発明の第４の実施の形態の電界効果トランジ
スタスイッチ回路の構成を示す等価回路図である。
スタスイッチ回路の構成を示す等価回路図である。
【図５】従来の電界効果トランジスタスイッチ回路の構
成を示す等価回路図である。
成を示す等価回路図である。
【図６】従来の電界効果トランジスタスイッチ回路の動
作を説明するための等価回路図である。
作を説明するための等価回路図である。
【図７】従来の電界効果トランジスタスイッチ回路の動
作を説明するための各部の電圧波形図である。
作を説明するための各部の電圧波形図である。
【図８】ｔ＝ｔ１，ｔ２における電界効果トランジスタ
５ａのバイアス条件を説明する模式図である。
５ａのバイアス条件を説明する模式図である。
【図９】（ａ）〜（ｃ）は電界効果トランジスタのオン
・オフ動作を説明するための模式図である。
・オフ動作を説明するための模式図である。
【図１０】従来の電界効果トランジスタスイッチ回路の
動作を説明するための等価回路図である。
動作を説明するための等価回路図である。
【図１１】従来の電界効果トランジスタスイッチ回路の
動作を説明するための各部の電圧波形図である。
動作を説明するための各部の電圧波形図である。
【図１２】ｔ＝ｔ１，ｔ２における電界効果トランジス
タ５ａのバイアス条件を説明する模式図である。
タ５ａのバイアス条件を説明する模式図である。
【図１３】電界効果トランジスタのゲート、ソースおよ
びドレインの電圧を示す波形図である。
びドレインの電圧を示す波形図である。
１，３ スイッチ入力端子
２，４ スイッチ出力端子
５ａ，５ｂ，５ｃ，５ｄ，６ａ，６ｂ，６ｃ，６ｄ
電界効果トランジスタ ７ａ，７ｂ，７ｃ，７ｄ，８ａ，８ｂ，８ｃ，８ｄ
電界効果トランジスタ ９ａ，９ｂ，９ｃ，９ｄ，１０ａ，１０ｂ，１０ｃ，１
０ｄ 抵抗 １１ａ，１１ｂ，１１ｃ，１１ｄ，１２ａ，１２ｂ，１
２ｃ，１２ｄ 抵抗 １７ａ，１７ｂ，１７ｃ，１７ｄ，１８ａ，１８ｂ，１
８ｃ，１８ｄ 抵抗 １９ａ，１９ｂ，１９ｃ，１９ｄ，２０ａ，２０ｂ，２
０ｃ，２０ｄ 抵抗 １３，１４，１５，１６ 容量 ２１，２２ コントロール端子 Ｓ５ａ 電界効果トランジスタ５ａのソース端子 Ｇ５ａ 電界効果トランジスタ５ａのゲート端子 Ｄ５ａ 電界効果トランジスタ５ａのドレイン端子 Ｓ８ｄ 電界効果トランジスタ８ｄのソース端子 Ｇ８ｄ 電界効果トランジスタ８ｄのゲート端子 Ｄ８ｄ 電界効果トランジスタ８ｄのドレイン端子 Ｓ６ｄ 電界効果トランジスタ６ｄのソース端子 Ｇ６ｄ 電界効果トランジスタ６ｄのゲート端子 Ｄ６ｄ 電界効果トランジスタ６ｄのドレイン端子 Ｓ７ａ 電界効果トランジスタ７ａのソース端子 Ｇ７ａ 電界効果トランジスタ７ａのゲート端子 Ｄ７ａ 電界効果トランジスタ７ａのドレイン端子
電界効果トランジスタ ７ａ，７ｂ，７ｃ，７ｄ，８ａ，８ｂ，８ｃ，８ｄ
電界効果トランジスタ ９ａ，９ｂ，９ｃ，９ｄ，１０ａ，１０ｂ，１０ｃ，１
０ｄ 抵抗 １１ａ，１１ｂ，１１ｃ，１１ｄ，１２ａ，１２ｂ，１
２ｃ，１２ｄ 抵抗 １７ａ，１７ｂ，１７ｃ，１７ｄ，１８ａ，１８ｂ，１
８ｃ，１８ｄ 抵抗 １９ａ，１９ｂ，１９ｃ，１９ｄ，２０ａ，２０ｂ，２
０ｃ，２０ｄ 抵抗 １３，１４，１５，１６ 容量 ２１，２２ コントロール端子 Ｓ５ａ 電界効果トランジスタ５ａのソース端子 Ｇ５ａ 電界効果トランジスタ５ａのゲート端子 Ｄ５ａ 電界効果トランジスタ５ａのドレイン端子 Ｓ８ｄ 電界効果トランジスタ８ｄのソース端子 Ｇ８ｄ 電界効果トランジスタ８ｄのゲート端子 Ｄ８ｄ 電界効果トランジスタ８ｄのドレイン端子 Ｓ６ｄ 電界効果トランジスタ６ｄのソース端子 Ｇ６ｄ 電界効果トランジスタ６ｄのゲート端子 Ｄ６ｄ 電界効果トランジスタ６ｄのドレイン端子 Ｓ７ａ 電界効果トランジスタ７ａのソース端子 Ｇ７ａ 電界効果トランジスタ７ａのゲート端子 Ｄ７ａ 電界効果トランジスタ７ａのドレイン端子
フロントページの続き
(72)発明者 小松 正
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 多良 勝司
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5J055 AX05 AX06 BX06 CX03 CX07
DX12 DX44 DX83 EX07 EY01
EY10 EY21 EY29 FX12 FX27
FX32 GX01
Claims (15)
- 【請求項１】 第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、 前記第１のスイッチ端子と第３のスイッチ端子とに一対
の主電極がそれぞれ接続された第２の電界効果トランジ
スタと、 前記第１の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第１の抵抗と、 前記第２の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第２の抵抗とを
備えた電界効果トランジスタスイッチ回路。 - 【請求項２】 第１および第２の電界効果トランジスタ
は、それぞれ複数個の電界効果トランジスタの直列回路
からなる請求項１記載の電界効果トランジスタスイッチ
回路。 - 【請求項３】 第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、 前記第１のスイッチ端子と接地端子とに一対の主電極が
それぞれ接続された第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第１の抵抗と、 前記第２の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第２の抵抗とを
備えた電界効果トランジスタスイッチ回路。 - 【請求項４】 第１および第２の電界効果トランジスタ
は、それぞれ複数個の電界効果トランジスタの直列回路
からなる請求項３記載の電界効果トランジスタスイッチ
回路。 - 【請求項５】 第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、 前記第２のスイッチ端子と第３のスイッチ端子とに一対
の主電極がそれぞれ接続された第２の電界効果トランジ
スタと、 前記第３のスイッチ端子と第４のスイッチ端子とに一対
の主電極がそれぞれ接続された第３の電界効果トランジ
スタと、 前記第４のスイッチ端子と前記第１のスイッチ端子とに
一対の主電極がそれぞれ接続された第４の電界効果トラ
ンジスタと、 前記第１の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第１の抵抗と、 前記第２の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第２の抵抗と、 前記第３の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第３の抵抗と、 前記第４の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続された第４の抵抗とを
備えた電界効果トランジスタスイッチ回路。 - 【請求項６】 第１、第２、第３および第４の電界効果
トランジスタは、それぞれ複数個の電界効果トランジス
タの直列回路からなる請求項５記載の電界効果トランジ
スタスイッチ回路。 - 【請求項７】 電界効果トランジスタの遮断時における
前記電界効果トランジスタの制御電極と一対の主電極の
間の各々の等価容量の不平衡を補正する補正用静電容量
を、前記電界効果トランジスタの制御電極と一対の主電
極のいずれか一方との間に設けたことを特徴とする請求
項１，２，３，４，５または６記載の電界効果トランジ
スタスイッチ回路。 - 【請求項８】 補正用静電容量は電界効果トランジスタ
のオン時の空乏層容量より小さくオフ時の空乏層容量も
よりも大きいことを特徴とする請求項７記載の電界効果
トランジスタスイッチ回路。 - 【請求項９】 第１のスイッチ端子と第２のスイッチ端
子とに一対の主電極がそれぞれ接続された第１の電界効
果トランジスタと、 前記第１のスイッチ端子と第３のスイッチ端子とに一対
の主電極がそれぞれ接続された第２の電界効果トランジ
スタと、 前記第１の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第１の電界
効果トランジスタの遮断時における前記第１の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第１の補正用静電容量と、 前記第２の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第２の電界
効果トランジスタの遮断時における前記第２の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第２の補正用静電容量とを備
えた電界効果トランジスタスイッチ回路。 - 【請求項１０】 第１および第２の電界効果トランジス
タは、それぞれ複数個の電界効果トランジスタの直列回
路からなる請求項９記載の電界効果トランジスタスイッ
チ回路。 - 【請求項１１】 第１のスイッチ端子と第２のスイッチ
端子とに一対の主電極がそれぞれ接続された第１の電界
効果トランジスタと、 前記第１のスイッチ端子と接地端子とに一対の主電極が
それぞれ接続された第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第１の電界
効果トランジスタの遮断時における前記第１の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第１の補正用静電容量と、 前記第２の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第２の電界
効果トランジスタの遮断時における前記第２の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第２の補正用静電容量とを備
えた電界効果トランジスタスイッチ回路。 - 【請求項１２】 第１および第２の電界効果トランジス
タは、それぞれ複数個の電界効果トランジスタの直列回
路からなる請求項１１記載の電界効果トランジスタスイ
ッチ回路。 - 【請求項１３】 第１のスイッチ端子と第２のスイッチ
端子とに一対の主電極がそれぞれ接続された第１の電界
効果トランジスタと、 前記第２のスイッチ端子と第３のスイッチ端子とに一対
の主電極がそれぞれ接続された第２の電界効果トランジ
スタと、 前記第３のスイッチ端子と第４のスイッチ端子とに一対
の主電極がそれぞれ接続された第３の電界効果トランジ
スタと、 前記第４のスイッチ端子と前記第１のスイッチ端子とに
一対の主電極がそれぞれ接続された第４の電界効果トラ
ンジスタと、 前記第１の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第１の電界
効果トランジスタの遮断時における前記第１の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第１の補正用静電容量と、 前記第２の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第２の電界
効果トランジスタの遮断時における前記第２の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第２の補正用静電容量と、 前記第３の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第３の電界
効果トランジスタの遮断時における前記第３の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第３の補正用静電容量と、 前記第４の電界効果トランジスタの制御電極と一対の主
電極のいずれか一方との間に接続されて前記第４の電界
効果トランジスタの遮断時における前記第４の電界効果
トランジスタの制御電極と一対の主電極の間の各々の等
価容量の不平衡を補正する第４の補正用静電容量とを備
えた電界効果トランジスタスイッチ回路。 - 【請求項１４】 第１、第２、第３および第４の電界効
果トランジスタは、それぞれ複数個の電界効果トランジ
スタの直列回路からなる請求項１３記載の電界効果トラ
ンジスタスイッチ回路。 - 【請求項１５】 補正用静電容量は電界効果トランジス
タのオン時の空乏層容量より小さくオフ時の空乏層容量
もよりも大きいことを特徴とする請求項９，１０，１
１，１２，１３または１４記載の電界効果トランジスタ
スイッチ回路。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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