JP7364715B2 - 半導体装置 - Google Patents

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Description

本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである
。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ
、または、組成物（コンポジション・オブ・マター）に関するものである。特に、本明細
書等で開示する発明の一態様は、半導体装置、および半導体装置を有する電子機器に関す
るものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置（液晶表示装置、発光表示装置など）、照明装置、電気光学装置、
蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有する
場合がある。
近年、チャネルが形成される半導体層に酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）を用いたトランジスタ（以下、「ＯＳトランジスタ」ともいう。）が注
目されている。酸化物半導体はスパッタリング法などを用いて成膜できるため、例えば、
大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、ＯＳト
ランジスタは、チャネルが形成される半導体層に非晶質シリコンを用いたトランジスタの
生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリッ
トもある。
また、ＯＳトランジスタは、非導通状態において極めてリーク電流が少ないことが知られ
ている。例えば、ＯＳトランジスタの極めてリーク電流が少ないという特性を応用した低
消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
特開２０１２－２５７１８７号公報
しかしながら、ＯＳトランジスタではｐチャネル型トランジスタが実現しにくいことが知
られている。そのため、ＯＳトランジスタのみを用いて論理回路を構成するには、単極性
の論理回路（同じ導電型のトランジスタで構成された論理回路）を構成する必要がある。
また、ｐチャネル型トランジスタが実現できたとしても、同一基板上にｐチャネル型トラ
ンジスタとｎチャネル型トランジスタを作り分けると作製工程数が増加し、半導体装置の
作製コストの増大や、生産性の低下が生じる。そのため、同一基板上に作製する薄膜トラ
ンジスタは同じ導電型のトランジスタとすることが好ましい。ただし、同じ導電型のトラ
ンジスタで構成する単極性の論理回路では、出力電圧がトランジスタの閾値電圧（「Ｖｔ
ｈ」ともいう。）に相当する分低下するという問題がある。
本発明の一態様は、生産性の良い半導体装置などを提供することを課題の一とする。また
は、消費電力の少ない半導体装置などを提供することを課題の一とする。または、信頼性
の良好な半導体装置などを提供することを課題の一とする。または、本発明の一態様は、
出力電圧が低下しにくい単極性の論理回路を含む半導体装置などを提供することを課題の
一とする。または、新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
同じ導電型のトランジスタで構成された論理回路において、少なくとも３つのトランジス
タと、容量素子と、を用いて出力電圧の低下を防ぐ。また、トランジスタの半導体層に酸
化物半導体を用いることで、出力電圧が大きく高耐圧な論理回路を実現する。また、当該
論理回路を用いることで、出力電圧が大きく高耐圧な半導体装置を実現する。
本発明の一態様は、第１乃至第３トランジスタと、容量素子と、を有し、第１トランジス
タは第１ゲートおよび第２ゲートを有し、第１トランジスタのソースまたはドレインの一
方は第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は第
１トランジスタの第１ゲートと電気的に接続され、第１トランジスタの第２ゲートは第４
配線と電気的に接続され、第２トランジスタのソースまたはドレインの一方は第１トラン
ジスタのソースまたはドレインの他方と電気的に接続され、第２トランジスタのソースま
たはドレインの他方は第２配線と電気的に接続され、第３トランジスタのソースまたはド
レインの一方は第３配線と電気的に接続され、第３トランジスタのソースまたはドレイン
の他方は容量素子の一方の電極と電気的に接続され、第３トランジスタのゲートは第３配
線と電気的に接続され、容量素子の他方の電極は第１トランジスタのソースまたはドレイ
ンの他方と電気的に接続されていることを特徴とする半導体装置である。
または、本発明の一態様は、第１乃至第３トランジスタと、容量素子と、を有し、第１ト
ランジスタおよび第３トランジスタは、それぞれが第１ゲートおよび第２ゲートを有し、
第１トランジスタのソースまたはドレインの一方は第１配線と電気的に接続され、第１ト
ランジスタのソースまたはドレインの他方は第１トランジスタの第１ゲートと電気的に接
続され、第１トランジスタの第２ゲートは第４配線と電気的に接続され、第２トランジス
タのソースまたはドレインの一方は第１トランジスタのソースまたはドレインの他方と電
気的に接続され、第２トランジスタのソースまたはドレインの他方は第２配線と電気的に
接続され、第３トランジスタのソースまたはドレインの一方は第３配線と電気的に接続さ
れ、第３トランジスタのソースまたはドレインの他方は容量素子の一方の電極と電気的に
接続され、第３トランジスタの第１ゲートは第３配線と電気的に接続され、第３トランジ
スタの第２ゲートは第３トランジスタのソースまたはドレインの他方と電気的に接続され
、容量素子の他方の電極は第１トランジスタのソースまたはドレインの他方と電気的に接
続されていることを特徴とする半導体装置である。
または、本発明の一態様は、第１乃至第４トランジスタと、容量素子と、を有し、第１ト
ランジスタは第１ゲートおよび第２ゲートを有し、第１トランジスタのソースまたはドレ
インの一方は第１配線と電気的に接続され、第１トランジスタのソースまたはドレインの
他方は第１トランジスタの第１ゲートと電気的に接続され、第１トランジスタの第２ゲー
トは第２配線と電気的に接続され、第２トランジスタのソースまたはドレインの一方は第
１トランジスタのソースまたはドレインの他方と電気的に接続され、第２トランジスタの
ソースまたはドレインの他方は第３配線と電気的に接続され、第３トランジスタのソース
またはドレインの一方は第４配線と電気的に接続され、第３トランジスタのソースまたは
ドレインの他方は容量素子の一方の電極と電気的に接続され、第３トランジスタのゲート
は第４配線と電気的に接続され、容量素子の他方の電極は第１トランジスタのソースまた
はドレインの他方と電気的に接続され、第４トランジスタのソースまたはドレインの一方
は第３トランジスタのソースまたはドレインの他方と電気的に接続され、第４トランジス
タのソースまたはドレインの他方は第２配線と電気的に接続され、第４トランジスタのゲ
ートは第２トランジスタのゲートと電気的に接続されていることを特徴とする半導体装置
である。
第１トランジスタが有する第１ゲートまたは第２ゲートのうち、一方はゲートとして機能
でき、他方はバックゲートとして機能できる。第３トランジスタが有する第１ゲートまた
は第２ゲートのうち、一方はゲートとして機能でき、他方はバックゲートとして機能でき
る。
また、少なくとも、第１トランジスタまたは第２トランジスタの一方は、チャネルが形成
される半導体層に酸化物半導体を含むトランジスタであることが好ましい。
生産性の良い半導体装置などを提供することができる。または、消費電力の少ない半導体
装置などを提供することができる。または、信頼性の良好な半導体装置などを提供するこ
とができる。または、出力電圧が低下しにくい単極性の論理回路を含む半導体装置などを
提供することができる。または、新規な半導体装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
半導体装置を説明する回路図。 半導体装置を説明する回路図。 半導体装置の動作を説明するタイミングチャート。 半導体装置の動作を説明する回路図。 半導体装置の動作を説明する回路図。 半導体装置の動作を説明する回路図。 半導体装置を説明する回路図。 半導体装置の動作を説明するタイミングチャート。 半導体装置の動作を説明する回路図。 半導体装置の動作を説明する回路図。 半導体装置の動作を説明する回路図。 半導体装置を説明する回路図。 半導体装置の動作を説明するタイミングチャート。 半導体装置の動作を説明する回路図。 半導体装置の動作を説明する回路図。 半導体装置の動作を説明する回路図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 トランジスタの一例を説明する図。 エネルギーバンド構造を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 駆動回路の構成例を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 表示モジュールの一例を説明する図。 半導体装置の一例を説明するブロック図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 半導体装置の動作を検証するための回路モデル。 半導体装置の動作の検証結果を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易と
するため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示す
る発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。
また、図面において、発明の理解を容易とするため、一部の構成要素の記載を省略する場
合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために
付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。
また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避
けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等にお
いて序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付さ
れる場合がある。また、本明細書等において序数詞が付されている用語であっても、特許
請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直
下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極
Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶
縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回
路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わる
ため、いずれがソースまたはドレインであるかを限定することが困難である。このため、
本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるも
のとする。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物
理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域（「チャネル形成領域」ともいう。）における
、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極
）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で
同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定ま
らない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域
における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示される
チャネル幅（「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、
ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅
よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電
極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネ
ル幅が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。
例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という
仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチ
ャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕ
ｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書
では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネ
ル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実
効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル
幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析するこ
となどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント
型（ノーマリーオフ型）の電界効果トランジスタとする。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半
導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が高くなることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の
遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、
シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素など
の不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである
場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素
、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置
されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂
直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい
」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除
き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場
合は、特段の説明がない限り、フォトリソグラフィ工程で形成したレジストマスクは、エ
ッチング工程終了後に除去するものとする。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」
ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電
位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤ
よりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いるこ
ともできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり
、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、一般に「電圧」とは、ある電位と基準の電位（例えば、接地電位（ＧＮＤ電位）ま
たはソース電位など）との電位差のことを示す場合が多い。また、「電位」は相対的なも
のであり、基準となる電位によって配線等に与える電位が変化する場合がある。よって「
電圧」と「電位」は互いに言い換えることが可能な場合がある。なお、本明細書等では、
明示される場合を除き、ＶＳＳを基準の電位とする。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
本発明の一態様の半導体装置１００について、図面を用いて説明する。図１（Ａ）は半導
体装置１００の構成を説明する回路図である。
＜半導体装置１００の構成例＞
半導体装置１００は、トランジスタ１１１乃至トランジスタ１１３、および容量素子１１
７を有する。トランジスタ１１１乃至トランジスタ１１３は、ソース、ドレイン、および
ゲートを有するｎチャネル型のトランジスタである。なお、トランジスタ１１１はゲート
に加えてバックゲートも有する。トランジスタ１１２および／またはトランジスタ１１３
にバックゲートを設けることもできる。
ゲートとバックゲートは、両者で半導体層のチャネル形成領域を挟むように配置される。
よって、バックゲートはゲートと同様に機能させることができる。なお、バックゲートの
電位は、ゲートと同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位として
もよい。また、バックゲートの電位をゲートと連動させず独立して変化させることで、ト
ランジスタの閾値電圧を変化させることができる。本明細書等では、ゲートまたはバック
ゲートのどちらか一方を、「第１ゲート」といい、他方を「第２ゲート」とも言う。
半導体装置１００は、トランジスタ１１１の、ソースまたはドレインの一方は配線１２１
と電気的に接続され、ソースまたはドレインの他方はノード１３１と電気的に接続されて
いる。また、トランジスタ１１１の、第１ゲートまたは第２ゲートの一方はノード１３１
と電気的に接続され、第１ゲートまたは第２ゲートの他方は配線１２４と電気的に接続さ
れている。また、トランジスタ１１２の、ソースまたはドレインの一方はノード１３１と
電気的に接続され、ソースまたはドレインの他方は配線１２２と電気的に接続されている
。また、トランジスタ１１２のゲートは端子１０２と電気的に接続されている。また、ト
ランジスタ１１３の、ソースまたはドレインの一方は配線１２３と電気的に接続され、ソ
ースまたはドレインの他方はノード１３２と電気的に接続されている。また、トランジス
タ１１３のゲートは、トランジスタ１１３のソースまたはドレインの一方と電気的に接続
されている。また、容量素子１１７の、一方の電極はノード１３１と電気的に接続され、
他方の電極はノード１３２と電気的に接続されている。また、ノード１３１は端子１０５
と電気的に接続されている。なお、端子１０５は、容量素子やトランジスタのゲートなど
の入力インピーダンスの高い素子と接続されているものとする。
また、図２（Ａ）の回路図で示す半導体装置１００ａのように、トランジスタ１１３にバ
ックゲートを設けて、当該バックゲートをトランジスタ１１３のソースまたはドレインの
一方と電気的に接続してもよい。
また、図２（Ｂ）の回路図で示す半導体装置１００ｂのように、トランジスタ１１２にバ
ックゲートを設けて、当該バックゲートをトランジスタ１１２のゲートと電気的に接続し
てもよい。
また、図２（Ｃ）の回路図で示す半導体装置１００ｃのように、トランジスタ１１２にバ
ックゲートを設けて、当該バックゲートをトランジスタ１１２のソースまたはドレインの
他方と電気的に接続してもよい。
また、図２（Ｄ）の回路図で示す半導体装置１００ｄのように、トランジスタ１１３のゲ
ートを、トランジスタ１１３のソースまたはドレインの一方に接続せず、配線１２５に接
続してもよい。配線１２５に供給する電位によりトランジスタ１１３のオン状態とオフ状
態を制御できるため、ノード１３２を任意の電位に設定することができる。
ゲートに加えてバックゲートを設けることで、トランジスタがオン状態の時にキャリアの
流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この
結果、トランジスタのオン電流が大きくなると共に、電界効果移動度が高くなる。したが
って、バックゲートを有するトランジスタは、求められるオン電流に対してトランジスタ
の占有面積を小さくすることができる。また、半導体層をゲートおよびバックゲートで覆
うことで、チャネル形成領域に対する外部からの電界の影響を軽減し、半導体装置の信頼
性を高めることができる。なお、バックゲートに関しては、追って詳細に説明する。
また、トランジスタ１１１乃至トランジスタ１１３のチャネルが形成される半導体層に用
いる半導体材料に特段の制限はない。ただし、トランジスタ１１１乃至トランジスタ１１
３には、チャネルが形成される半導体層が酸化物半導体であるトランジスタ（以下、「Ｏ
Ｓトランジスタ」ともいう。）を用いることが好ましい。酸化物半導体のバンドギャップ
は２ｅＶ以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジ
スタは、オフ電流を極めて小さくすることができる。また、ＯＳトランジスタは、ソース
とドレイン間の絶縁耐圧が高い。ＯＳトランジスタを用いることで、出力電圧が大きく高
耐圧な半導体装置を提供することができる。特に、少なくとも、トランジスタ１１１およ
びトランジスタ１１２の一方または両方にＯＳトランジスタを用いることが好ましい。
また、容量素子１１７の容量は、トランジスタ１１３のゲートソース間に生じる容量より
大きいことが好ましい。また、トランジスタ１１３のゲートソース間に生じる容量は、ト
ランジスタ１１１のゲートソース間に生じる容量より大きいことが好ましい。
＜半導体装置１００の動作例＞
半導体装置１００は、インバータ回路として機能することができる。具体的には、端子１
０２にＨ電位が入力されると端子１０５からＬ電位が出力され、端子１０２にＬ電位が入
力されると端子１０５からＨ電位を出力することができる。
半導体装置１００の動作例について、図３のタイミングチャートと、図４乃至び図６の回
路図を用いて説明する。本実施の形態においては、トランジスタ１１１乃至トランジスタ
１１３の閾値電圧は全て同じとする。また、Ｖｔｈは０ボルトより大きく、かつ、（ＶＤ
Ｄ－ＶＳＳ）／２未満とする。また、配線１２１にＨ電位（ＶＤＤ）が供給され、配線１
２２にＬ電位（ＶＳＳ）が供給される。また、配線１２４には、端子１０２に入力される
信号の反転信号が入力される。例えば、端子１０２にＨ電位が入力される場合は、配線１
２４にＬ電位が入力される。
なお、配線１２１に端子１０２に入力される信号の反転信号が入力されてもよい。この場
合、配線１２１を設けずに、トランジスタ１１１のソースまたはドレインの一方を配線１
２４と電気的に接続してもよい（図１（Ｂ）参照。）。
初期状態として、時刻Ｔ１直前の半導体装置１００の状態を図４（Ａ）に示す。図４（Ａ
）において、トランジスタ１１１乃至トランジスタ１１３はオフ状態であり、ノード１３
１の電位はＨ電位であり、ノード１３２の電位はＨ－Ｖｔｈである。また、端子１０２に
Ｌ電位が入力されている。
〔期間１５１：Ｈ電位入力期間〕
時刻Ｔ１において、端子１０２にＨ電位が入力され、配線１２４にＬ電位が入力され、配
線１２３にＬ電位が入力される。すると、トランジスタ１１２がオン状態となる。トラン
ジスタ１１２がオン状態となると、ノード１３１の電位がＬ電位となり、端子１０５から
Ｌ電位が出力される。また、ノード１３１の電位がＬ電位となると、容量素子１１７を介
して接続しているノード１３２の電位は、Ｌ－Ｖｔｈとなる（図４（Ｂ）参照。）。なお
、端子１０２にＨ電位を入力するタイミングは、配線１２３にＬ電位を入力した後が好ま
しい。
〔期間１５２：Ｌ電位入力期間〕
時刻Ｔ２において、端子１０２にＬ電位が入力され、配線１２４にＨ電位が供給される。
すると、トランジスタ１１２がオフ状態となり、トランジスタ１１１がオン状態となる。
すると、ノード１３１の電位がＨ－Ｖｔｈとなる。また、容量素子１１７を介して接続し
ているノード１３２の電位が、Ｈ－２×Ｖｔｈとなる（図５（Ａ）参照。）。
時刻Ｔ３において、配線１２３にＨ電位を供給する。すると、トランジスタ１１３がオン
状態となり、ノード１３２の電位がＨ－Ｖｔｈとなる。この時、ノード１３２の電位は、
Ｈ－２×ＶｔｈとＨ－Ｖｔｈの電位差であるＶｔｈ分上昇する。また、ノード１３２と容
量素子１１７を介して接続しているノード１３１の電位もＶｔｈ分上昇する。よって、ノ
ード１３１の電位がＨ電位となる（図５（Ｂ）参照。）。このようにして、端子１０５か
らＨ電位が供給される。また、トランジスタ１１１の第１ゲート、第２ゲート、ソース、
およびドレインの電位がＨ電位となるため、トランジスタ１１１がオフ状態となる。
また、図６の時刻Ｔ４に示すように、ノード１３２の電位がＨ－Ｖｔｈとなると、トラン
ジスタ１１３がオフ状態となる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態２）
本実施の形態では、半導体装置１００と異なる構成を有する半導体装置１１０について、
図面を用いて説明する。図７（Ａ）は半導体装置１１０の構成を説明する回路図である。
なお、説明の繰り返しを避けるため、本実施の形態では主に半導体装置１００と異なる部
分について説明する。本実施の形態に説明の無い部分については、他の実施の形態や、当
業者が有する技術常識を参酌すればよい。
＜半導体装置１１０の構成例＞
半導体装置１１０は、図１（Ａ）に示した半導体装置１００が有するトランジスタ１１３
にバックゲートを設けて、当該バックゲートをトランジスタ１１３のソースまたはドレイ
ンの他方と電気的に接続した構成を有している。
なお、配線１２１に端子１０２に入力される信号の反転信号が入力されてもよい。この場
合、配線１２１を設けずに、トランジスタ１１１のソースまたはドレインの一方を配線１
２４と電気的に接続してもよい（図７（Ｂ）参照。）。
また、図７（Ｃ）の回路図で示す半導体装置１１０ａのように、半導体装置１１０のトラ
ンジスタ１１２にバックゲートを設けて、当該バックゲートをトランジスタ１１２のゲー
トと電気的に接続してもよい。
また、図７（Ｄ）の回路図で示す半導体装置１１０ｂのように、半導体装置１１０のトラ
ンジスタ１１２にバックゲートを設けて、当該バックゲートをトランジスタ１１２のソー
スまたはドレインの他方と電気的に接続してもよい。
半導体装置１１０、半導体装置１１０ａ、および半導体装置１１０ｂも、半導体装置１０
０と同様に動作することができる。ただし、半導体装置１１０、半導体装置１１０ａ、お
よび半導体装置１１０ｂでは、期間１５１において配線１２３にＬ電位が供給されると、
ノード１３２の電位はＶｔｈとなる。
＜半導体装置１１０の動作例＞
半導体装置１１０の動作例について、図８のタイミングチャートと、図９乃至図１１の回
路図を用いて説明する。半導体装置１１０は、半導体装置１００とほぼ同様に動作するこ
とができる。ここでは、半導体装置１００の動作と異なる部分について説明する。
なお、本実施の形態においても、トランジスタ１１１乃至トランジスタ１１３の閾値電圧
（「Ｖｔｈ」ともいう。）は全て同じとする。また、配線１２１にＨ電位（ＶＤＤ）が供
給され、配線１２２にＬ電位（ＶＳＳ）が供給される。また、配線１２４には、端子１０
２に入力される信号の反転信号が入力される。
なお、配線１２１に端子１０２に入力される信号の反転信号が入力されてもよい。この場
合、配線１２１を設けずに、トランジスタ１１１のソースまたはドレインの一方を配線１
２４と電気的に接続してもよい（図７（Ｂ）参照。）。
初期状態として、時刻Ｔ１直前の半導体装置１１０の状態を図９（Ａ）に示す。図９（Ａ
）において、トランジスタ１１１乃至トランジスタ１１３はオフ状態であり、ノード１３
１の電位はＨ＋Ｖｔｈであり、ノード１３２の電位はＨ－Ｖｔｈである。また、端子１０
２にＬ電位が入力されている。
〔期間１５１：Ｈ電位入力期間〕
時刻Ｔ１において、端子１０２にＨ電位が入力され、配線１２４にＬ電位が入力され、配
線１２３にＬ電位が入力される。すると、トランジスタ１１２がオン状態となる。トラン
ジスタ１１２がオン状態となると、ノード１３１がＬ電位となる。また、端子１０５から
Ｌ電位が出力される。また、ノード１３１の電位がＬ電位となると、容量素子１１７を介
して接続しているノード１３２の電位は、Ｌ－Ｖｔｈとなる（図９（Ｂ）参照。）。
〔期間１５２：Ｌ電位入力期間〕
時刻Ｔ２において、端子１０２にＬ電位が入力され、配線１２４にＨ電位が供給される。
すると、トランジスタ１１２がオフ状態となり、トランジスタ１１１がオン状態となる。
すると、ノード１３１の電位がＬ電位からＨ－Ｖｔｈに上昇する。この時、ノード１３１
と容量素子１１７を介して接続しているノード１３２の電位も上昇しようとする。ただし
、ノード１３２の電位がトランジスタ１１３のＶｔｈを越えるとトランジスタ１１３がオ
ン状態となる。よって、ノード１３２の電位はＶｔｈとなる（図１０（Ａ）参照。）。な
お、ノード１３２の電位がＶｔｈになると、トランジスタ１１３はオフ状態になる。
時刻Ｔ３において、配線１２３にＨ電位を供給する。すると、トランジスタ１１３がオン
状態となり、ノード１３２の電位がＨ－Ｖｔｈになる。この時、ノード１３２の電位は、
ＶｔｈとＨ－Ｖｔｈの電位差であるＨ－２×Ｖｔｈ分上昇する。また、ノード１３２と容
量素子１１７を介して接続しているノード１３１の電位も、Ｈ－２×Ｖｔｈ分上昇する。
よって、ノード１３１の電位は瞬間的に２×Ｈ－３×Ｖｔｈになる（図１０（Ｂ）参照。
）。
また、ノード１３１の電位がＨ＋Ｖｔｈを越えると、ノード１３１の電荷が配線１２１に
移動するため、ノード１３１の電位が低下する。
そして、図１１の時刻Ｔ４に示すように、ノード１３１の電位がＨ＋Ｖｔｈとなると、ト
ランジスタ１１１がオフ状態となる。また、ノード１３２の電位がＨ－Ｖｔｈとなると、
トランジスタ１１３がオフ状態となる。このようにして、端子１０５からＨ電位以上の電
位を供給することができる。
なお、本実施の形態に示す半導体装置１１０の動作例では、ＶＤＤ－２×ＶｔｈがＶｔｈ
よりも大きいことが肝要である。言い換えると、ＶｔｈはＶＤＤの３分の１未満であるこ
とが肝要である。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態３）
本実施の形態では、半導体装置１００と異なる構成を有する半導体装置１２０について、
図面を用いて説明する。図１２（Ａ）は半導体装置１２０の構成を説明する回路図である
。なお、説明の繰り返しを避けるため、本実施の形態では主に半導体装置１００と異なる
部分について説明する。本実施の形態に説明の無い部分については、他の実施の形態や、
当業者が有する技術常識を参酌すれば理解できる。
＜半導体装置１２０の構成例＞
半導体装置１２０は、図１（Ａ）に示した半導体装置１００にトランジスタ１１４を付加
した構成を有する。半導体装置１２０が有するトランジスタ１１４は、ソースまたはドレ
インの一方がノード１３２と電気的に接続され、ソースまたはドレインの他方が配線１２
２と電気的に接続されている。また、トランジスタ１１４のゲートは、端子１０２と電気
的に接続されている。
また、図１２（Ｂ）の回路図で示す半導体装置１２０ａのように、トランジスタ１１４の
ソースまたはドレインの他方を配線１２６と電気的に接続してもよい。トランジスタ１１
４のソースまたはドレインの他方を配線１２２と異なる配線に接続する事で、トランジス
タ１１４のソースまたはドレインの他方に配線１２２とは異なる電位を供給することがで
きる。
また、図１２（Ｃ）の回路図で示す半導体装置１２０ｂのように、トランジスタ１１２に
バックゲートを設けて、当該バックゲートをトランジスタ１１２のゲートと電気的に接続
してもよい。また、トランジスタ１１４にバックゲートを設けて、当該バックゲートをト
ランジスタ１１４のゲートと電気的に接続してもよい。
また、図１２（Ｄ）の回路図で示す半導体装置１２０ｃのように、トランジスタ１１２に
バックゲートを設けて、当該バックゲートをトランジスタ１１２のソースまたはドレイン
の他方と電気的に接続してもよい。また、トランジスタ１１４にバックゲートを設けて、
当該バックゲートをトランジスタ１１４のソースまたはドレインの他方と電気的に接続し
てもよい。
＜半導体装置１２０の動作例＞
半導体装置１２０の動作例について、図１３のタイミングチャートと、図１４乃至図１６
の回路図を用いて説明する。半導体装置１２０は、半導体装置１００とほぼ同様に動作す
ることができる。ここでは、半導体装置１００の動作と異なる部分について説明する。
なお、本実施の形態において、トランジスタ１１１乃至トランジスタ１１４の閾値電圧（
「Ｖｔｈ」ともいう。）は全て同じとする。また、配線１２１にＨ電位（ＶＤＤ）が供給
され、配線１２２にＬ電位（ＶＳＳ）が供給される。また、配線１２１に端子１０２に入
力される信号の反転信号が入力されてもよい。
初期状態として、時刻Ｔ１直前の半導体装置１２０の状態を図１４（Ａ）に示す。図１４
（Ａ）において、トランジスタ１１１乃至トランジスタ１１４はオフ状態であり、ノード
１３１の電位はＨ＋Ｖｔｈであり、ノード１３２の電位はＨ－Ｖｔｈである。また、端子
１０２にＬ電位が入力されている。
〔期間１５１：Ｈ電位入力期間〕
時刻Ｔ１において、端子１０２にＨ電位が入力され、配線１２４にＬ電位が入力され、配
線１２３にＬ電位が入力される。すると、トランジスタ１１２およびトランジスタ１１４
がオン状態となる。トランジスタ１１２およびトランジスタ１１４がオン状態となると、
ノード１３１およびノード１３２がＬ電位となる。また、端子１０５からＬ電位が出力さ
れる（図１４（Ｂ）参照。）。
〔期間１５２：Ｌ電位入力期間〕
時刻Ｔ２において、端子１０２にＬ電位、配線１２４にＨ電位、配線１２３に２×Ｖｔｈ
以上Ｈ－Ｖｔｈ以下の電位を供給する。本実施の形態では、配線１２３に、２×Ｖｔｈを
供給する。すると、トランジスタ１１２およびトランジスタ１１４がオフ状態となり、ノ
ード１３１の電位がＨ－Ｖｔｈとなり、ノード１３２の電位がＶｔｈとなる（図１５（Ａ
）参照。）。
時刻Ｔ３において、配線１２３の電位をＨ電位とする。すると、ノード１３２の電位がＶ
ｔｈからＨ－Ｖｔｈに上昇する。この時、ノード１３２の電位は、ＶｔｈとＨ－Ｖｔｈの
電位差であるＨ－２×Ｖｔｈ分上昇する。また、ノード１３２と容量素子１１７を介して
接続しているノード１３１の電位も、Ｈ－２×Ｖｔｈ分上昇する。よって、ノード１３１
の電位は瞬間的に２×Ｈ－３×Ｖｔｈになる（図１５（Ｂ）参照。）。
ただし、ノード１３１の電位がＨ＋Ｖｔｈを越えると、ノード１３１の電荷が配線１２１
に移動するため、ノード１３１の電位が低下する。
そして、図１６の時刻Ｔ４に示すように、ノード１３１の電位がＨ＋Ｖｔｈとなると、ト
ランジスタ１１１がオフ状態となる。また、ノード１３２の電位はＨ－Ｖｔｈであるため
、トランジスタ１１３がオフ状態となっている。このようにして、端子１０５からＨ電位
以上の電位を供給することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に示した半導体装置に用いることができるトランジス
タの構造例を説明する。
＜トランジスタの構造例＞
本発明の一態様の半導体装置は、ボトムゲート型のトランジスタや、トップゲート型トラ
ンジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存
の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換え
ることができる。
〔ボトムゲート型トランジスタ〕
図１７（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトラン
ジスタ４１０の断面図である。トランジスタ４１０は、基板２７１上に絶縁層２７２を介
して電極２４６を有する。また、電極２４６上に絶縁層２２６を介して半導体層２４２を
有する。電極２４６はゲート電極として機能できる。絶縁層２２６はゲート絶縁層として
機能できる。
また、半導体層２４２のチャネル形成領域上に絶縁層２２５を有する。また、半導体層２
４２の一部と接して、絶縁層２２６上に電極２４４ａおよび電極２４４ｂを有する。電極
２４４ａの一部、および電極２４４ｂの一部は、絶縁層２２５上に形成される。
絶縁層２２５は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層２２５
を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２の露
出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に、半導体層
２４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様
によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ４１０は、電極２４４ａ、電極２４４ｂおよび絶縁層２２５上に絶縁
層２２８を有し、絶縁層２２８の上に絶縁層２２９を有する。
なお、半導体層２４２に酸化物半導体を用いる場合、電極２４４ａおよび電極２４４ｂの
、少なくとも半導体層２４２と接する部分に、半導体層２４２の一部から酸素を奪い、酸
素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層２４２中の酸素
欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）と
なる。したがって、当該領域はソース領域またはドレイン領域として機能することができ
る。酸化物半導体から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として
、タングステン、チタン等を挙げることができる。
半導体層２４２にソース領域およびドレイン領域が形成されることにより、電極２４４ａ
および電極２４４ｂと半導体層２４２の接触抵抗を低減することができる。よって、電界
効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることが
できる。
半導体層２４２にシリコンなどの半導体を用いる場合は、半導体層２４２と電極２４４ａ
の間、および半導体層２４２と電極２４４ｂの間に、ｎ型半導体またはｐ型半導体として
機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、
トランジスタのソース領域またはドレイン領域として機能することができる。
絶縁層２２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能
を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層２２９を省略
することもできる。
なお、半導体層２４２に酸化物半導体を用いる場合、絶縁層２２９の形成前または形成後
、もしくは絶縁層２２９の形成前後に加熱処理を行ってもよい。加熱処理を行うことで、
絶縁層２２９や他の絶縁層中に含まれる酸素を半導体層２４２中に拡散させ、半導体層２
４２中の酸素欠損を補填することができる。または、絶縁層２２９を加熱しながら成膜す
ることで、半導体層２４２中の酸素欠損を補填することができる。
図１７（Ａ２）に示すトランジスタ４１１は、絶縁層２２９上にバックゲートとして機能
できる電極２２３を有する点がトランジスタ４１０と異なる。電極２２３は、電極２４６
と同様の材料および方法で形成することができる。
〔バックゲートについて〕
ここで、トランジスタのゲートおよびバックゲートについて説明しておく。一般に、バッ
クゲートは導電層で形成され、ゲートとバックゲートで半導体層のチャネル形成領域を挟
むように配置される。よって、バックゲートは、ゲートと同様に機能させることができる
。バックゲートの電位は、ゲート電極と同電位としてもよいし、ＧＮＤ電位や、任意の電
位としてもよい。また、バックゲートの電位をゲートと連動させず独立して変化させるこ
とで、トランジスタのしきい値電圧を変化させることができる。
電極２４６および電極２２３は、どちらもゲートとして機能することができる。よって、
絶縁層２２６、絶縁層２２８、および絶縁層２２９は、それぞれがゲート絶縁層として機
能することができる。なお、電極２２３は、絶縁層２２８と絶縁層２２９の間に設けても
よい。
なお、電極２４６または電極２２３の一方を、「ゲート」または「ゲート電極」という場
合、他方を「バックゲート」または「バックゲート電極」という。例えば、トランジスタ
４１１において、電極２２３を「ゲート電極」と言う場合、電極２４６を「バックゲート
電極」と言う。なお、電極２２３を「ゲート電極」として用いる場合は、トランジスタ４
１１をトップゲート型のトランジスタの一種と考えることができる。また、電極２４６お
よび電極２２３のどちらか一方を、「第１ゲート」または「第１ゲート電極」といい、他
方を「第２ゲート」または「第２ゲート電極」という場合がある。
半導体層２４２を挟んで電極２４６および電極２２３を設けることで、更には、電極２４
６および電極２２３を同電位とすることで、半導体層２４２においてキャリアの流れる領
域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、ト
ランジスタ４１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ４１１は、占有面積に対して大きいオン電流を有するトランジ
スタである。すなわち、求められるオン電流に対して、トランジスタ４１１の占有面積を
小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくす
ることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現する
ことができる。
また、ゲートとバックゲートは導電層で形成されるため、トランジスタの外部で生じる電
界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対
する電界遮蔽機能）を有する。なお、バックゲートを半導体層よりも大きく形成し、バッ
クゲートで半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、電極２４６（ゲート）および電極２２３（バックゲート）は、それぞれが外部から
の電界を遮蔽する機能を有するため、絶縁層２７２側もしくは電極２２３上方に生じる荷
電粒子等の電荷が半導体層２４２のチャネル形成領域に影響しない。この結果、ストレス
試験（例えば、ゲートに負の電荷を印加する－ＧＢＴ（Ｇａｔｅ Ｂｉａｓ－Ｔｅｍｐｅ
ｒａｔｕｒｅ）ストレス試験）による劣化が抑制される。また、ドレイン電圧の大きさに
より、オン電流が流れ始めるゲート電圧（立ち上がり電圧）が変化する現象を軽減するこ
とができる。なお、この効果は、電極２４６および電極２２３が、同電位、または異なる
電位の場合において生じる。
なお、ＧＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトラン
ジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＧＢＴストレス
試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な
指標となる。しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるとい
える。
また、電極２４６および電極２２３を有し、且つ電極２４６および電極２２３を同電位と
することで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおけ
る電気特性のばらつきも同時に低減される。
また、バックゲートを有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴスト
レス試験前後におけるしきい値電圧の変動も、バックゲートを有さないトランジスタより
小さい。
また、バックゲートを、遮光性を有する導電膜で形成することで、バックゲート側から半
導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トラ
ンジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、
信頼性の良好な半導体装置を実現することができる。
図１７（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトラン
ジスタ４２０の断面図を示す。トランジスタ４２０は、トランジスタ４１０とほぼ同様の
構造を有しているが、絶縁層２２５が半導体層２４２を覆っている点が異なる。絶縁層２
２５を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２
の露出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に半導体
層２４２の薄膜化を防ぐことができる。
また、半導体層２４２と重なる絶縁層２２５の一部を選択的に除去して形成した開口部に
おいて、半導体層２４２と電極２４４ａが電気的に接続している。また、半導体層２４２
と重なる絶縁層２２５の一部を選択的に除去して形成した他の開口部において、半導体層
２４２と電極２４４ｂが電気的に接続している。絶縁層２２９の、チャネル形成領域と重
なる領域は、チャネル保護層として機能できる。
図１７（Ｂ２）に示すトランジスタ４２１は、絶縁層２２９上にバックゲートとして機能
できる電極２２３を有する点が、トランジスタ４２０と異なる。
また、トランジスタ４２０およびトランジスタ４２１は、トランジスタ４１０およびトラ
ンジスタ４１１よりも、電極２４４ａと電極２４６の間の距離と、電極２４４ｂと電極２
４６の間の距離が長くなる。よって、電極２４４ａと電極２４６の間に生じる寄生容量を
小さくすることができる。また、電極２４４ｂと電極２４６の間に生じる寄生容量を小さ
くすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現で
きる。
図１７（Ｃ１）に示すトランジスタ４２５は、ボトムゲート型のトランジスタの１つであ
るチャネルエッチング型のトランジスタである。トランジスタ４２５は、絶縁層２２５を
設けずに、半導体層２４２に接して電極２４４ａおよび電極２４４ｂを形成する。このた
め、電極２４４ａおよび電極２４４ｂの形成時に露出する半導体層２４２の一部がエッチ
ングされる場合がある。一方、絶縁層２２９を設けないため、トランジスタの生産性を高
めることができる。
図１７（Ｃ２）に示すトランジスタ４２６は、絶縁層２２９上にバックゲートとして機能
できる電極２２３を有する点が、トランジスタ４２５と異なる。
〔トップゲート型トランジスタ〕
図１８（Ａ１）に、トップゲート型のトランジスタの一種であるトランジスタ４３０の断
面図を示す。トランジスタ４３０は、基板２７１の上に絶縁層２７２を介して半導体層２
４２を有し、半導体層２４２および絶縁層２７２上に、半導体層２４２の一部に接する電
極２４４ａ、および半導体層２４２の一部に接する電極２４４ｂを有し、半導体層２４２
、電極２４４ａ、および電極２４４ｂ上に絶縁層２２６を有し、絶縁層２２６上に電極２
４６を有する。
トランジスタ４３０は、電極２４６および電極２４４ａ、並びに、電極２４６および電極
２４４ｂが重ならないため、電極２４６および電極２４４ａの間に生じる寄生容量、並び
に、電極２４６および電極２４４ｂの間に生じる寄生容量を小さくすることができる。ま
た、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物２５５を半導体
層２４２に導入することで、半導体層２４２中に自己整合（セルフアライメント）的に不
純物領域を形成することができる（図１８（Ａ３）参照）。本発明の一態様によれば、電
気特性の良好なトランジスタを実現することができる。
なお、不純物２５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処
理装置を用いて行うことができる。
不純物２５５としては、例えば、第１３族元素または第１５族元素などのうち、少なくと
も一種類の元素を用いることができる。また、半導体層２４２に酸化物半導体を用いる場
合は、不純物２５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素
を用いることも可能である。
図１８（Ａ２）に示すトランジスタ４３１は、電極２２３および絶縁層２２７を有する点
がトランジスタ４３０と異なる。トランジスタ４３１は、絶縁層２７２の上に形成された
電極２２３を有し、電極２２３上に形成された絶縁層２２７を有する。電極２２３は、バ
ックゲートとして機能することができる。よって、絶縁層２２７は、ゲート絶縁層として
機能することができる。絶縁層２２７は、絶縁層２２６と同様の材料および方法により形
成することができる。
トランジスタ４１１と同様に、トランジスタ４３１は、占有面積に対して大きいオン電流
を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４
３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占
有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導
体装置を実現することができる。
図１８（Ｂ１）に例示するトランジスタ４４０は、トップゲート型のトランジスタの１つ
である。トランジスタ４４０は、電極２４４ａおよび電極２４４ｂを形成した後に半導体
層２４２を形成する点が、トランジスタ４３０と異なる。また、図１８（Ｂ２）に例示す
るトランジスタ４４１は、電極２２３および絶縁層２２７を有する点が、トランジスタ４
４０と異なる。トランジスタ４４０およびトランジスタ４４１において、半導体層２４２
の一部は電極２４４ａ上に形成され、半導体層２４２の他の一部は電極２４４ｂ上に形成
される。
トランジスタ４１１と同様に、トランジスタ４４１は、占有面積に対して大きいオン電流
を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４
４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占
有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導
体装置を実現することができる。
図１９（Ａ１）に例示するトランジスタ４４２は、トップゲート型のトランジスタの１つ
である。トランジスタ４４２は、絶縁層２２９上に電極２４４ａおよび電極２４４ｂを有
する。電極２４４ａおよび電極２４４ｂは、絶縁層２２８および絶縁層２２９に形成した
開口部において半導体層２４２と電気的に接続する。
また、電極２４６と重ならない絶縁層２２６の一部が除去されている。また、トランジス
タ４４２が有する絶縁層２２６の一部は、電極２４６の端部を越えて延伸している。
電極２４６と絶縁層２２６をマスクとして用いて不純物２５５を半導体層２４２に導入す
ることで、半導体層２４２中に自己整合（セルフアライメント）的に不純物領域を形成す
ることができる（図１９（Ａ３）参照）。
この時、半導体層２４２の電極２４６と重なる領域には不純物２５５が導入されず、電極
２４６と重ならない領域に不純物２５５が導入される。また、半導体層２４２の絶縁層２
２６を介して不純物２５５が導入された領域の不純物濃度は、絶縁層２２６を介さずに不
純物２５５が導入された領域よりも低くなる。よって、半導体層２４２中の電極２４６と
隣接する領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。
図１９（Ａ２）に示すトランジスタ４４３は、半導体層２４２の下方に電極２２３を有す
る点がトランジスタ４４２と異なる。また、電極２２３は絶縁層２７２を介して半導体層
２４２と重なる。電極２２３は、バックゲート電極として機能することができる。
また、図１９（Ｂ１）に示すトランジスタ４４４および図１９（Ｂ２）に示すトランジス
タ４４５のように、絶縁層２２６の電極２４６と重ならない領域を全て除去してもよい。
また、図１９（Ｃ１）に示すトランジスタ４４６および図１９（Ｃ２）に示すトランジス
タ４４７のように、絶縁層２２６の開口部以外を除去せずに残してもよい。
トランジスタ４４４乃至トランジスタ４４７も、電極２４６を形成した後に、電極２４６
をマスクとして用いて不純物２５５を半導体層２４２に導入することで、半導体層２４２
中に自己整合的に不純物領域を形成することができる。
〔ｓ－ｃｈａｎｎｅｌ型トランジスタ〕
図２０に、半導体層２４２として酸化物半導体を用いたトランジスタ構造の一例を示す。
図２０（Ａ）はトランジスタ４５１の上面図である。図２０（Ｂ）は、図２０（Ａ）中に
一点鎖線で示した部位Ｌ１－Ｌ２の断面図（チャネル長方向の断面図）である。図２０（
Ｃ）は、図２０（Ａ）中に一点鎖線で示した部位Ｗ１－Ｗ２の断面図（チャネル幅方向の
断面図）である。
トランジスタ４５１は半導体層２４２、絶縁層２２６、絶縁層２７２、絶縁層２８２、絶
縁層２７４、電極２２４、電極２４３、電極２４４ａ、および電極２４４ｂを有する。電
極２４３はゲートとして機能できる。電極２２４はバックゲートゲートとして機能できる
。絶縁層２２６、絶縁層２７２、絶縁層２８２、および絶縁層２７４はゲート絶縁層とし
て機能できる。電極２４４ａは、ソース電極またはドレイン電極の一方として機能できる
。電極２４４ｂは、ソース電極またはドレイン電極の他方として機能できる。
基板２７１上に絶縁層２７５が設けられ、絶縁層２７５上に電極２２４および絶縁層２７
３が設けられている。また、電極２２４および絶縁層２７３上に絶縁層２７４が設けられ
ている。また、絶縁層２７４上に絶縁層２８２が設けられ、絶縁層２８２上に絶縁層２７
２が設けられている。
絶縁層２７２に形成された凸部の上に半導体層２４２ａが設けられ、半導体層２４２ａの
上に半導体層２４２ｂが設けられている。また、半導体層２４２ｂ上に、電極２４４ａ、
および電極２４４ｂが設けられている。半導体層２４２ｂの電極２４４ａと重なる領域が
、トランジスタ４５１のソースまたはドレインの一方として機能できる。半導体層２４２
ｂの電極２４４ｂと重なる領域が、トランジスタ４５１のソースまたはドレインの他方と
して機能できる。
また、半導体層２４２ｂの一部と接して、半導体層２４２ｃが設けられている。また、半
導体層２４２ｃ上に絶縁層２２６が設けられ、絶縁層２２６の上に電極２４３が設けられ
ている。
トランジスタ４５１は、部位Ｗ１－Ｗ２において、半導体層２４２ｂの上面および側面、
並びに半導体層２４２ａの側面が半導体層２４２ｃに覆われた構造を有する。また、絶縁
層２７２に設けた凸部の上方に半導体層２４２ｂを設けることで、半導体層２４２ｂの側
面を電極２４３で覆うことができる。すなわち、トランジスタ４５１は、電極２４３の電
界によって、半導体層２４２ｂを電気的に取り囲むことができる構造を有している。この
ように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトラ
ンジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造
とよぶ。また、ｓ－ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ－ｃｈａｎｎｅｌ
型トランジスタ」もしくは「ｓ－ｃｈａｎｎｅｌトランジスタ」ともいう。
ｓ－ｃｈａｎｎｅｌ構造では、半導体層２４２ｂの全体（バルク）にチャネルを形成する
こともできる。ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくする
ことができ、さらに大きいオン電流を得ることができる。また、電極２４３の電界によっ
て、半導体層２４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる
。したがって、ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくす
ることができる。
なお、絶縁層２７２の凸部を高くし、また、チャネル幅を小さくすることで、ｓ－ｃｈａ
ｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることがで
きる。また、半導体層２４２ｂの加工時に、露出する半導体層２４２ａを除去してもよい
。この場合、半導体層２４２ａと半導体層２４２ｂの側面が揃う場合がある。
また、トランジスタ４５１上に絶縁層２２８が設けられ、絶縁層２２８上に絶縁層２２９
が設けられている。また、絶縁層２２９上に電極２２５ａ、電極２２５ｂ、および電極２
２５ｃ、が設けられている。電極２２５ａは、絶縁層２２９および絶縁層２２８に設けら
れた開口部で、コンタクトプラグを介して電極２４４ａと電気的に接続されている。電極
２２５ｂは、絶縁層２２９および絶縁層２２８に設けられた開口部で、コンタクトプラグ
を介して電極２４４ｂと電気的に接続されている。電極２２５ｃは、絶縁層２２９および
絶縁層２２８に設けられた開口部で、コンタクトプラグを介して電極２４４ｃと電気的に
接続されている。
なお、絶縁層２８２を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウム
シリケートなどで形成することで、絶縁層２８２を電荷捕獲層として機能させることがで
きる。絶縁層２８２に電子を注入することで、トランジスタのしきい値電圧を変動させる
ことが可能である。絶縁層２８２への電子の注入は、例えば、トンネル効果を利用すれば
よい。電極２２４に正の電圧を印加することによって、トンネル電子を絶縁層２８２に注
入することができる。
＜半導体層２４２のエネルギーバンド構造（１）＞
ここで、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層により構
成される半導体層２４２の機能およびその効果について、図２８（Ａ）に示すエネルギー
バンド構造図を用いて説明する。図２８（Ａ）は、図２０（Ｂ）にＤ１－Ｄ２の一点鎖線
で示した部位のエネルギーバンド構造を示している。すなわち、図２８（Ａ）は、トラン
ジスタ４５１のチャネル形成領域のエネルギーバンド構造を示している。
図２８（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６
は、それぞれ、絶縁層２７２、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃ
、絶縁層２２６の伝導帯下端のエネルギーを示している。
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテン
シャル」ともいう。）からバンドギャップを引いた値となる。なお、バンドギャップは、
分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて
測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（
ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏ
ｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ－Ｇ
ａ－Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。ま
た、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ－Ｇａ
－Ｚｎ酸化物のバンドギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また
、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ－Ｇａ－
Ｚｎ酸化物のバンドギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、
原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ－Ｇａ－Ｚ
ｎ酸化物のバンドギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原
子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ
酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ
酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸
化物のバンドギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数
比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化
物のバンドギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層２７２と絶縁層２２６は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８
３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。
）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａ
は、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０
．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが
好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃ
は、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０
．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが
好ましい。
ここで、半導体層２４２ａと半導体層２４２ｂとの間には、半導体層２４２ａと半導体層
２４２ｂとの混合領域を有する場合がある。また、半導体層２４２ｂと半導体層２４２ｃ
との間には、半導体層２４２ｂと半導体層２４２ｃとの混合領域を有する場合がある。混
合領域は、界面準位密度が低くなる。そのため、半導体層２４２ａ、半導体層２４２ｂお
よび半導体層２４２ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に
変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層２４２ａ中および半導体層２４２ｃ中ではなく、半導体層２
４２ｂ中を主として移動する。したがって、半導体層２４２ａおよび半導体層２４２ｂの
界面における界面準位密度、半導体層２４２ｂと半導体層２４２ｃとの界面における界面
準位密度を低くすることによって、半導体層２４２ｂ中で電子の移動が阻害されることが
少なく、トランジスタ４５１のオン電流を高くすることができる。
また、半導体層２４２ａと絶縁層２７２の界面、および半導体層２４２ｃと絶縁層２２６
の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半
導体層２４２ａ、および半導体層２４２ｃがあることにより、半導体層２４２ｂと当該ト
ラップ準位とを遠ざけることができる。
なお、トランジスタ４５１がｓ－ｃｈａｎｎｅｌ構造を有する場合、部位Ｗ１－Ｗ２にお
いて、半導体層２４２ｂの全体にチャネルが形成される。したがって、半導体層２４２ｂ
が厚いほどチャネル領域は大きくなる。即ち、半導体層２４２ｂが厚いほど、トランジス
タ４５１のオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは４０ｎ
ｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を
有する半導体層２４２ｂとすればよい。ただし、トランジスタ４５１を有する半導体装置
の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以
下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体層２４２ｂとすればよ
い。なお、チャネル形成領域が縮小していくと、半導体層２４２ｂが薄いほうがトランジ
スタの電気特性が向上する場合もある。よって、半導体層２４２ｂの厚さが１０ｎｍ未満
であってもよい。
また、トランジスタ４５１のオン電流を高くするためには、半導体層２４２ｃの厚さは小
さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３
ｎｍ以下の領域を有する半導体層２４２ｃとすればよい。一方、半導体層２４２ｃは、チ
ャネルの形成される半導体層２４２ｂへ、隣接する絶縁体を構成する酸素以外の元素（水
素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層
２４２ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好まし
くは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層２４２ｃと
すればよい。
また、信頼性を高くするためには、半導体層２４２ａは厚く、半導体層２４２ｃは薄いこ
とが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０
ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層２４２ａとすれば
よい。半導体層２４２ａの厚さを、厚くすることで、隣接する絶縁体と半導体層２４２ａ
との界面からチャネルの形成される半導体層２４２ｂまでの距離を離すことができる。た
だし、トランジスタ４５１を有する半導体装置の生産性が低下する場合があるため、例え
ば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さ
の領域を有する半導体層２４２ａとすればよい。
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合があ
る。したがって、半導体層２４２ｂのシリコン濃度は低いほど好ましい。例えば、半導体
層２４２ｂと半導体層２４２ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。ま
た、半導体層２４２ｂと半導体層２４２ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層２４２ｂの水素濃度を低減するために、半導体層２４２ａおよび半導体層
２４２ｃの水素濃度を低減すると好ましい。半導体層２４２ａおよび半導体層２４２ｃは
、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａ
ｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好
ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半
導体層２４２ｂの窒素濃度を低減するために、半導体層２４２ａおよび半導体層２４２ｃ
の窒素濃度を低減すると好ましい。半導体層２４２ａおよび半導体層２４２ｃは、ＳＩＭ
Ｓにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは
５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラッ
プは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、
半導体層２４２ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体
層２４２ｂは、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ
／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好まし
い。
上述の３層構造は一例である。例えば、半導体層２４２ａまたは半導体層２４２ｃのない
２層構造としても構わない。または、半導体層２４２ａの上もしくは下、または半導体層
２４２ｃ上もしくは下に、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃ
として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体
層２４２ａの上、半導体層２４２ａの下、半導体層２４２ｃの上、半導体層２４２ｃの下
のいずれか二箇所以上に、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃ
として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わ
ない。
特に、本実施の形態に例示するトランジスタ４５１は、チャネル幅方向において、半導体
層２４２ｂの上面と側面が半導体層２４２ｃと接し、半導体層２４２ｂの下面が半導体層
２４２ａと接して形成されている。このように、半導体層２４２ｂを半導体層２４２ａと
半導体層２４２ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減するこ
とができる。
また、半導体層２４２ａ、および半導体層２４２ｃのバンドギャップは、半導体層２４２
ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することがで
きる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明
の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼
性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導
体層に酸化物半導体を用いたトランジスタは、オフ電流を極めて小さくすることができる
。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャ
ネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるい
は１×１０－２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０
桁以下とすることができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧
が高い。ＯＳトランジスタを用いることで、出力電圧が大きく高耐圧な半導体装置を提供
することができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よっ
て、消費電力が少ない半導体装置を実現することができる。
また、目的によっては、バックゲートとして機能できる電極２２４を設けなくてもよい。
図２１（Ａ）はトランジスタ４５１ａの上面図である。図２１（Ｂ）は、図２１（Ａ）中
に一点鎖線で示した部位Ｌ１－Ｌ２の断面図である。図２１（Ｃ）は、図２１（Ａ）中に
一点鎖線で示した部位Ｗ１－Ｗ２の断面図である。トランジスタ４５１ａは、トランジス
タ４５１から電極２２４、絶縁層２７３、絶縁層２７４、および絶縁層２８２を省略した
構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性を高める
ことができる。よって、半導体装置の生産性を高めることができる。
ｓ－ｃｈａｎｎｅｌ型トランジスタの他の一例を図２２に示す。図２２（Ａ）はトランジ
スタ４５２の上面図である。図２２（Ｂ）および図２２（Ｃ）は、図２２（Ａ）中に一点
鎖線で示した部位Ｌ１－Ｌ２および部位Ｗ１－Ｗ２の断面図である。
トランジスタ４５２は、トランジスタ４５１と同様の構成を有するが、電極２４４ａおよ
び電極２４４ｂが半導体層２４２ａおよび半導体層２４２ｂの側面と接している点が異な
る。また、トランジスタ４５２を覆う絶縁層２２８として、トランジスタ４５１と同様の
平坦な表面を有する絶縁層を用いてもよい。また、絶縁層２２９上に、電極２２５ａ、電
極２２５ｂ、および電極２２５ｃを設けてもよい。
ｓ－ｃｈａｎｎｅｌ型トランジスタの他の一例を図２３に示す。図２３（Ａ）はトランジ
スタ４５３の上面図である。図２３（Ｂ）は、図２３（Ａ）中に一点鎖線で示した部位Ｌ
１－Ｌ２および部位Ｗ１－Ｗ２の断面図である。トランジスタ４５３も、トランジスタ４
５１と同様に、絶縁層２７２に設けた凸部の上に半導体層２４２ａおよび半導体層２４２
ｂが設けられている。また、半導体層２４２ｂ上に電極２４４ａ、および電極２４４ｂが
設けられている。半導体層２４２ｂの電極２４４ａと重なる領域が、トランジスタ４５３
のソースまたはドレインの一方として機能できる。半導体層２４２ｂの電極２４４ｂと重
なる領域が、トランジスタ４５３のソースまたはドレインの他方として機能できる。よっ
て、半導体層２４２ｂの、電極２４４ａと電極２４４ｂに挟まれた領域２６９が、チャネ
ル形成領域として機能できる。
トランジスタ４５３は、絶縁層２２８の一部を除去して領域２６９と重なる領域に開口が
設けられ、該開口の側面および底面に沿って半導体層２４２ｃが設けられている。また、
該開口内に、半導体層２４２ｃを介して、かつ、該開口の側面および底面に沿って、絶縁
層２２６が設けられている。また、該開口内に、半導体層２４２ｃおよび絶縁層２２６を
介して、かつ、該開口の側面および底面に沿って、電極２４３が設けられている。
なお、該開口は、チャネル幅方向の断面において、半導体層２４２ａおよび半導体層２４
２ｂよりも大きく設けられている。よって、領域２６９において、半導体層２４２ａおよ
び半導体層２４２ｂの側面は、半導体層２４２ｃに覆われている。
また、絶縁層２２８上に絶縁層２２９が設けられ、絶縁層２２９上に絶縁層２７７が設け
られている。また、絶縁層２７７上に電極２２５ａ、電極２２５ｂ、および電極２２５ｃ
が設けられている。電極２２５ａは、絶縁層２７７、絶縁層２２９、および絶縁層２２８
の一部を除去して形成した開口において、コンタクトプラグを介して電極２４４ａと電気
的に接続されている。また、電極２２５ｂは、絶縁層２７７、絶縁層２２９、および絶縁
層２２８の一部を除去して形成した開口において、コンタクトプラグを介して電極２４４
ｂと電気的に接続されている。また、電極２２５ｃは、絶縁層２７７および絶縁層２２９
の一部を除去して形成した開口において、コンタクトプラグを介して電極２４３と電気的
に接続されている。
また、目的によっては、バックゲートとして機能できる電極２２４を設けなくてもよい。
図２４（Ａ）はトランジスタ４５３ａの上面図である。図２４（Ｂ）は、図２４（Ａ）中
に一点鎖線で示した部位Ｌ１－Ｌ２および部位Ｗ１－Ｗ２の断面図である。トランジスタ
４５３ａは、トランジスタ４５３から電極２２４、絶縁層２７４、および絶縁層２８２を
省略した構成を有する。これらの電極や絶縁層を設けないことで、トランジスタの生産性
を高めることができる。よって、半導体装置の生産性を高めることができる。
ｓ－ｃｈａｎｎｅｌ型トランジスタの他の一例を図２５に示す。図２５（Ａ）はトランジ
スタ４５４の上面図である。図２５（Ｂ）は、図２５（Ａ）に一点鎖線で示した部位Ｌ１
－Ｌ２の断面図である。図２５（Ｃ）は、図２５（Ａ）に一点鎖線で示した部位Ｗ１－Ｗ
２の断面図である。
トランジスタ４５４は、バックゲート電極を有するボトムゲート型のトランジスタの一種
である。トランジスタ４５４は、絶縁層２７４上に電極２４３が形成され、電極２４３を
覆って絶縁層２２６が設けられている。また、絶縁層２２６上の電極２４３と重なる領域
に半導体層２４２が形成されている。トランジスタ４５４が有する半導体層２４２は、半
導体層２４２ａと半導体層２４２ｂの積層を有する。
また、半導体層２４２の一部に接して、絶縁層２２６上に電極２４４ａおよび電極２４４
ｂが形成されている。また、半導体層２４２の一部に接して、電極２４４ａおよび電極２
４４ｂ上に絶縁層２２８が形成されている。また、絶縁層２２８上に絶縁層２２９が形成
されている。また、絶縁層２２９上の半導体層２４２と重なる領域に電極２２４が形成さ
れている。
絶縁層２２９上に設けられた電極２２４は、絶縁層２２９、絶縁層２２８、および絶縁層
２２６に設けられた開口２４７ａおよび開口２４７ｂにおいて、電極２４３と電気的に接
続されている。よって、電極２２４と電極２４３には、同じ電位が供給される。また、開
口２４７ａおよび開口２４７ｂは、どちらか一方を設けなくてもよい。また、開口２４７
ａおよび開口２４７ｂの両方を設けなくてもよい。開口２４７ａおよび開口２４７ｂの両
方を設けない場合は、電極２２４と電極２４３に異なる電位を供給することができる。
＜半導体層２４２のエネルギーバンド構造（２）＞
図２８（Ｂ）は、図２５（Ｂ）にＤ３－Ｄ４の一点鎖線で示す部位のエネルギーバンド構
造図である。図２８（Ｂ）は、トランジスタ４５４のチャネル形成領域のエネルギーバン
ド構造を示している。
図２８（Ｂ）中、Ｅｃ３８４は、絶縁層２２８の伝導帯下端のエネルギーを示している。
半導体層２４２を半導体層２４２ａと半導体層２４２ｂの２層とすることで、トランジス
タの生産性を高めることができる。なお、半導体層２４２ｃを設けない分、トラップ準位
３９０の影響を受けやすくなるが、半導体層２４２を単層構造とした場合よりも高い電界
効果移動度を実現することができる。
また、目的によっては、バックゲートとして機能できる電極２２４を設けなくてもよい。
図２６（Ａ）はトランジスタ４５４ａの上面図である。図２６（Ｂ）および図２６（Ｃ）
は、図２６（Ａ）中に一点鎖線で示した部位Ｌ１－Ｌ２および部位Ｗ１－Ｗ２の断面図で
ある。トランジスタ４５４ａは、トランジスタ４５４から電極２２４、開口２４７ａおよ
び開口２４７ｂを省略した構成を有する。これらの電極や開口を設けないことで、トラン
ジスタの生産性を高めることができる。よって、半導体装置の生産性を高めることができ
る。
図２７に、ｓ－ｃｈａｎｎｅｌ構造を有するトランジスタの一例を示す。図２７に例示す
るトランジスタ４４８は、前述したトランジスタ４４７とほぼ同様の構成を有する。トラ
ンジスタ４４８はバックゲートを有するトップゲート型のトランジスタの一種である。図
２７（Ａ）はトランジスタ４４８の上面図である。図２７（Ｂ）は、図２７（Ａ）に一点
鎖線で示した部位Ｌ１－Ｌ２の断面図である。図２７（Ｃ）は、図２７（Ａ）に一点鎖線
で示した部位Ｗ１－Ｗ２の断面図である。
図２７は、トランジスタ４４８を構成する半導体層２４２にシリコンなどの無機半導体層
を用いる場合の構成例を示している。図２７において、基板２７１の上に電極２２４が設
けられ、電極２２４の上に絶縁層２７２が設けられている。また、絶縁層２７２が有する
凸部の上に半導体層２４２が形成されている。
半導体層２４２は、半導体層２４２ｉと、２つの半導体層２４２ｔと、２つの半導体層２
４２ｕとを有する。半導体層２４２ｉは、２つの半導体層２４２ｔの間に配置されている
。また、半導体層２４２ｉと２つの半導体層２４２ｔは、２つの半導体層２４２ｕの間に
配置されている。また、半導体層２４２ｉと重なる領域に電極２４３が設けられている。
トランジスタ４４８がオン状態の時に半導体層２４２ｉにチャネルが形成される。よって
、半導体層２４２ｉはチャネル形成領域として機能する。また、半導体層２４２ｔは低濃
度不純物領域（ＬＤＤ）として機能する。また、半導体層２４２ｕは高濃度不純物領域と
して機能する。なお、２つの半導体層２４２ｔのうち、一方または両方の半導体層２４２
ｔを設けなくてもよい。また、２つの半導体層２４２ｕのうち、一方の半導体層２４２ｕ
はソース領域として機能し、他方の半導体層２４２ｕはドレイン領域として機能する。
絶縁層２２９上に設けられた電極２４４ａは、絶縁層２２６、絶縁層２２８、および絶縁
層２２９に設けられた開口２４７ｃにおいて、半導体層２４２ｕの一方と電気的に接続さ
れている。また、絶縁層２２９上に設けられた電極２４４ｂは、絶縁層２２６、絶縁層２
２８、および絶縁層２２９に設けられた開口２４７ｄにおいて、半導体層２４２ｕの他方
と電気的に接続されている。
絶縁層２２６上に設けられた電極２４３は、絶縁層２２６、および絶縁層２７２に設けら
れた開口２４７ａおよび開口２４７ｂにおいて、電極２２４と電気的に接続されている。
よって、電極２４３と電極２２４には、同じ電位が供給される。また、開口２４７ａおよ
び開口２４７ｂは、どちらか一方を設けなくてもよい。また、開口２４７ａおよび開口２
４７ｂの両方を設けなくてもよい。開口２４７ａおよび開口２４７ｂの両方を設けない場
合は、電極２４３と電極２２４に異なる電位を供給することができる。
＜成膜方法について＞
本明細書等に示す電極などの導電層、絶縁層、および半導体層は、ＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、またはスパッタリング法などを
用いて形成することができる。一般に、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ
（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（
ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法などに分類できる。また、大気圧下で成膜を行な
う常圧ＣＶＤ（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法な
どもある。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）
法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法などに分類
できる。
また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法、ＩＡＤ（Ｉｏｎ ｂｅａｍ Ａｓｓｉｓｔｅｄ Ｄｅｐｏｓｉｔｉｏｎ）法
、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などに分類できる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＭＯＣＶＤ法や蒸着法
などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じに
くく、また、欠陥の少ない膜が得られる。
また、一般に、スパッタリング法は、ＤＣスパッタリング法、マグネトロンスパッタリン
グ法、ＲＦスパッタリング法、イオンビームスパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏ
ｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパ
ッタリング法などに分類できる。
対向ターゲットスパッタリング法では、プラズマがターゲット間に閉じこめられるため、
基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては
、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高
めることができる。
なお、ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方
法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。した
がって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である
。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペク
ト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的
成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いる
ことが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、トランジスタや半導体装置の生産性を高めることができる
場合がある。
＜トランジスタなどの構成材料について＞
〔基板〕
基板２７１として用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処
理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガ
ラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファ
イア基板などを用いることができる。また、基板２７１として、半導体基板、可撓性基板
（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした単体半
導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウ
ム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。また、
半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチ
レンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサ
ルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリプロピレン、ポリ
エステル、ポリフッ化ビニル、ポリ塩化ビニル、ポリオレフィン、ポリアミド（ナイロン
、アラミドなど）、ポリイミド、ポリカーボネート、アラミド、エポキシ系樹脂、アクリ
ル系樹脂などを用いることができる。
基板２７１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ま
しい。基板２７１に用いる可撓性基板は、例えば、線膨張率が１×１０－３／Ｋ以下、５
×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。特に、ア
ラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層２７２、絶縁層２７３、絶縁層２７４、絶縁層２７５、絶縁層２８２、絶縁層２２
８、絶縁層２２６、絶縁層２２９、および絶縁層２７７は、窒化アルミニウム、酸化アル
ミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリ
コン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマ
ニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフ
ニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは
積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のう
ち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をい
う。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素
の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃ
ｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる
。
特に絶縁層２７５および絶縁層２２９は、不純物が透過しにくい絶縁性材料を用いて形成
することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アル
ミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、
ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層
で、または積層で用いればよい。例えば、不純物が透過しにくい絶縁性材料として、酸化
アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化
ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸
化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
また、絶縁層２７３または絶縁層２２９として、絶縁性の高い酸化インジウム錫亜鉛（Ｉ
ｎ－Ｓｎ－Ｚｎ酸化物）などを用いてもよい。
絶縁層２７５に不純物が透過しにくい絶縁性材料を用いることで、基板２７１側からの不
純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層２２９に不純
物が透過しにくい絶縁性材料を用いることで、絶縁層２２９側からの不純物の拡散を抑制
し、トランジスタの信頼性を高めることができる。
絶縁層２７２、絶縁層２７３、絶縁層２７４、絶縁層２８２、絶縁層２２８、絶縁層２２
６、絶縁層２２９、および絶縁層２７７として、これらの材料で形成される絶縁層を複数
積層して用いてもよい。絶縁層２７２、絶縁層２７３、絶縁層２７４、絶縁層２８２、絶
縁層２２８、絶縁層２２６、絶縁層２２９、および絶縁層２７７の形成方法は特に限定さ
れず、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法、スピンコート
法などの各種形成方法を用いることができる。
例えば、熱ＣＶＤ法を用いて、酸化アルミニウムを成膜する場合には、溶媒とアルミニウ
ム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏ
の２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３で
ある。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブ
チルアルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプ
タンジオナート）などがある。
また、半導体層２４２として酸化物半導体を用いる場合、半導体層２４２中の水素濃度の
増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。特に、半導体層２４
２と接する絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素
濃度を、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０
１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さ
らに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、半導体層２４２中の
窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。特に、半
導体層２４２と接する絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁
層中の窒素濃度を、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ
３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
なお、ＳＩＭＳ分析によって測定された濃度は、プラスマイナス４０％の変動を含む場合
がある。
また、半導体層２４２として酸化物半導体を用いる場合、絶縁層は、加熱により酸素が放
出される絶縁層を用いて形成することが好ましい。特に、半導体層２４２と接する絶縁層
は、加熱により酸素が放出される絶縁層とすることが好ましい。例えば、当該絶縁層の表
面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で
行われる昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅ
ｃｔｒｏｓｃｏｐｙ）において、酸素原子に換算した酸素の脱離量が１．０×１０１８ａ
ｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、より好ま
しくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いるとよい。なお、本
明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。また、加熱に
より酸素が放出される絶縁層を「過剰酸素を含む絶縁層」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもで
きる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンド
ーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するための
ガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾン
ガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ
処理」ともいう。
また、酸素を含む雰囲気中でスパッタリング法により絶縁層を成膜することで、被形成層
に酸素を導入することができる。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の
厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大き
いほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くする
と、トンネル効果などに起因して、二つの電極間に意図せずに流れる電流（以下、「リー
ク電流」ともいう。）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくな
る。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、容量素子として
機能する（以下、「ゲート容量」ともいう。）。なお、半導体層の、ゲート絶縁層を介し
てゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル
形成領域が、容量素子の二つの電極として機能する。また、ゲート絶縁層が容量素子の誘
電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくす
るためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といっ
た問題が生じやすい。
そこで、誘電体として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、
窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０
））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０
、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ－ｋ材料を用い
ると、誘電体を厚くしても、容量素子の容量値を十分確保することが可能となる。
例えば、誘電体として誘電率が大きいｈｉｇｈ－ｋ材料を用いると、誘電体を厚くしても
、誘電体として酸化シリコンを用いた場合と同等の容量値を実現できるため、容量素子を
形成する二つの電極間に生じるリーク電流を低減できる。なお、誘電体をｈｉｇｈ－ｋ材
料と、他の絶縁材料との積層構造としてもよい。
また、絶縁層２２８は、平坦な表面を有する絶縁層である。絶縁層２２８としては、上記
絶縁性材料のほかに、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリア
ミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有
機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラ
ス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形
成される絶縁層を複数積層してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有して
いても良い。
絶縁層２２８の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷
法（スクリーン印刷、オフセット印刷など）などを用いればよい。
また、試料表面にＣＭＰ処理を行なってもよい。ＣＭＰ処理を行うことにより、試料表面
の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
〔半導体層〕
半導体層２４２としては、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体な
どを用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなど
を用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸
化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる
。
また、半導体層２４２として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料
やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン
、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリア
セチレン、ポリパラフェニレンビニレンなどを用いることができる。
また、前述した通り、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層２
４２に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することが
できる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信
頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタ
を提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大
きく高耐圧な半導体装置を提供することができる。
本実施の形態では、半導体層２４２として酸化物半導体を用いる場合について説明する。
半導体層２４２に用いる酸化物半導体は、例えば、インジウム（Ｉｎ）を含む酸化物半導
体を用いることが好ましい。酸化物半導体は、例えば、インジウムを含むと、キャリア移
動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。
元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。
そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、
ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム
、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元
素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギ
ーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくす
る機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導
体は亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層２４２に用いる酸化物半導体は、インジウムを含む酸化物に限定されな
い。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなど
の、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物
半導体などであっても構わない。
例えば、半導体層２４２として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する
場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（Ｃ
Ｈ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合
わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）
３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を
用いることもできる。
例えば、半導体層２４２として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する
場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し
、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、
更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ
２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層
を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスで水をバブリングしたＨ
２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（
ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）イン
ジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃ
ａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやト
リス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナ
ト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜
鉛を用いても良い。これらのガス種には限定されない。
酸化物半導体をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウ
ムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲッ
トを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲッ
トを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易と
なるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高める
ことができる。
また、前述した通り、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原
子数比を、例えば、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０
．５、１：１：１、１：１：２、１：４：４、５：１：７、４：２：４．１、５：１：６
、およびこれらの近傍などとすればよい。
なお、酸化物半導体をスパッタリング法で成膜すると、ターゲットの原子数比からずれた
原子数比の酸化物半導体が成膜される場合がある。特に、亜鉛は、ターゲットの原子数比
よりも成膜された膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含ま
れる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合が
ある。
半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃは、ＩｎもしくはＧａの
一方、または両方を含む材料で形成することが好ましい。代表的には、Ｉｎ－Ｇａ酸化物
（ＩｎとＧａを含む酸化物）、Ｉｎ－Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ－Ｍ
－Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ
、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素
との結合力が強い金属元素である。）がある。
半導体層２４２ａおよび半導体層２４２ｃは、半導体層２４２ｂを構成する金属元素のう
ち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような
材料を用いると、半導体層２４２ａおよび半導体層２４２ｂとの界面、ならびに半導体層
２４２ｃおよび半導体層２４２ｂとの界面に界面準位を生じにくくすることができる。よ
って、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度
を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減す
ることが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能
となる。
また、半導体層２４２ｂがＩｎ－Ｍ－Ｚｎ酸化物であり、半導体層２４２ａおよび半導体
層２４２ｃもＩｎ－Ｍ－Ｚｎ酸化物であるとき、半導体層２４２ａおよび半導体層２４２
ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層２４２ｂをＩｎ：Ｍ：Ｚ
ｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる
ように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択することが
できる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導
体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。さらに好ましく
は、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層２４２ａ、半導体
層２４２ｃ、および半導体層２４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／
ｘ２よりも３倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃおよび半導体
層２４２ｂを選択する。ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与
できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果
移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層２４２
ａおよび半導体層２４２ｃを上記構成とすることにより、半導体層２４２ａおよび半導体
層２４２ｃを、半導体層２４２ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層２４２ａおよび半導体層２４２ｃがＩｎ－Ｍ－Ｚｎ酸化物であるとき、Ｉ
ｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は、
好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好
ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また
、半導体層２４２ｂがＩｎ－Ｍ－Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００
ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの原子数比率は好ましくはＩｎが２５ａｔｏｍ
ｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉ
ｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む半導体層２４２ａ、およびＩｎまたはＧａを含む半導体層
２４２ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：４：５、
１：６：４、または１：９：６およびこれらの近傍の原子数比のターゲットを用いて形成
したＩｎ－Ｇａ－Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用い
て形成したＩｎ－Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体
層２４２ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、５：１：７
、または４：２：４．１およびこれらの近傍の原子数比のターゲットを用いて形成したＩ
ｎ－Ｇａ－Ｚｎ酸化物を用いることができる。なお、半導体層２４２ａ、半導体層２４２
ｂ、および半導体層２４２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラス
マイナス２０％の変動を含む。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。ＯＳトランジスタに安定した電気特性を付与するためには、
酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、半導体層２４２を真
性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくと
も半導体層２４２中のチャネル形成領域が真性または実質的に真性と見なせる酸化物半導
体層とすることが好ましい。
特に、半導体層２４２ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層
２４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。ま
た、少なくとも半導体層２４２ｂ中のチャネル形成領域が真性または実質的に真性と見な
せる半導体層とすることが好ましい。
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が
、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは
１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上である酸化物半導体層をい
う。
また、半導体層２４２に酸化物半導体層を用いる場合は、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ
Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）を用いることが好ましい。ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部を有する酸化
物半導体の一つである。
また、半導体層２４２に用いる酸化物半導体層は、ＣＡＡＣでない領域が当該酸化物半導
体層全体の２０％未満であることが好ましい。
ＣＡＡＣ－ＯＳは誘電率異方性を有する。具体的には、ＣＡＡＣ－ＯＳはａ軸方向および
ｂ軸方向の誘電率よりも、ｃ軸方向の誘電率が大きい。チャネルが形成される半導体層に
ＣＡＡＣ－ＯＳを用いて、ゲート電極をｃ軸方向に配置したトランジスタは、ｃ軸方向の
誘電率が大きいため、ゲート電極から生じる電界がＣＡＡＣ－ＯＳ全体に届きやすい。よ
って、サブスレッショルドスイング値（Ｓ値）を小さくすることができる。また、半導体
層にＣＡＡＣ－ＯＳを用いたトランジスタは、微細化によるＳ値の増大が生じにくい。
また、ＣＡＡＣ－ＯＳはａ軸方向およびｂ軸方向の誘電率が小さいため、ソースとドレイ
ン間に生じる電界の影響が緩和される。よって、チャネル長変調効果や、短チャネル効果
、などが生じにくく、トランジスタの信頼性を高めることができる。
ここで、チャネル長変調効果とは、ドレイン電圧がしきい値電圧よりも高い場合に、ドレ
イン側から空乏層が広がり、実効上のチャネル長が短くなる現象を言う。また、短チャネ
ル効果とは、チャネル長が短くなることにより、しきい値電圧の低下などの電気特性の悪
化が生じる現象を言う。微細なトランジスタほど、これらの現象による電気特性の劣化が
生じやすい。
酸化物半導体層の形成後、酸素ドープ処理を行ってもよい。また、酸化物半導体層に含ま
れる水分または水素などの不純物をさらに低減して、酸化物半導体層を高純度化するため
に、加熱処理を行うことが好ましい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾
燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定
した場合の水分量が２０ｐｐｍ（露点換算で－５５℃）以下、好ましくは１ｐｐｍ以下、
好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層に加熱処理を施す。なお
、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含
有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であ
り、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層２２６に含まれる酸素を
酸化物半導体層中に拡散させ、当該酸化物半導体層に含まれる酸素欠損を低減することが
できる。なお、不活性雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガス
を１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。な
お、加熱処理は、酸化物半導体層の形成後であればいつ行ってもよい。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導ま
たは熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉や、ＬＲ
ＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、
メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウム
ランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を
加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えば
よい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招く
ため好ましくない。
〔電極〕
電極２４３、電極２２４、電極２４４ａ、電極２４４ｂ、電極２２５ａ、および電極２２
５ｂを形成するための導電性材料としては、アルミニウム、クロム、鉄、銅、銀、金、白
金、タンタル、ニッケル、コバルト、チタン、モリブデン、タングステン、ハフニウム、
バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ば
れた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含
有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドな
どのシリサイドを用いてもよい。これらの材料で形成される導電層を複数積層して用いて
もよい。
また、電極２４３、電極２２４、電極２４４ａ、電極２４４ｂ、電極２２５ａ、および電
極２２５ｂを形成するための導電性材料に、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステン
を含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイ
ンジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを
添加したインジウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルな
どの窒素を含む導電性材料を適用することもできる。また、前述した金属元素を含む材料
と、酸素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した
金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造とすることもでき
る。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電
性材料を組み合わせた積層構造とすることもできる。導電性材料の形成方法は特に限定さ
れず、蒸着法、ＣＶＤ法、スパッタリング法などの各種形成方法を用いることができる。
〔コンタクトプラグ〕
コンタクトプラグとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い
導電性材料を用いることができる。また、当該材料の側面および底面を、チタン層、窒化
チタン層またはこれらの積層からなるバリア層（拡散防止層）で覆ってもよい。この場合
、バリア層も含めてコンタクトプラグという場合がある。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態５）
上記実施の形態で開示した半導体装置は、表示装置の駆動回路に用いることができる。本
実施の形態では、上記実施の形態で開示した半導体装置を表示装置に用いる例について、
図面を用いて説明する。
＜表示装置の一例＞
図２９（Ａ）は、表示装置５００の構成例を説明するブロック図である。図２９（Ａ）に
示す表示装置５００は、駆動回路５１１、駆動回路５２１ａ、駆動回路５２１ｂ、および
表示領域５３１を有している。なお、駆動回路５１１、駆動回路５２１ａ、および駆動回
路５２１ｂをまとめて「駆動回路」または「周辺駆動回路」という場合がある。
駆動回路５２１ａ、駆動回路５２１ｂは、例えば走査線駆動回路として機能できる。また
、駆動回路５１１は、例えば信号線駆動回路として機能できる。なお、駆動回路５２１ａ
、および駆動回路５２１ｂは、どちらか一方のみとしてもよい。また、表示領域５３１を
挟んで駆動回路５１１と向き合う位置に、何らかの回路を設けてもよい。
また、図２９（Ａ）に例示する表示装置５００は、各々が略平行に配設され、且つ、駆動
回路５２１ａ、および／または駆動回路５２１ｂによって電位が制御されるｍ本の配線５
３５と、各々が略平行に配設され、且つ、駆動回路５１１によって電位が制御されるｎ本
の配線５３６と、を有する。さらに、表示領域５３１はマトリクス状に配設された複数の
画素５３２を有する。画素５３２は、画素回路５３４および表示素子を有する。
また、３つの画素５３２を１つの画素として機能させることで、フルカラー表示を実現す
ることができる。３つの画素５３２は、それぞれが赤色光、緑色光、または青色光の、透
過率、反射率、または発光光量などを制御する。なお、３つの画素５３２で制御する光の
色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンダであってもよい。
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素５３２を加えて
、４つの画素５３２をまとめて１つの画素として機能させてもよい。白色光を制御する画
素５３２を加えることで、表示領域の輝度を高めることができる。また、１つの画素とし
て機能させる画素５３２を増やし、赤、緑、青、黄、シアン、およびマゼンダを適宜組み
合わせて用いることにより、再現可能な色域を広げることができる。
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「
２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示
装置５００を実現することができる。また、例えば、画素を３８４０×２１６０のマトリ
クス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、
「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することがで
きる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆる
スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）
の解像度で表示可能な表示装置５００を実現することができる。画素を増やすことで、１
６Ｋや３２Ｋの解像度で表示可能な表示装置５００を実現することも可能である。
ｉ行目の配線５３５＿ｉ（ｉは１以上ｍ以下の自然数。）は、表示領域５３１においてｍ
行ｎ列（ｍ、ｎは、ともに１以上の自然数。）に配設された複数の画素５３２のうち、ｉ
行に配設されたｎ個の画素５３２と電気的に接続される。また、ｊ列目の配線５３６＿ｊ
（ｊは１以上ｎ以下の自然数。）は、ｍ行ｎ列に配設された画素５３２のうち、ｊ列に配
設されたｍ個の画素５３２に電気的に接続される。
〔表示素子〕
表示装置５００は、様々な形態を用いること、または様々な表示素子を有することが出来
る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、
無機ＥＬ素子、または、有機物及び無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色
ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジ
スタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバ
ルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表
示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シ
ャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジ
ュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素
子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチュー
ブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射
率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドッ
トを用いてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又は
ＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌ
ｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示
装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の
一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ
、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などが
ある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例
としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル（ＰＤＰ）
であってもよい。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電
極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、
画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。
さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である
。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファ
イトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜として
もよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物
半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。
さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成するこ
とができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との
間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで
成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体
層は、スパッタ法で成膜することも可能である。
図２９（Ｂ）、図２９（Ｃ）、図３０（Ａ）、および図３０（Ｂ）は、画素５３２に用い
ることができる回路構成例を示している。
〔発光表示装置用画素回路の一例〕
図２９（Ｂ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、トラ
ンジスタ４６８と、トランジスタ４６４と、を有する。また、図２９（Ｂ）に示す画素回
路５３４は、表示素子として機能できる発光素子４６９と電気的に接続されている。
トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５３６＿ｊに電気的
に接続される。さらに、トランジスタ４６１のゲート電極は、配線５３５＿ｉに電気的に
接続される。配線５３６＿ｊからはビデオ信号が供給される。
トランジスタ４６１は、ビデオ信号のノード４６５への書き込みを制御する機能を有する
。
容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノー
ド４６７に電気的に接続される。また、トランジスタ４６１のソース電極およびドレイン
電極の他方は、ノード４６５に電気的に接続される。
容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能
を有する。
トランジスタ４６８のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６
８のゲート電極は、ノード４６５に電気的に接続される。
トランジスタ４６４のソース電極およびドレイン電極の一方は、電位供給線Ｖ０に電気的
に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４の
ゲート電極は、配線５３５＿ｉに電気的に接続される。
発光素子４６９のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、ノード４６７に電気的に接続される。
発光素子４６９としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともい
う）などを用いることができる。ただし、発光素子４６９としては、これに限定されず、
例えば無機材料からなる無機ＥＬ素子を用いても良い。
例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが
与えられ、他方には、低電源電位ＶＳＳが与えられる。
図２９（Ｂ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ、および
／または駆動回路５２１ｂにより各行の画素５３２を順次選択し、トランジスタ４６１、
およびトランジスタ４６４をオン状態にしてビデオ信号をノード４６５に書き込む。
ノード４６５にデータが書き込まれた画素５３２は、トランジスタ４６１、およびトラン
ジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込ま
れたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる
電流量が制御され、発光素子４６９は、流れる電流量に応じた輝度で発光する。これを行
毎に順次行うことにより、画像を表示できる。
また、図３０（Ａ）に示すように、トランジスタ４６１、トランジスタ４６４、およびト
ランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。図３０（
Ａ）に示すトランジスタ４６１、およびトランジスタ４６４は、ゲートがバックゲートと
電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。また、
トランジスタ４６８はバックゲートがノード４６７と電気的に接続されている。よって、
バックゲートがノード４６７と常に同じ電位となる。
〔液晶表示装置用画素回路の一例〕
図２９（Ｃ）に示す画素回路５３４は、トランジスタ４６１と、容量素子４６３と、を有
する。また、図２９（Ｃ）に示す画素回路５３４は、表示素子として機能できる液晶素子
４６２と電気的に接続されている。
液晶素子４６２の一対の電極の一方の電位は、画素回路５３４の仕様に応じて適宜設定さ
れる。例えば、液晶素子４６２の一対の電極の一方に、共通の電位（コモン電位）を与え
てもよいし、容量線ＣＬと同電位としてもよい。また、液晶素子４６２の一対の電極の一
方に、画素５３２毎に異なる電位を与えてもよい。液晶素子４６２の一対の電極の他方は
ノード４６６に電気的に接続されている。液晶素子４６２は、ノード４６６に書き込まれ
るデータにより配向状態が設定される。
液晶素子４６２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ
Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モー
ド、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉ
ｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒ
ｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として
様々なものを用いることができる。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。
ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック
相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現し
ないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物
を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が
１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依
存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビ
ング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示
装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させるこ
とが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に
分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる
方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
ｉ行ｊ列目の画素回路５３４において、トランジスタ４６１のソース電極およびドレイン
電極の一方は、配線５３６＿ｊに電気的に接続され、他方はノード４６６に電気的に接続
される。トランジスタ４６１のゲート電極は、配線５３５＿ｉに電気的に接続される。配
線５３６＿ｊからはビデオ信号が供給される。トランジスタ４６１は、ノード４６６への
ビデオ信号の書き込みを制御する機能を有する。
容量素子４６３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ
）に電気的に接続され、他方は、ノード４６６に電気的に接続される。なお、容量線ＣＬ
の電位の値は、画素回路５３４の仕様に応じて適宜設定される。容量素子４６３は、ノー
ド４６６に書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図２９（Ｃ）の画素回路５３４を有する表示装置５００では、駆動回路５２１ａ
、および／または駆動回路５２１ｂにより各行の画素回路５３４を順次選択し、トランジ
スタ４６１をオン状態にしてノード４６６にビデオ信号を書き込む。
ノード４６６にビデオ信号が書き込まれた画素回路５３４は、トランジスタ４６１がオフ
状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５３１に
画像を表示できる。
また、図３０（Ｂ）に示すように、トランジスタ４６１にバックゲートを有するトランジ
スタを用いてもよい。図３０（Ｂ）に示すトランジスタ４６１は、ゲートがバックゲート
と電気的に接続されている。よって、ゲートとバックゲートが常に同じ電位となる。
〔周辺回路の構成例〕
次に、図３１（Ａ）を用いて駆動回路５１１の構成例を説明する。駆動回路５１１は、シ
フトレジスタ５１２、およびＤＡ変換出力回路５１３を有する。
シフトレジスタ５１２はｎ個のレジスタＳＲ（レジスタＳＲ＿１乃至レジスタＳＲ＿ｎ）
を有する。シフトレジスタ５１２にはスタートパルスＳＰ、クロック信号ＣＬＫなどが入
力される。シフトレジスタ５１２を構成する回路に、上記実施の形態に開示した半導体装
置を用いることができる。
ＤＡ変換出力回路５１３は、ｎ個の変換出力回路ＣＡ（変換出力回路ＣＡ＿１乃至変換出
力回路ＣＡ＿ｎ）を有する。また、ＤＡ変換出力回路５１３には映像情報を含むデジタル
信号などが入力される。変換出力回路ＣＡは、入力されたデジタル信号をアナログ電圧信
号に変換する機能を有する。
〔周辺回路の動作例〕
本実施の形態では、駆動回路５１１が、ｉ行目の画素回路５３４に接続する配線５３６＿
ｊにビデオ信号を供給する動作について説明する。
ｉ行目の配線５３５＿ｉが選択されると、シフトレジスタ５１２にスタートパルスＳＰが
入力される。シフトレジスタ５１２が有するレジスタＳＲ＿１乃至レジスタＳＲ＿ｎの出
力は、スタートパルスＳＰをきっかけとして、クロック信号ＣＬＫと同期して順送りされ
る。このため、動作する変換出力回路ＣＡ＿ｊがクロック信号ＣＬＫと同期して順次選択
される。
具体的には、シフトレジスタ５１２にスタートパルスＳＰが入力されると、まず１番目の
レジスタＳＲ＿１から１列目が選択されたことを知らせる列選択信号が変換出力回路ＣＡ
＿１に入力される。よって、ｊ列目が選択されたことを知らせる列選択信号は変換出力回
路ＣＡ＿ｊに入力される。
列選択信号が入力された変換出力回路ＣＡ＿ｊは、変換出力回路ＣＡ＿ｊに入力されたデ
ジタル信号をアナログ電圧信号（ビデオ信号）に変換して、配線５３６＿ｊに出力する。
上記動作が繰り返され、ｍ行ｎ列まで終了すると、次のフレームの書き込みが開始される
。このようにして、表示領域５３１に画像を表示させることができる。
また、図３１（Ｂ）に示すように、シフトレジスタ５１２とＤＡ変換出力回路５１３の間
にレベルシフタ５１４を設けてもよい。レベルシフタ５１４は、各列に対応するシフタＬ
Ｓ（シフタＬＳ＿１乃至シフタＬＳ＿ｎ）を有する。ｊ列目のシフタＬＳ＿ｊは、シフト
レジスタ５１２から出力された信号の電圧振幅を大きくして、変換出力回路ＣＡ＿ｊに入
力する機能を有する。レベルシフタ５１４を設けることで、シフトレジスタ５１２の動作
電圧を小さくすることができる。よって、表示装置５００の消費電力を低減することがで
きる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態６）
上記実施の形態に示したトランジスタおよび半導体装置を用いて、トランジスタを含む駆
動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成
することができる。上記実施の形態に示したトランジスタを用いることが可能な表示装置
の構成例について、図３２および図３３を用いて説明する。
＜液晶表示装置の一例およびＥＬ表示装置の一例＞
表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表示装置につ
いて説明する。図３２（Ａ）において、第１の基板４００１上に設けられた画素部４００
２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止さ
れている。図３２（Ａ）においては、第１の基板４００１上のシール材４００５によって
囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半
導体で形成された信号線駆動回路４００３、及び走査線駆動回路４００４が実装されてい
る。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に
与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒ
ｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図３２（Ｂ）及び図３２（Ｃ）において、第１の基板４００１上に設けられた画素部４０
０２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられてい
る。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けら
れている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１
とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
図３２（Ｂ）及び図３２（Ｃ）においては、第１の基板４００１上のシール材４００５に
よって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多
結晶半導体で形成された信号線駆動回路４００３が実装されている。図３２（Ｂ）及び図
３２（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素
部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図３２（Ｂ）及び図３２（Ｃ）においては、信号線駆動回路４００３を別途形成し、
第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線
駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路
の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンデ
ィング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ
Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図
３２（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装す
る例であり、図３２（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり
、図３２（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有して
おり、上記実施の形態で示したトランジスタを適用することができる。
図３３（Ａ）及び図３３（Ｂ）は、図３２（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の断
面構成を示す断面図である。図３３（Ａ）及び図３３（Ｂ）に示す表示装置は電極４０１
５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を
介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１
１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続され
ている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、ト
ランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同
じ導電層で形成されている。
また第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、ト
ランジスタを複数有しており、図３３（Ａ）及び図３３（Ｂ）では、画素部４００２に含
まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１
１とを例示している。図３３（Ａ）では、トランジスタ４０１０およびトランジスタ４０
１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図３３
（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けら
れている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２
上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１０３が形成されている
。
電極４０１７はバックゲート電極として機能することができる。
トランジスタ４０１０およびトランジスタ４０１１は、上記実施の形態で示したトランジ
スタを用いることができる。上記実施の形態で例示したトランジスタは、電気特性変動が
抑制されており、電気的に安定である。よって、図３３（Ａ）及び図３３（Ｂ）で示す本
実施の形態の表示装置を信頼性の高い表示装置とすることができる。
なお、図３３（Ａ）および図３３（Ｂ）では、トランジスタ４０１０およびトランジスタ
４０１１として、上記実施の形態に示したトランジスタ４５２と同様の構造を有するトラ
ンジスタを用いる場合について例示している。
また、図３３（Ａ）および図３３（Ｂ）に示す表示装置は、容量素子４０２０を有する。
容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一
部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電
極４０１７と同じ導電層で形成されている。
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリ
ーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の
容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量
を、液晶容量に対して１／３以下、さらには１／５以下とすることができる。ＯＳトラン
ジスタを用いることにより、容量素子の形成を省略することもできる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図３
３（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図３３（Ａ）
において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４
０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜とし
て機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は
第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶
層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサ
であり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御
するために設けられている。なお球状のスペーサを用いていても良い。
なお、トランジスタ４０１０およびトランジスタ４０１１としてＯＳトランジスタを用い
ることが好ましい。ＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低く
することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電
源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少な
くすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能
である。よって、表示装置の画素部に上記トランジスタを用いることで、高画質な画像を
提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製す
ることが可能となるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位
相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトな
どを用いてもよい。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に
発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子
の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰
極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に
含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別さ
れ、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔
がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合す
ることにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る
際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素
子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質
、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ
性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法な
どの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタ及び発光素子を形成し、当該基板とは逆側の面から発光を取り
出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（
ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション
）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図３３（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」とも
いう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられ
たトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１
の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構
成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４
５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成
することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４０
０５によって封止された空間には充填材４５１４が設けられ密封されている。このように
、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィ
ルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ま
しい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、
ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）または
ＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４
に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常
温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることが
できる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すこと
ができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り
込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対
向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び
電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いるこ
とができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属
、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる
。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若
しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導
体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくは
その誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したトランジスタを用いることで、信頼性のよい表示装置を提供する
ことができる。また、上記実施の形態で示したトランジスタを用いることで、高精細化や
、大面積化が可能で、表示品質の良い表示装置を提供することができる。また、消費電力
が低減された表示装置を提供することができる。
＜表示モジュールの一例＞
上述したトランジスタを使用した半導体装置の一例として、表示モジュールについて説明
する。図３４に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００
２との間に、ＦＰＣ６００３に接続されたタッチセンサ６００４、ＦＰＣ６００５に接続
された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリン
ト基板６０１０、バッテリ６０１１を有する。なお、バックライトユニット６００７、バ
ッテリ６０１１、タッチセンサ６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、タッチセンサ６００４、表示パネル６００６、
プリント基板６０１０に実装された集積回路などに用いることができる。例えば、表示パ
ネル６００６に前述した表示装置を用いることができる。
上部カバー６００１および下部カバー６００２は、タッチセンサ６００４や表示パネル６
００６などのサイズに合わせて、形状や寸法を適宜変更することができる。
タッチセンサ６００４は、抵抗膜方式または静電容量方式のタッチセンサを表示パネル６
００６に重畳して用いることができる。表示パネル６００６にタッチセンサの機能を付加
することも可能である。例えば、表示パネル６００６の各画素内にタッチセンサ用電極を
設け、静電容量方式のタッチパネル機能を付加することなども可能である。または、表示
パネル６００６の各画素内に光センサを設け、光学式のタッチセンサの機能を付加するこ
となども可能である。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライト
ユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。また、表示パネル
６００６に発光表示装置などを用いる場合は、バックライトユニット６００７を省略する
ことができる。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０側から
発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム６
００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路などを有する。電源回路に電力を供給する電源としては、バッテリ６０１１で
あってもよいし、商用電源であってもよい。なお、電源として商用電源を用いる場合には
、バッテリ６０１１を省略することができる。
また、表示モジュール６０００に、偏光板、位相差板、プリズムシートなどの部材を追加
して設けてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態７）
上記実施の形態に示した半導体装置は、照明装置などに用いることができる。一例として
、図３５（Ａ）に、照明装置１１００のブロック図を示す。照明装置１１００は、コント
ローラ１１０１、プリドライバ１１０２、電圧生成回路１１０３、および発光部１１０４
を有する。上記実施の形態に示した半導体装置は、例えば、プリドライバ１１０２に用い
ることができる。
発光部１１０４は１以上のＬＥＤ１１１４を有する。なお、本実施の形態では、発光素子
としてＬＥＤを例示しているが、他の発光素子を用いてもよい。電圧生成回路１１０３は
発光部１１０４に供給する電圧を生成するための回路である。電圧生成回路１１０３とし
て、例えばスイッチングレギュレータを用いてもよい。プリドライバ１１０２は電圧生成
回路１１０３を駆動するための回路である。よって、電圧生成回路１１０３から出力され
る電圧は、プリドライバ１１０２により制御される。
コントローラ１１０１は、例えば、輝度調整回路、発光部短絡検出回路、調光用ＰＷＭ信
号生成部などを有する（図示せず。）。コントローラ１１０１は、発光部１１０４の発光
輝度を決定する信号をプリドライバ１１０２に供給する。また、別途、温度センサ、光セ
ンサなどの検出器を設けて、これらの検出器から得られた情報を加味した信号をプリドラ
イバ１１０２に供給することもできる。
また、照明装置１１００は様々な分野の照明装置に適用することができる。例えば、屋内
用照明装置（ＬＥＤ電球や、ＬＥＤ蛍光灯）、屋外用照明装置、液晶表示装置（ＬＣＤ）
のバックライト装置、車両（自動車、２輪車など）の照明装置、鉄道車両の照明装置、信
号灯器、電光掲示板、電光標識などがある。例えば、車両用照明装置としては、ヘッドラ
ンプ（前照灯）、フロントコンビ―ネーションランプ、デイタイムランニングランプ、リ
アコンビネーションランプ、方向指示灯、ルームランプなどがある。
また、上記実施の形態に示した半導体装置は、モータの動作を制御するモータ駆動装置な
どに用いることができる。一例として、図３５（Ｂ）に、モータ駆動装置１２００のブロ
ック図を示す。モータ駆動装置１２００は、コントローラ１２０１、プリドライバ１２０
２、電圧生成回路１２０３、およびモータ１２０４を有する。上記実施の形態に示した半
導体装置は、例えば、プリドライバ１２０２に用いることができる。
電圧生成回路１２０３はモータ１２０４に供給する電圧を生成するための回路である。電
圧生成回路１２０３として、例えばパワートランジスタを用いてもよい。プリドライバ１
２０２は電圧生成回路１２０３を駆動するための回路である。よって、電圧生成回路１２
０３から出力される電圧は、プリドライバ１２０２により制御される。
コントローラ１２０１は、モータ１２０４の出力を決定する信号をプリドライバ１２０２
に供給する。コントローラ１２０１は、別途設けられた検出器から得た情報により、モー
タ１２０４の出力を決定することができる。
本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることが
できる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置などを電子部品に適用する例
、および該電子部品を具備する電子機器の例について、図３６、図３７を用いて説明する
。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は
、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本
実施の形態では、電子部品の一例について説明する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該
半導体装置以外の部品が組み合わされて完成する。
図３６（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において
上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（
半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップ
Ｓ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品
の小型化を図ることができる。
次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。
そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボン
ディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリード
フレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適し
た方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合
してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気
的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、
銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディング
や、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モー
ルド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂
で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な
外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減す
ることができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステ
ップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のは
んだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成
形工程」を行なう（ステップＳ７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう
（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（
ステップＳ９）を経て、電子部品が完成する）。
以上説明した電子部品は、上述の実施の形態で説明したトランジスタを含む構成とするこ
とができる。そのため、高温環境下における誤動作が低減され、且つ製造コストの抑制が
図られた半導体装置を有する電子部品を実現することができる。該電子部品は、高温環境
下における誤動作が低減され、且つ製造コストの抑制が図られた半導体装置を含むため、
使用環境の制限が緩和され、小型化が図られた電子部品である。
また、完成した電子部品の斜視模式図を図３６（Ｂ）に示す。図３６（Ｂ）では、電子部
品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示して
いる。図３６（Ｂ）に示す電子部品７００は、リード７０５および半導体装置７０３を示
している。半導体装置７０３としては、上記実施の形態に示した半導体装置などを用いる
ことができる。
図３６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このよ
うな電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に
接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実
装基板７０４は、電子機器などに用いられる。
次いで図３７を参照して、固定電源の電力で駆動する乗物類（自転車等）等に設けられる
、インバータやモータなどを駆動する駆動回路に、上述の電子部品を適用する応用例につ
いて説明する。
図３７（Ａ）は、応用例として、電動自転車１０１０を示している。電動自転車１０１０
は、モータ１０１１に電流を流すことによって動力を得るものである。また電動自転車１
０１０は、モータ１０１１に流す電流を供給するための蓄電装置１０１２、およびモータ
１０１１を駆動するための駆動回路１０１３、を有する。なお、図３７（Ａ）ではペダル
を図示したが、なくてもよい。
駆動回路１０１３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた
実装基板が搭載されている。そのため、小型化が図られた電子部品を備えた電動自転車を
実現することができる。また、消費電力が少なく、航続距離の長い電動自転車を実現する
ことができる。また、信頼性の良好な電動自転車を実現することができる。
図３７（Ｂ）は、別の応用例として、電気自動車１０２０を示している。電気自動車１０
２０は、モータ１０２１に電流を流すことによって動力を得るものである。また電気自動
車１０２０は、モータ１０２１に流す電流を供給するための蓄電装置１０２２、およびモ
ータ１０２１を駆動するための駆動回路１０２３、を有する。
駆動回路１０２３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた
実装基板が搭載されている。そのため、小型化が図られた電子部品を備えた電気自動車を
実現することができる。また、消費電力が少なく、航続距離の長い電気自動車を実現する
ことができる。また、信頼性の良好な電気自動車を実現することができる。
また、先の実施の形態に示す半導体装置を有する電子部品は、電気自動車（ＥＶ）だけで
なく、ハイブリッド車（ＨＥＶ）やプラグインハイブリッド車（ＰＨＥＶ）などに用いる
こともできる。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有
する電子部品が設けられた実装基板が搭載されている。このため、小型化が図られた電子
部品を備えた電子機器を実現することができる。また、消費電力が少ない電子機器を実現
することができる。また、信頼性の良好な電子機器を実現することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
（実施の形態９）
本発明の一態様に係る半導体装置は、様々な電子機器の制御回路に用いることができる。
図３８に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置
、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッ
サ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶さ
れた静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープ
レコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機
、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ
機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音
声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周
波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エア
コンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥
器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中
電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。
さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット
、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置などの産業機器
が挙げられる。
また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇
に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電
動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、
これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自
転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプ
ター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる
。
図３８に、電子機器の一例を示す。図３８において、表示装置８０００は、本発明の一態
様に係る半導体装置８００４を用いた電子機器の一例である。具体的に、表示装置８００
０は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカ部
８００３、半導体装置８００４、蓄電装置８００５などを有する。本発明の一態様に係る
半導体装置８００４は、筐体８００１の内部に設けられている。半導体装置８００４によ
り、表示装置８０００内部にある冷却ファンなどの冷却装置の駆動や発光輝度の調整など
を制御することができる。また、表示装置８０００は、商用電源から電力の供給を受ける
こともできるし、蓄電装置８００５に蓄積された電力を用いることもできる。
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光
装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉ
ｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ
Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの表示装置を用いることができる。
なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など
、全ての情報表示用表示装置が含まれる。
図３８において、据え付け型の照明装置８１００は、本発明の一態様に係る半導体装置８
１０３を用いた電子機器の一例である。具体的に、照明装置８１００は、筐体８１０１、
光源８１０２、半導体装置８１０３、蓄電装置８１０５などを有する。図３８では、半導
体装置８１０３が、筐体８１０１及び光源８１０２が据え付けられた天井８１０４の内部
に設けられている場合を例示しているが、半導体装置８１０３は、筐体８１０１の内部に
設けられていても良い。半導体装置８１０３により、光源８１０２の発光輝度などを制御
することができる。また、照明装置８１００は、商用電源から電力の供給を受けることも
できるし、蓄電装置に蓄積された電力を用いることもできる。
なお、図３８では天井８１０４に設けられた据え付け型の照明装置８１００を例示してい
るが、本発明の一態様に係る半導体装置は、天井８１０４以外、例えば側壁８４０５、床
８４０６、窓８４０７などに設けられた据え付け型の照明装置に用いることもできるし、
卓上型の照明装置などに用いることもできる。
また、光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができ
る。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光
素子が、上記人工光源の一例として挙げられる。
図３８において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、
本発明の一態様に係る半導体装置８２０３を用いた電子機器の一例である。具体的に、室
内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３、蓄電装置８２０
５などを有する。図３８では、半導体装置８２０３が、室内機８２００に設けられている
場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていても良い。
或いは、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられてい
ても良い。半導体装置８２０３により、エアコンディショナーのコンプレッサに用いられ
るモータの動作を制御することができる。また、エアコンディショナーは、商用電源から
電力の供給を受けることもできるし、蓄電装置８２０５に蓄積された電力を用いることも
できる。
なお、図３８では、室内機と室外機で構成されるセパレート型のエアコンディショナーを
例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコン
ディショナーに、本発明の一態様に係る半導体装置を用いることもできる。
図３８において、電気冷凍冷蔵庫８３００は、本発明の一態様に係る半導体装置８３０４
を用いた電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、
冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４、蓄電装置８３０５など
を有する。図３８では、蓄電装置８３０５が、筐体８３０１の内部に設けられている半導
体装置８３０４により、電気冷凍冷蔵庫８３００のコンプレッサに用いられるモータの動
作を制御することができる。また、電気冷凍冷蔵庫８３００は、商用電源から電力の供給
を受けることもできるし、蓄電装置８３０５に蓄積された電力を用いることもできる。
図３９（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２
９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作スイッチ２９
０７等を有する。また、携帯型ゲーム機２９００は、筐体２９０１の内側にアンテナ、バ
ッテリなどを備える。なお、図３９（Ａ）に示した携帯型ゲーム機は、２つの表示部２９
０３と表示部２９０４とを有しているが、表示部の数は、これに限定されない。表示部２
９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等に
より操作可能となっている。
図３９（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９
１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ
２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタ
ッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、
バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブ
レット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いる
ことができる。
図３９（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部
２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。ま
た、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッ
テリなどを備える。
図３９（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９
４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作
スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４
３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内
側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部
２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９
４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の
角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の
切り換えを行うことができる。
図３９（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１
、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にア
ンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持さ
れている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレ
キシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図３９（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、
表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端
子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バ
ッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、
音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実
行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができ
る。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れるこ
とで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触
れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻
設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及
び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば
、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９
６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である
。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話
することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末
とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６
６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無
線給電により行ってもよい。
図３９（Ｇ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、
車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動
車２９８０は、アンテナ、バッテリなどを備える。
本発明の一態様の半導体装置は、上述した電子機器の表示部、発光部、またはモータなど
の制御部などに用いることができる。なお、上述した電子機器のうち、特に、電子レンジ
などの高周波加熱装置、電気炊飯器などの電子機器は、短時間で高い電力を必要とする。
また、一定期間安定して高い電力を制御する必要がある。本発明の一態様に係る半導体装
置を用いることで、電力の制御を安定して行なうことができるため、信頼性の高い電子機
器を実現することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
Ｓｉｌｖａｃｏ社の回路シミュレータＳｍａｒｔｓｐｉｃｅ ｖｅｒｓｉｏｎ４．１０．
６．Ｒを用いて、半導体装置１００の動作を検証した。検証に用いた回路モデルを図４０
に示す。当該回路シミュレータではバックゲートを有するトランジスタのモデルが無いた
め、トランジスタ１１１として、トランジスタ１１１ａとトランジスタ１１１ｂを並列に
接続したモデルを用いた。
主な設定パラメータは、Ｌｅｖｅｌ＝３６、ＶＴＯ＝０．４１９７Ｖ、ゲート絶縁層の厚
さ＝２０ｎｍ、トランジスタ１１１ａのＬ／Ｗ＝０．５μｍ／３００μｍ、トランジスタ
１１１ｂのＬ／Ｗ＝０．５μｍ／３００μｍ、トランジスタ１１２のＬ／Ｗ＝０．５μｍ
／１０００μｍ、トランジスタ１１３のＬ／Ｗ＝０．５μｍ／４００μｍ、容量素子１１
７の容量＝１０ｐＦ、ＶＤＤ＝３．３Ｖ、ＧＮＤ＝ＶＳＳ＝０Ｖである。
図４０に示す回路図において、ＶＩＮは端子１０２に供給される信号を示す。また、ＶＯ
ＵＴは端子１０５に供給される信号を示す。また、ＶＩＮＢ１は配線１２４に供給される
信号を示す。また、ＶＩＮＢ２は配線１２３に供給される信号を示す。また、ＶＦ１は、
ノード１３２の電位を示す。
図４１に検証結果を示す。期間１５１においてＶＩＮがＨ電位（ＶＤＤ）になると、ＶＯ
ＵＴがＬ電位（ＧＮＤ＝ＶＳＳ）になる。また、期間１５２においてＶＩＮがＬ電位にな
ると、ＶＯＵＴがＨ電位以上になる。検証結果から、半導体装置１００がインバータ回路
として機能できることが確認できた。
１００ 半導体装置
１０２ 端子
１０５ 端子
１１０ 半導体装置
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１７ 容量素子
１２０ 半導体装置
１２１ 配線
１２２ 配線
１２３ 配線
１２４ 配線
１２５ 配線
１２６ 配線
１３１ ノード
１３２ ノード
１５１ 期間
１５２ 期間
２２３ 電極
２２４ 電極
２２５ 絶縁層
２２６ 絶縁層
２２７ 絶縁層
２２８ 絶縁層
２２９ 絶縁層
２４２ 半導体層
２４３ 電極
２４６ 電極
２５５ 不純物
２６９ 領域
２７１ 基板
２７２ 絶縁層
２７３ 絶縁層
２７４ 絶縁層
２７５ 絶縁層
２７７ 絶縁層
２８２ 絶縁層
３８２ Ｅｃ
３８４ Ｅｃ
３８６ Ｅｃ
３９０ トラップ準位
４１０ トランジスタ
４１１ トランジスタ
４２０ トランジスタ
４２１ トランジスタ
４２５ トランジスタ
４２６ トランジスタ
４３０ トランジスタ
４３１ トランジスタ
４４０ トランジスタ
４４１ トランジスタ
４４２ トランジスタ
４４３ トランジスタ
４４４ トランジスタ
４４５ トランジスタ
４４６ トランジスタ
４４７ トランジスタ
４４８ トランジスタ
４５１ トランジスタ
４５２ トランジスタ
４５３ トランジスタ
４５４ トランジスタ
４６１ トランジスタ
４６２ 液晶素子
４６３ 容量素子
４６４ トランジスタ
４６５ ノード
４６６ ノード
４６７ ノード
４６８ トランジスタ
４６９ 発光素子
５００ 表示装置
５１１ 駆動回路
５１２ シフトレジスタ
５１３ ＤＡ変換出力回路
５１４ レベルシフタ
５３１ 表示領域
５３２ 画素
５３４ 画素回路
５３５ 配線
５３６ 配線
７００ 電子部品
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
７０５ リード
１０１０ 電動自転車
１０１１ モータ
１０１２ 蓄電装置
１０１３ 駆動回路
１０２０ 電気自動車
１０２１ モータ
１０２２ 蓄電装置
１０２３ 駆動回路
１１００ 照明装置
１１０１ コントローラ
１１０２ プリドライバ
１１０３ 電圧生成回路
１１０４ 発光部
１１１４ ＬＥＤ
１２００ モータ駆動装置
１２０１ コントローラ
１２０２ プリドライバ
１２０３ 電圧生成回路
１２０４ モータ
２９００ 携帯型ゲーム機
２９０１ 筐体
２９０２ 筐体
２９０３ 表示部
２９０４ 表示部
２９０５ マイクロホン
２９０６ スピーカ
２９０７ 操作スイッチ
２９０８ スタイラス
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９６７ アイコン
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチセンサ
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリ
８０００ 表示装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ 半導体装置
８００５ 蓄電装置
８１００ 照明装置
８１０１ 筐体
８１０２ 光源
８１０３ 半導体装置
８１０４ 天井
８１０５ 蓄電装置
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ 半導体装置
８２０４ 室外機
８２０５ 蓄電装置
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ 半導体装置
８３０５ 蓄電装置
８４０５ 側壁
８４０６ 床
８４０７ 窓
１００ａ 半導体装置
１００ｂ 半導体装置
１００ｃ 半導体装置
１００ｄ 半導体装置
１１０ａ 半導体装置
１１０ｂ 半導体装置
１１１ａ トランジスタ
１１１ｂ トランジスタ
１２０ａ 半導体装置
１２０ｂ 半導体装置
１２０ｃ 半導体装置
２２５ａ 電極
２２５ｂ 電極
２２５ｃ 電極
２４２ａ 半導体層
２４２ｂ 半導体層
２４２ｃ 半導体層
２４２ｉ 半導体層
２４２ｔ 半導体層
２４２ｕ 半導体層
２４４ａ 電極
２４４ｂ 電極
２４４ｃ 電極
２４７ａ 開口
２４７ｂ 開口
２４７ｃ 開口
２４７ｄ 開口
３８３ａ Ｅｃ
３８３ｂ Ｅｃ
３８３ｃ Ｅｃ
４０１８ｂ ＦＰＣ
４５１ａ トランジスタ
４５３ａ トランジスタ
４５４ａ トランジスタ
５２１ａ 駆動回路
５２１ｂ 駆動回路
５３５＿ｉ 配線
５３６＿ｊ 配線

Claims (2)

  1. 第１乃至第４トランジスタと、容量素子と、を有し、
    前記第１トランジスタは第１ゲートおよび第２ゲートを有し、
    前記第１トランジスタのソースまたはドレインの一方は第１配線と電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は前記第１トランジスタの第１ゲートと電気的に接続され、
    前記第１トランジスタの第２ゲートは第２配線と電気的に接続され、
    前記第２トランジスタのソースまたはドレインの一方は前記第１トランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第２トランジスタのソースまたはドレインの他方は第３配線と電気的に接続され、
    前記第３トランジスタのソースまたはドレインの一方は第４配線と電気的に接続され、
    前記第３トランジスタのソースまたはドレインの他方は前記容量素子の一方の電極と電気的に接続され、
    前記第３トランジスタのゲートは前記第４配線と電気的に接続され、
    前記容量素子の他方の電極は前記第１トランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第４トランジスタのソースまたはドレインの一方は前記第３トランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第４トランジスタのソースまたはドレインの他方は前記第３配線と電気的に接続され、
    前記第４トランジスタのゲートは前記第２トランジスタのゲートと電気的に接続され、
    前記第１乃至前記第４トランジスタの各々は、
    第１の絶縁層上に設けられ、且つチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上の第２の絶縁層と、
    前記第２の絶縁層上に設けられ、且つゲート電極としての機能を有する第１の導電層と、を有し、
    前記第１の絶縁層は、前記酸化物半導体層と重なる第１の部分において第１の膜厚と、前記酸化物半導体層と重ならない第２の部分において第２の膜厚と、を有し、
    前記第２の膜厚は、前記第１の膜厚より小さく、
    チャネル幅方向の断面視において、前記第１の導電層は、前記第２の絶縁層を介して前記酸化物半導体層の側面と対向する領域と、前記第２の絶縁層を介して前記第１の絶縁層の第２の部分の側面と対向する領域と、を有する、半導体装置。
  2. 第１乃至第４トランジスタと、容量素子と、を有し、
    前記第１トランジスタは第１ゲートおよび第２ゲートを有し、
    前記第１トランジスタのソースまたはドレインの一方は第１配線と電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は前記第１トランジスタの第１ゲートと電気的に接続され、
    前記第１トランジスタの第２ゲートは第２配線と電気的に接続され、
    前記第２トランジスタのソースまたはドレインの一方は前記第１トランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第２トランジスタのソースまたはドレインの他方は第３配線と電気的に接続され、
    前記第３トランジスタのソースまたはドレインの一方は第４配線と電気的に接続され、
    前記第３トランジスタのソースまたはドレインの他方は前記容量素子の一方の電極と電気的に接続され、
    前記第３トランジスタのゲートは前記第４配線と電気的に接続され、
    前記容量素子の他方の電極は前記第１トランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第４トランジスタのソースまたはドレインの一方は前記第３トランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第４トランジスタのソースまたはドレインの他方は前記第３配線と電気的に接続され、
    前記第４トランジスタのゲートは前記第２トランジスタのゲートと電気的に接続され、
    前記第１乃至前記第４トランジスタの各々は、
    第１の絶縁層上に設けられ、且つチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上の第２の絶縁層と、
    前記第２の絶縁層上に設けられ、且つゲート電極としての機能を有する第１の導電層と、を有し、
    前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
    前記第１の絶縁層は、前記酸化物半導体層と重なる第１の部分において第１の膜厚と、前記酸化物半導体層と重ならない第２の部分において第２の膜厚と、を有し、
    前記第２の膜厚は、前記第１の膜厚より小さく、
    チャネル幅方向の断面視において、前記第１の導電層は、前記第２の絶縁層を介して前記酸化物半導体層の側面と対向する領域と、前記第２の絶縁層を介して前記第１の絶縁層の第２の部分の側面と対向する領域と、を有する、半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160358566A1 (en) * 2015-06-08 2016-12-08 Boe Technology Group Co., Ltd. Shift register unit and driving method thereof, gate driving circuit and display device
US10505540B2 (en) 2017-03-08 2019-12-10 Tacho Holdings, Llc Unipolar logic circuits
US10079602B1 (en) 2017-10-10 2018-09-18 Tacho Holdings, Llc Unipolar latched logic circuits
US11228315B2 (en) 2017-10-10 2022-01-18 Tacho Holdings, Llc Three-dimensional logic circuit
US11750191B2 (en) 2017-10-10 2023-09-05 Tacho Holdings, Llc Three-dimensional logic circuit
US10727835B2 (en) 2017-10-10 2020-07-28 Tacho Holdings, Llc Three-dimensional logic circuit
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10825744B2 (en) * 2018-09-20 2020-11-03 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US11410257B2 (en) * 2019-01-08 2022-08-09 Rauland-Borg Corporation Message boards
KR20210138826A (ko) 2020-05-12 2021-11-22 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210142046A (ko) 2020-05-15 2021-11-24 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002328643A (ja) 2001-04-27 2002-11-15 Semiconductor Energy Lab Co Ltd 表示装置の駆動回路
JP2003029707A (ja) 2001-07-16 2003-01-31 Semiconductor Energy Lab Co Ltd 発光装置
US20080136809A1 (en) 2006-12-11 2008-06-12 Samsung Electronics Co., Ltd. Liquid crystal displays
JP2009094927A (ja) 2007-10-11 2009-04-30 Seiko Epson Corp バッファ、レベルシフト回路及び表示装置

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5483759A (en) * 1977-12-17 1979-07-04 Toshiba Corp Mos inverter circuit
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS639117A (ja) 1986-06-30 1988-01-14 Matsushita Electric Ind Co Ltd 半導体薄膜形成装置
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3182917B2 (ja) * 1992-09-25 2001-07-03 富士通株式会社 負電圧バイアス回路及び半導体記憶装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5786724A (en) * 1996-12-17 1998-07-28 Texas Instruments Incorporated Control of body effect in MOS transistors by switching source-to-body bias
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4321266B2 (ja) * 2003-10-16 2009-08-26 ソニー株式会社 インバータ回路および表示装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP4643996B2 (ja) * 2005-01-24 2011-03-02 ルネサスエレクトロニクス株式会社 チャージポンプ回路及びその昇圧方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
WO2007034384A2 (en) * 2005-09-20 2007-03-29 Nxp B.V. Single threshold and single conductivity type logic
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009260832A (ja) * 2008-04-18 2009-11-05 Toshiba Corp 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
WO2010061723A1 (en) * 2008-11-28 2010-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
CN103069717B (zh) 2010-08-06 2018-01-30 株式会社半导体能源研究所 半导体集成电路
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8988152B2 (en) * 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5980538B2 (ja) * 2012-03-29 2016-08-31 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002328643A (ja) 2001-04-27 2002-11-15 Semiconductor Energy Lab Co Ltd 表示装置の駆動回路
JP2003029707A (ja) 2001-07-16 2003-01-31 Semiconductor Energy Lab Co Ltd 発光装置
US20080136809A1 (en) 2006-12-11 2008-06-12 Samsung Electronics Co., Ltd. Liquid crystal displays
JP2009094927A (ja) 2007-10-11 2009-04-30 Seiko Epson Corp バッファ、レベルシフト回路及び表示装置

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