TW201729541A - 半導體裝置及電子裝置 - Google Patents

半導體裝置及電子裝置 Download PDF

Info

Publication number
TW201729541A
TW201729541A TW105129873A TW105129873A TW201729541A TW 201729541 A TW201729541 A TW 201729541A TW 105129873 A TW105129873 A TW 105129873A TW 105129873 A TW105129873 A TW 105129873A TW 201729541 A TW201729541 A TW 201729541A
Authority
TW
Taiwan
Prior art keywords
transistor
electrode
semiconductor layer
semiconductor
insulating layer
Prior art date
Application number
TW105129873A
Other languages
English (en)
Other versions
TWI703824B (zh
Inventor
塩野入豊
長塚修平
魚地秀貴
Original Assignee
半導體能源硏究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源硏究所股份有限公司 filed Critical 半導體能源硏究所股份有限公司
Publication of TW201729541A publication Critical patent/TW201729541A/zh
Application granted granted Critical
Publication of TWI703824B publication Critical patent/TWI703824B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
    • H05B45/30—Driver circuits
    • H05B45/37—Converter circuits
    • H05B45/3725—Switched mode power supply [SMPS]
    • H05B45/39—Circuits containing inverter bridges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

提供一種包括由具有同一導電型的電晶體構成的邏輯電路的半導體裝置等。在由同一導電型的電晶體構成的邏輯電路中，至少需要使用三個電晶體以及電容元件來防止輸出電壓下降。另外，藉由作為電晶體的半導體層使用氧化物半導體，可以實現輸出電壓大且高耐壓的邏輯電路。另外，藉由採用該邏輯電路可以實現輸出電壓大且高耐壓的半導體裝置。

Description

半導體裝置及電子裝置
本說明書等所公開的發明的一個實施方式的技術領域係關於物體、方法或製造方法。另外，本說明書等所公開的發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。尤其是，本說明書等中公開的發明的一個實施方式係關於半導體裝置及包括該半導體裝置的電子裝置。
注意，本說明書等中的半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。顯示裝置(液晶顯示裝置、發光顯示裝置等)、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、撮像裝置及電子裝置等有時包括半導體裝置。
近年，作為形成有通道的半導體層使用氧化物半導體(OS：Oxide Semiconductor)的電晶體(以下，也稱為“OS電晶體”)受到矚目。氧化物半導體可以利用濺射法等形成，例如，可以被用於構成大型顯示裝置的 電晶體的半導體層。此外，由於OS電晶體可以藉由對使用非晶矽作為形成有通道的半導體層的電晶體的生產設備進行部分改良而形成，所以還具有可以抑制設備投資的優點。
另外，已知使用OS電晶體的洩漏電流在非導通狀態下極小。例如，應用了使用OS電晶體的洩漏電流低的特性的低功耗CPU等已被公開(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2012-257187號公報。
然而，已知OS電晶體不容易實現p通道型電晶體。因此，當僅使用OS電晶體構成邏輯電路時，需要構成單極邏輯電路(由同一導電型的電晶體構成的邏輯電路)。
另外，即使實現了p通道型電晶體，由於在同一基板上分別形成p通道型電晶體及n通道型電晶體會增加製程數，而使半導體裝置的製造成本增加，導致生產率下降。因此，較佳為在同一基板上製造的薄膜電晶體為具有同一導電型的電晶體。但是，由同一導電型的電晶體構成的單極邏輯電路存在如下問題：輸出電壓會下降相當於電晶體的臨界電壓(也稱為“Vth”)的電壓。
本發明的一個實施方式的目的之一是提供一種生產率良好的半導體裝 置等。另外，本發明的一個實施方式的目的之一是提供一種功耗小的半導體裝置等。或者，本發明的一個實施方式的目的之一是提供一種可靠性良好的半導體裝置等。或者，本發明的一個實施方式的目的之一是提供一種包括輸出電壓不易下降的單極邏輯電路的半導體裝置等。本發明的目的之一是提供一種新穎的半導體裝置等。
注意，這些目的的記載並不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述目的以外的目的，可以從說明書、圖式以及申請專利範圍等的記載中衍生上述目的以外的目的。
在由同一導電型的電晶體構成的邏輯電路中，至少需要使用三個電晶體以及電容元件來防止輸出電壓下降。另外，藉由作為電晶體的半導體層使用氧化物半導體，可以實現輸出電壓大且高耐壓的邏輯電路。另外，藉由採用該邏輯電路可以實現輸出電壓大且高耐壓的半導體裝置。
本發明的一個實施方式的半導體裝置包括第一至第三電晶體及電容元件。第一電晶體包括第一閘極及第二閘極，第一電晶體的源極和汲極中的一個與第一佈線電連接，第一電晶體的源極和汲極中的另一個與第一電晶體的第一閘極電連接，第一電晶體的第二閘極與第四佈線電連接。第二電晶體的源極和汲極中的一個與第一電晶體的源極和汲極中的另一個電連接，第二電晶體的源極和汲極中的另一個與第二佈線電連接。第三電晶體的源極和汲極中的一個與第三佈線電連接，第三電晶體的源極和汲極中的另一個與電容元件的一個電極電連接，第三電晶體的閘極與第三佈線電連接。 電容元件的另一個電極與第一電晶體的源極和汲極中的另一個電連接。
或者，本發明的一個實施方式的半導體裝置包括第一至第三電晶體及電容元件。第一電晶體及第三電晶體都包括第一閘極及第二閘極，第一電晶體的源極和汲極中的一個與第一佈線電連接，第一電晶體的源極和汲極中的另一個與第一電晶體的第一閘極電連接，第一電晶體的第二閘極與第四佈線電連接。第二電晶體的源極和汲極中的一個與第一電晶體的源極和汲極中的另一個電連接，第二電晶體的源極和汲極中的另一個與第二佈線電連接。第三電晶體的源極和汲極中的一個與第三佈線電連接，第三電晶體的源極和汲極中的另一個與電容元件的一個電極電連接，第三電晶體的第一閘極與第三佈線電連接，第三電晶體的第二閘極與第三電晶體的源極和汲極中的另一個電連接。電容元件的另一個電極與第一電晶體的源極和汲極中的另一個電連接。
或者，本發明的一個實施方式的半導體裝置包括第一至第四電晶體及電容元件。第一電晶體包括第一閘極及第二閘極，第一電晶體的源極和汲極中的一個與第一佈線電連接，第一電晶體的源極和汲極中的另一個與第一電晶體的第一閘極電連接，第一電晶體的第二閘極與第二佈線電連接。第二電晶體的源極和汲極中的一個與第一電晶體的源極和汲極中的另一個電連接，第二電晶體的源極和汲極中的另一個與第三佈線電連接。第三電晶體的源極和汲極中的一個與第四佈線電連接，第三電晶體的源極和汲極中的另一個與電容元件的一個電極電連接，第三電晶體的閘極與第四佈線電連接。電容元件的另一個電極與第一電晶體的源極和汲極中的另一個電連接。第四電晶體的源極和汲極中的一個與第三電晶體的源極和汲極中的 另一個電連接，第四電晶體的源極和汲極中的另一個與第二佈線電連接，第四電晶體的閘極與第二電晶體的閘極電連接。
第一電晶體所包括的第一閘極和第二閘極中的一個可以用作閘極，另一個可以用作背閘極。第三電晶體所包括的第一閘極和第二閘極中的一個可以用作閘極，另一個可以用作背閘極。
另外，較佳為至少第一電晶體和第二電晶體中的一個是形成有通道的半導體層中包含氧化物半導體的電晶體。
本發明的一個實施方式可以提供一種生產率良好的半導體裝置等。或者，本發明的一個實施方式可以提供一種功耗小的半導體裝置等。或者，本發明的一個實施方式可以提供一種可靠性良好的半導體裝置等。或者，本發明的一個實施方式可以提供一種包括輸出電壓不易下降的單極邏輯電路的半導體裝置等。或者，本發明的一個實施方式可以提供一種新穎的半導體裝置等。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，從說明書、圖式、申請專利範圍等的記載看來除這些效果外的效果是顯然的，從而可以從說明書、圖式、申請專利範圍等的記載中衍生除這些效果外的效果。
100‧‧‧半導體裝置
102‧‧‧端子
105‧‧‧端子
110‧‧‧半導體裝置
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
114‧‧‧電晶體
117‧‧‧電容元件
120‧‧‧半導體裝置
121‧‧‧佈線
122‧‧‧佈線
123‧‧‧佈線
124‧‧‧佈線
125‧‧‧佈線
126‧‧‧佈線
131‧‧‧節點
132‧‧‧節點
151‧‧‧期間
152‧‧‧期間
201‧‧‧電晶體
223‧‧‧電極
224‧‧‧電極
225‧‧‧絕緣層
226‧‧‧絕緣層
227‧‧‧絕緣層
228‧‧‧絕緣層
229‧‧‧絕緣層
242‧‧‧半導體層
243‧‧‧電極
246‧‧‧電極
255‧‧‧雜質
269‧‧‧區域
271‧‧‧基板
272‧‧‧絕緣層
273‧‧‧絕緣層
274‧‧‧絕緣層
275‧‧‧絕緣層
277‧‧‧絕緣層
282‧‧‧絕緣層
382‧‧‧Ec
384‧‧‧Ec
386‧‧‧Ec
390‧‧‧陷阱能階
410‧‧‧電晶體
411‧‧‧電晶體
420‧‧‧電晶體
421‧‧‧電晶體
425‧‧‧電晶體
426‧‧‧電晶體
430‧‧‧電晶體
431‧‧‧電晶體
440‧‧‧電晶體
441‧‧‧電晶體
442‧‧‧電晶體
443‧‧‧電晶體
444‧‧‧電晶體
445‧‧‧電晶體
446‧‧‧電晶體
447‧‧‧電晶體
448‧‧‧電晶體
451‧‧‧電晶體
452‧‧‧電晶體
453‧‧‧電晶體
454‧‧‧電晶體
461‧‧‧電晶體
462‧‧‧液晶元件
463‧‧‧電容元件
464‧‧‧電晶體
465‧‧‧節點
466‧‧‧節點
467‧‧‧節點
468‧‧‧電晶體
469‧‧‧發光元件
500‧‧‧顯示裝置
511‧‧‧驅動電路
512‧‧‧移位暫存器
513‧‧‧DA轉換輸出電路
514‧‧‧位準轉換器
531‧‧‧顯示區域
532‧‧‧像素
534‧‧‧像素電路
535‧‧‧佈線
536‧‧‧佈線
700‧‧‧電子構件
702‧‧‧印刷基板
703‧‧‧半導體裝置
704‧‧‧電路板
705‧‧‧引線
1010‧‧‧電動自行車
1011‧‧‧電機
1012‧‧‧蓄電裝置
1013‧‧‧驅動電路
1020‧‧‧電動汽車
1021‧‧‧電機
1022‧‧‧蓄電裝置
1023‧‧‧驅動電路
1100‧‧‧照明設備
1101‧‧‧控制器
1102‧‧‧前置驅動器
1103‧‧‧電壓產生電路
1104‧‧‧發光部
1114‧‧‧LED
1200‧‧‧電機驅動裝置
1201‧‧‧控制器
1202‧‧‧前置驅動器
1203‧‧‧電壓產生電路
1204‧‧‧電機
2900‧‧‧可攜式遊戲機
2901‧‧‧外殼
2902‧‧‧外殼
2903‧‧‧顯示部
2904‧‧‧顯示部
2905‧‧‧麥克風
2906‧‧‧揚聲器
2907‧‧‧操作開關
2908‧‧‧觸控筆
2910‧‧‧資訊終端
2911‧‧‧外殼
2912‧‧‧顯示部
2913‧‧‧照相機
2914‧‧‧揚聲器部
2915‧‧‧操作開關
2916‧‧‧外部連接部
2917‧‧‧麥克風
2920‧‧‧膝上型個人電腦
2921‧‧‧外殼
2922‧‧‧顯示部
2923‧‧‧鍵盤
2924‧‧‧指向裝置
2940‧‧‧攝影機
2941‧‧‧外殼
2942‧‧‧外殼
2943‧‧‧顯示部
2944‧‧‧操作開關
2945‧‧‧透鏡
2946‧‧‧連接部
2950‧‧‧資訊終端
2951‧‧‧外殼
2952‧‧‧顯示部
2960‧‧‧資訊終端
2961‧‧‧外殼
2962‧‧‧顯示部
2963‧‧‧腕帶
2964‧‧‧錶扣
2965‧‧‧操作開關
2966‧‧‧輸入輸出端子
2967‧‧‧圖示
2980‧‧‧汽車
2981‧‧‧車體
2982‧‧‧車輪
2983‧‧‧儀表板
2984‧‧‧燈
4001‧‧‧基板
4002‧‧‧像素部
4003‧‧‧信號線驅動電路
4004‧‧‧掃描線驅動電路
4005‧‧‧密封劑
4006‧‧‧基板
4008‧‧‧液晶層
4010‧‧‧電晶體
4011‧‧‧電晶體
4013‧‧‧液晶元件
4014‧‧‧佈線
4015‧‧‧電極
4017‧‧‧電極
4018‧‧‧FPC
4019‧‧‧各向異性導電層
4020‧‧‧電容元件
4021‧‧‧電極
4030‧‧‧電極層
4031‧‧‧電極層
4032‧‧‧絕緣層
4033‧‧‧絕緣層
4035‧‧‧間隔物
4102‧‧‧絕緣層
4103‧‧‧絕緣層
4110‧‧‧絕緣層
4111‧‧‧絕緣層
4112‧‧‧絕緣層
4510‧‧‧分隔壁
4511‧‧‧發光層
4513‧‧‧發光元件
4514‧‧‧填充劑
6000‧‧‧顯示模組
6001‧‧‧上蓋
6002‧‧‧下蓋
6003‧‧‧FPC
6004‧‧‧觸控感測器
6005‧‧‧FPC
6006‧‧‧顯示面板
6007‧‧‧背光單元
6008‧‧‧光源
6009‧‧‧框架
6010‧‧‧印刷電路板
6011‧‧‧電池
8000‧‧‧顯示裝置
8001‧‧‧外殼
8002‧‧‧顯示部
8003‧‧‧揚聲器部
8004‧‧‧半導體裝置
8005‧‧‧蓄電裝置
8100‧‧‧照明設備
8101‧‧‧外殼
8102‧‧‧光源
8103‧‧‧半導體裝置
8104‧‧‧天花板
8105‧‧‧蓄電裝置
8200‧‧‧室內機
8201‧‧‧外殼
8202‧‧‧出風口
8203‧‧‧半導體裝置
8204‧‧‧室外機
8205‧‧‧蓄電裝置
8300‧‧‧電冷藏冷凍箱
8301‧‧‧外殼
8302‧‧‧冷藏室門
8303‧‧‧冷凍室門
8304‧‧‧半導體裝置
8305‧‧‧蓄電裝置
8405‧‧‧側壁
8406‧‧‧地板
8407‧‧‧窗戶
100a‧‧‧半導體裝置
100b‧‧‧半導體裝置
100c‧‧‧半導體裝置
100d‧‧‧半導體裝置
110a‧‧‧半導體裝置
110b‧‧‧半導體裝置
111a‧‧‧電晶體
111b‧‧‧電晶體
120a‧‧‧半導體裝置
120b‧‧‧半導體裝置
120c‧‧‧半導體裝置
224a‧‧‧電極
224b‧‧‧電極
225a‧‧‧電極
225b‧‧‧電極
225c‧‧‧電極
242a‧‧‧半導體層
242b‧‧‧半導體層
242c‧‧‧半導體層
242i‧‧‧半導體層
242t‧‧‧半導體層
242u‧‧‧半導體層
244a‧‧‧電極
244b‧‧‧電極
244c‧‧‧電極
247a‧‧‧開口
247b‧‧‧開口
247c‧‧‧開口
247d‧‧‧開口
383a‧‧‧Ec
383b‧‧‧Ec
383c‧‧‧Ec
4018b‧‧‧FPC
451a‧‧‧電晶體
453a‧‧‧電晶體
454a‧‧‧電晶體
521a‧‧‧驅動電路
521b‧‧‧驅動電路
535_i‧‧‧佈線
536_j‧‧‧佈線
在圖式中：圖1A和圖1B是說明半導體裝置的電路圖；圖2A至圖2D是說明半導體裝置的電路圖；圖3是說明半導體裝置的工作的時序圖；圖4A和圖4B是說明半導體裝置的工作的電路圖；圖5A和圖5B是說明半導體裝置的工作的電路圖；圖6是說明半導體裝置的工作的電路圖；圖7A至圖7D是說明半導體裝置的電路圖；圖8是說明半導體裝置的工作的時序圖；圖9A和圖9B是說明半導體裝置的工作的電路圖；圖10A和圖10B是說明半導體裝置的工作的電路圖；圖11是說明半導體裝置的工作的電路圖；圖12A至圖12D是說明半導體裝置的電路圖；圖13是說明半導體裝置的工作的時序圖；圖14A和圖14B是說明半導體裝置的工作的電路圖；圖15A和圖15B是說明半導體裝置的工作的電路圖；圖16是說明半導體裝置的工作的電路圖；圖17A1、圖17A2、圖17B1、圖17B2、圖17C1及圖17C2是說明電晶體的一個例子的圖；圖18A1、圖18A2、圖18A3、圖18B1及圖18B2是說明電晶體的一個例子的圖；圖19A1、圖19A2、圖19A3、圖19B1、圖19B2、圖19C1及圖19C2是說明電晶體的一個例子的圖；圖20A至圖20C是說明電晶體的一個例子的圖； 圖21A至圖21C是說明電晶體的一個例子的圖；圖22A至圖22C是說明電晶體的一個例子的圖；圖23A和圖23B是說明電晶體的一個例子的圖；圖24A和圖24B是說明電晶體的一個例子的圖；圖25A至圖25C是說明電晶體的一個例子的圖；圖26A至圖26C是說明電晶體的一個例子的圖；圖27A至圖27C是說明電晶體的一個例子的圖；圖28A和圖28B是說明能帶結構的圖；圖29A至圖29C是說明顯示裝置的一個例子的圖；圖30A和圖30B是說明顯示裝置的一個例子的圖；圖31A和圖31B是說明驅動電路的結構實例的圖；圖32A至圖32C是說明顯示裝置的一個例子的圖；圖33A和圖33B是說明顯示裝置的一個例子的圖；圖34是說明顯示模組的一個例子的圖；圖35A和圖35B是說明半導體裝置的一個例子的方塊圖；圖36A和圖36B是說明電子構件的製程例的流程圖及透視示意圖；圖37A和圖37B是說明電子裝置的一個例子的圖；圖38是說明電子裝置的一個例子的圖；圖39A至圖39G是說明電子裝置的一個例子的圖；圖40是用來驗證半導體裝置的工作的電路模型；圖41是示出半導體裝置的工作的驗證結果的圖。
本發明的選擇圖為圖12A至圖12D。
參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而有時省略其重複說明。
此外，為了便於對發明的理解，圖式等示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，在圖式中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
本說明書等中的“第一”、“第二”等的序數詞是為了避免組件的混同而使用的，其並不表示製程順序或者層疊順序等的順序或次序。另外，關於本說明書等中不附加序數詞的用詞，為了避免組件的混同在申請專利範圍中有時對該用詞附加序數詞。注意，關於本說明書等中附加序數詞的用詞，在申請專利範圍中有時對該用詞附加其他序數詞。注意，關於本說明書等中附加有序數詞的術語，在申請專利範圍中有時省略其序數詞。
另外，在本說明書等中，“電極”或“佈線”不在功能上限定其組件。 例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，“上”或“下”不侷限於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，“絕緣層A上的電極B”不需要在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
另外，由於“源極”及“汲極”的功能，例如在採用不同極性的電晶體時或在電路工作中電流的方向變化時等，根據工作條件等而相互調換，因此很難限定哪個是“源極”哪個是“汲極”。因此，在本說明書中，“源極”及“汲極”可以互相調換。
另外，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也記載於圖式或文中。
另外，在本說明書等中，“電連接”包括隔著“具有某種電作用的物質”連接的情況。這裡，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。因此，即便記載為“電連接”，在實際電路中有時存在沒有物理連接的部分而只是佈線延伸的情況。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域(也稱為“夠到形成區”)中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度(也稱為“實效通道寬度”)和電晶體的俯視圖所示的通道寬度(也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體層的側面的情況下，有時因為實效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道區域的比例增高。在此情況下，實效通道寬度大於外觀上的通道寬度。
在此情況下，有時難以藉由實測估計有效通道寬度。例如，為了根據設計值估計實效的通道寬度，需要預先知道半導體的形狀的假定。因此，當半導體的形狀不清楚時，難以正確地測量實效的通道寬度。
於是，在本說明書中，有時將外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、有效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。
另外，本說明書等所示的電晶體除了注明處之外都為增強型(常關閉型)的場效應電晶體。
另外，半導體的雜質例如是構成半導體的主要成分之外的物質。例如，濃度小於0.1atomic%的元素可以說是雜質。有時由於包含雜質而半導體的DOS(Density of State：態密度)變高，載子移動率降低或結晶性降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。尤其是，例如有氫(也包含在水 中)、鋰、鈉、矽、硼、磷、碳、氮等。當採用氧化物半導體時，例如由於氫等雜質混入，而有可能形成氧缺陷。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有氧、除了氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
另外，在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為-5°以上且5°以下的情況。此外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”或“正交”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為85°以上且95°以下的情況。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的情況。
另外，在本說明書等中，除非特別敘述，計數值或計量值“同一”、“相同”、“相等”或“均勻”等的情況包括±20%的變動作為誤差。
另外，在本說明書中，當在進行光微影製程之後進行蝕刻製程時，在沒有特別說明的情況下，在蝕刻製程結束之後去除在光微影製程中形成的光阻遮罩。
另外，在本說明書等中，高電源電位VDD(以下，也簡單地稱為“VDD”或“H電位”)是指比低電源電位VSS高的電源電位。另外，低電源電位VSS(以下，也簡單地稱為“VSS”或“L電位”)是指比高電源電位VDD低的電位的電源電位。此外，也可以將接地電位用作VDD或VSS。例如，在VDD是接地電位時，VSS是低於接地電位的電位，在VSS是接地電位時， VDD是高於接地電位的電位。
另外，通常“電壓”多指某個電位與參考電位(例如，接地電位(GND電位)或源極電位等)之間的電位差。注意，“電位”是相對的，對佈線等供應的電位有時根據基準電壓而變化。因此，有時也可以互換“電壓”與“電位”的稱謂。另外，在本說明書等中，除了注明處之外，以VSS為參考電位。
另外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1
在本實施方式中，參照圖式說明本發明的一個實施方式的半導體裝置100。圖1A是說明半導體裝置100的結構的電路圖。
〈半導體裝置100的結構實例〉
半導體裝置100包括電晶體111至電晶體113以及電容元件117。電晶體111至電晶體113是具有源極、汲極及閘極的n通道型電晶體。另外，電晶體111除了閘極還具有背閘極。此外，也可以對電晶體112及/或電晶體113設置背閘極。
閘極與背閘極以由其夾著半導體層的通道形成區的方式配置。因此，背閘極可以與閘極電極具有同樣的功能。另外，背閘極的電位可以與閘極電極相等，也可以為接地電位(GND電位)或任意電位。另外，藉由不跟閘極電極的電位聯動而獨立地改變背閘極的電位，可以改變電晶體的臨界電壓。在本說明書等中，將閘極和背閘極中的一個稱為“第一閘極”，將另一個稱為“第二閘極”。
在半導體裝置100中，電晶體111的源極和汲極中的一個與佈線121電連接，源極和汲極中的另一個與節點131電連接。另外，電晶體111的第一閘極或第二閘極中的一個與節點131電連接，第一閘極或第二閘極中的另一個與佈線124電連接。另外，電晶體112的源極和汲極中的一個與節點131電連接，源極和汲極中的另一個與佈線122電連接。另外，電晶體112的閘極與端子102電連接。另外，電晶體113的源極和汲極中的一個與佈線123電連接，源極和汲極中的另一個與節點132電連接。另外，電晶體113的閘極與電晶體113的源極和汲極中的一個電連接。另外，電容元件117的一個電極與節點131電連接，另一個電極與節點132電連接。另外，節點131與端子105電連接。另外，端子105與電容元件、電晶體的閘極等的輸入阻抗高的元件連接。
另外，也可以如圖2A的電路圖所示的半導體裝置100a那樣，對電晶體113設置背閘極，並使該背閘極與電晶體113的源極和汲極中的一個電連接。
另外，也可以如圖2B的電路圖所示的半導體裝置100b那樣，對電晶體112設置背閘極，並使該背閘極與電晶體112的閘極電連接。
另外，也可以如圖2C的電路圖所示的半導體裝置100c那樣，對電晶體112設置背閘極，並使該背閘極與電晶體112的源極和汲極中的另一個電連接。
另外，也可以如圖2D的電路圖所示的半導體裝置100d那樣，使電晶體113的閘極與佈線125連接而不與電晶體113的源極和汲極中的一個連接。由於可以藉由供應給佈線125的電位控制電晶體113的導通狀態或關閉狀態，因此可以將節點132設定為任意的電位。
藉由除了閘極之外還設置背閘極，當電晶體為導通狀態時，流過載子的區域在膜厚度方向上變得更大，由此載子的移動量增加。其結果，電晶體的通態電流(on-state current)增大，並且場效移動率也增高。因此，具有背閘極的電晶體可以相對於需要的通態電流縮小電晶體的佔有面積。另外，藉由以閘極及背閘極覆蓋半導體層，可以降低外部電場對通道形成區的影響，從而可以提高半導體裝置的可靠性。將在後面對背閘極進行詳細說明。
另外，對電晶體111至電晶體113的形成有通道的半導體層所使用的半導體材料沒有特別的限制。但是，較佳為作為電晶體111至電晶體113採用通道被形成的半導體層為氧化物半導體的電晶體(以下也稱為“OS電晶體”)。由於氧化物半導體的能帶間隙為2eV以上，所以可以使將氧化物半 導體用於形成通道的半導體層的電晶體的關態電流極小。另外，OS電晶體的源極與汲極間的絕緣耐壓高。藉由採用OS電晶體可以提供輸出電壓大且高耐壓的半導體裝置。尤其是，較佳為至少對電晶體111和電晶體112中的一者或兩者使用OS電晶體。
另外，較佳為電容元件117的容量大於電晶體113的閘極源極間形成的容量。另外，較佳為電晶體113的閘極源極間形成的容量大於電晶體111的閘極源極間形成的容量。
〈半導體裝置100的工作實例〉
半導體裝置100可以用作反相器電路。明確而言，當端子102被輸入H電位時端子105輸出L電位，當端子102被輸入L電位時端子105輸出H電位。
參照圖3的時序圖、圖4A至圖6的電路圖對半導體裝置100的工作實例進行說明。在本實施方式中，電晶體111至電晶體113的臨界電壓都相同。另外，Vth大於0伏且小於(VDD-VSS)/2。另外，佈線121被供應H電位(VDD)，佈線122被供應L電位(VSS)。另外，佈線124被輸入輸入到端子102的信號的反轉信號。例如，端子102被輸入H電位時佈線124被輸入L電位。
另外，佈線121也可以被輸入輸入到端子102的信號的反轉信號。此時，也可以不設置佈線121而使電晶體111的源極和汲極中的一個與佈線124電連接(參照圖1B)。
作為初始狀態，圖4A示出時刻T1之前的半導體裝置100的狀態。在圖4A中，電晶體111至電晶體113為關閉狀態，節點131的電位為H電位，節點132的電位為H-Vth。另外，端子102被輸入L電位。
[期間151：H電位輸入期間]
在時刻T1，端子102被輸入H電位，佈線124被輸入L電位，佈線123被輸入L電位。由此，電晶體112變為導通狀態。當電晶體112變為導通狀態時，節點131的電位變為L電位，端子105輸出L電位。另外，當節點131的電位變為L電位時，藉由電容元件117連接的節點132的電位變為L-Vth(參照圖4B)。注意，較佳為在對佈線123輸入L電位之後對端子102輸入H電位。
[期間152：L電位輸入期間]
在時刻T2，端子102被輸入L電位，佈線124被供應H電位。由此，電晶體112變為關閉狀態而電晶體111變為導通狀態。由此，節點131的電位變為H-Vth。另外，藉由電容元件117連接的節點132的電位變為H-2×Vth(參照圖5A)。
在時刻T3，對佈線123供應H電位。由此，電晶體113變為導通狀態，節點132的電位變為H-Vth。此時，節點132的電位上升Vth，Vth為H-2×Vth與H-Vth的電位差。另外，與節點132藉由電容元件117連接的節點131的電位也上升Vth。由此，節點131的電位變為H電位(參照圖5B)。由此，從端子105供應H電位。另外，電晶體111的第一閘極、第二閘極、源極 及汲極的電位變為H電位，由此電晶體111變為關閉狀態。
另外，如圖6的時刻T4所示，當節點132的電位變為H-Vth時，電晶體113變為關閉狀態。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式2
在本實施方式中，參照圖式對具有與半導體裝置100不同的結構的半導體裝置110進行說明。圖7A是說明半導體裝置110的結構的電路圖。注意，為了避免重複的說明，在本實施方式中，主要對與半導體裝置100不同的部分進行說明。本實施方式中沒有說明的部分可以參見其他的實施方式或該技術領域的通常知識者的技術常識。
〈半導體裝置110的結構實例〉
半導體裝置110具有如下結構：對圖1A所示的半導體裝置100所包括的電晶體113設置背閘極，並使該背閘極與電晶體113的源極和汲極中的另一個電連接。
另外，佈線121也可以被輸入輸入到端子102的信號的反轉信號。此時，也可以不設置佈線121而使電晶體111的源極和汲極中的一個與佈線124電連接(參照圖7B)。
另外，也可以如圖7C的電路圖所示的半導體裝置110a那樣，對半導體裝置110的電晶體112設置背閘極，並使該背閘極與電晶體112的閘極電連接。
另外，也可以如圖7D的電路圖所示的半導體裝置110b那樣，對半導體裝置110的電晶體112設置背閘極，並使該背閘極與電晶體112的源極和汲極中的另一個電連接。
半導體裝置110、半導體裝置110a及半導體裝置110b可以與半導體裝置100同樣地工作。但是，在半導體裝置110、半導體裝置110a及半導體裝置110b中，當在期間151佈線123被供應L電位時，節點132的電位變為Vth。
〈半導體裝置110的工作實例〉
參照圖8的時序圖、圖9A和圖9B、圖10A和圖10B及圖11的電路圖對半導體裝置110的工作實例進行說明。半導體裝置110可以與半導體裝置100大致同樣的工作。在此，對與半導體裝置100的工作不同的部分進行說明。
另外，在本實施方式中，電晶體111至電晶體113的臨界電壓(也稱為“Vth”)都相同。另外，佈線121被供應H電位(VDD)，佈線122被供應L電位(VSS)。另外，佈線124被輸入輸入到端子102的信號的反轉信號。
另外，佈線121也可以被輸入輸入到端子102的信號的反轉信號。此時，也可以不設置佈線121而使電晶體111的源極和汲極中的一個與佈線124電連接(參照圖7B)。
作為初始狀態，圖9A示出時刻T1之前的半導體裝置110的狀態。在圖9A中，電晶體111至電晶體113為關閉狀態，節點131的電位為H+Vth，節點132的電位為H-Vth。另外，端子102被輸入L電位。
[期間151：H電位輸入期間]
在時刻T1，端子102被輸入H電位，佈線124被輸入L電位，佈線123被輸入L電位。由此，電晶體112變為導通狀態。當電晶體112變為導通狀態時，節點131變為L電位。另外，端子105輸出L電位。另外，當節點131的電位變為L電位時，藉由電容元件117連接的節點132的電位變為L-Vth(參照圖9B)。
[期間152：L電位輸入期間]
在時刻T2，端子102被輸入L電位，佈線124被供應H電位。由此，電晶體112變為關閉狀態而電晶體111變為導通狀態。由此，節點131的電位從L電位上升至H-Vth。此時，與節點131藉由電容元件117連接的節點132的電位也有上升的趨勢。但是，當節點132的電位超過電晶體113的Vth時，電晶體113變為導通狀態。由此，節點132的電位變為Vth(參照圖10A)。另外，當節點132的電位變為Vth時，電晶體113變為關閉狀態。
在時刻T3，對佈線123供應H電位。由此，電晶體113變為導通狀態， 節點132的電位變為H-Vth。此時，節點132的電位上升H-2×Vth，H-2×Vth為Vth與H-Vth的電位差。另外，與節點132藉由電容元件117連接的節點131的電位也上升H-2×Vth。由此，節點131的電位一瞬變為2×H-3×Vth(參照圖10B)。
另外，當節點131的電位超過H+Vth時，節點131的電荷遷移到佈線121而使節點131的電位下降。
另外，如圖11的時刻T4所示，當節點131的電位變為H+Vth時，電晶體111變為關閉狀態。另外，當節點132的電位變為H-Vth時，電晶體113變為關閉狀態。由此，可以從端子105供應H電位以上的電位。
另外，在本實施方式所示的半導體裝置110的工作實例中，重要的是使VDD-2×Vth大於Vth。換言之，重要的是使Vth小於VDD的三分之一。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式3
在本實施方式中，參照圖式對具有與半導體裝置100不同結構的半導體裝置120進行說明。圖12A是說明半導體裝置120的結構的電路圖。另外，為了避免重複說明，本實施方式中主要對與半導體裝置100不同的部分進行說明。本實施方式中沒有說明的部分可以參見其他的實施方式或該技術領域的通常知識者的技術常識。
〈半導體裝置120的結構實例〉
半導體裝置120具有對圖1A所示的半導體裝置100附加了電晶體114的結構。半導體裝置120所包括的電晶體114的源極和汲極中的一個與節點132電連接，源極和汲極中的另一個與佈線122電連接。另外，電晶體114的閘極與端子102電連接。
另外，也可以如圖12B的電路圖所示的半導體裝置120a那樣使電晶體114的源極和汲極中的另一個與佈線126電連接。藉由將電晶體114的源極和汲極中的另一個連接到與佈線122不同的佈線，可以對電晶體114的源極和汲極中的另一個供應與佈線122不同的電位。
另外，也可以如圖12C的電路圖所示的半導體裝置120b那樣，對電晶體112設置背閘極，並使該背閘極與電晶體112的閘極電連接。另外，可以對電晶體114設置背閘極並使該背閘極與電晶體114的閘極電連接。
另外，也可以如圖12D的電路圖所示的半導體裝置120c那樣，對電晶體112設置背閘極，並使該背閘極與電晶體112的源極和汲極中的另一個電連接。另外，也可以對電晶體114設置背閘極，並使該背閘極與電晶體114的源極和汲極中的另一個電連接。
〈半導體裝置120的工作實例〉
參照參照圖13的時序圖及圖14A至圖16的電路圖對半導體裝置120的工作實例進行說明。半導體裝置120可以與半導體裝置100大致同樣地工 作。在此，對與半導體裝置100的工作不同的部分進行說明。
另外，在本實施方式中，電晶體111至電晶體114的臨界電壓(也稱為“Vth”)都相同。另外，佈線121被供應H電位(VDD)，佈線122被供應L電位(VSS)。另外，佈線121也可以被輸入輸入到端子102中的信號的反轉信號。
作為初始狀態，圖14A示出時刻T1之前的半導體裝置120的狀態。在圖14A中，電晶體111至電晶體114為關閉狀態，節點131的電位為H+Vth，節點132的電位為H-Vth。另外，端子102被輸入L電位。
[期間151：H電位輸入期間]
在時刻T1，端子102被輸入H電位，佈線124被輸入L電位，佈線123被輸入L電位。由此，電晶體112及電晶體114變為導通狀態。當電晶體112及電晶體114變為導通狀態時，節點131及節點132變為L電位。另外，端子105輸出L電位(參照圖14B)。
[期間152：L電位輸入期間]
在時刻T2，對端子102供應L電位，對佈線124供應H電位，對佈線123供應2×Vth以上且H-Vth以下的電位。在本實施方式中，對佈線123供應2×Vth。由此，電晶體112及電晶體114變為關閉狀態，節點131的電位變為H-Vth，節點132的電位變為Vth(參照圖15A)。
在時刻T3中，將佈線123的電位設定為H電位。由此，節點132的電 位從Vth上升至H-Vth。此時，節點132的電位上升H-2×Vth，H-2×Vth為Vth與H-Vth的電位差。另外，與節點132藉由電容元件117連接的節點131的電位也上升H-2×Vth。由此，節點131的電位一瞬變為2×H-3×Vth(參照圖15B)。
但是，當節點131的電位超過H+Vth時，節點131的電荷遷移到佈線121而使節點131的電位下降。
另外，如圖16的時刻T4所示，當節點131的電位變為H+Vth時，電晶體111變為關閉狀態。另外，由於節點132的電位為H-Vth，所以電晶體113呈關閉狀態。由此，可以從端子105供應H電位以上的電位。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，對能夠用於上述實施方式所示的半導體裝置的電晶體的結構實例進行說明。
〈電晶體的結構實例〉
本發明的一個實施方式的半導體裝置可以使用底閘極型電晶體或頂閘極型電晶體等各種形態的電晶體來製造。因此，可以很容易地根據習知的生產線更換所使用的半導體層材料或電晶體結構。
[底閘極型電晶體]
圖17A1是底閘極型電晶體的一種的通道保護型電晶體410的剖面圖。電晶體410在基板271上隔著絕緣層272包括電極246。另外，在電極246上隔著絕緣層226包括半導體層242。電極246可以用作閘極電極。絕緣層226可以用作閘極絕緣層。
另外，在半導體層242的通道形成區上具有絕緣層225。另外，以與半導體層242的一部分接觸的方式在絕緣層226上報電極244a及電極244b。電極244a的一部分及電極244b的一部分形成在絕緣層225上。
絕緣層225可以用作通道保護層。藉由在通道形成區上設置絕緣層225，可以防止在形成電極244a及電極244b時露出半導體層242。由此，可以防止在形成電極244a及電極244b時半導體層242的通道形成區被蝕刻。根據本發明的一個實施方式可以實現電特性良好的電晶體。
另外，電晶體410在電極244a、電極244b及絕緣層225上具有絕緣層228並在絕緣層228上具有絕緣層229。
另外，當將氧化物半導體用於半導體層242時，較佳為將能夠從半導體層242的一部分中奪取氧而產生氧缺陷的材料用於電極244a及電極244b的至少與半導體層242接觸的部分。半導體層242中的產生氧缺陷的區域的載子濃度增加，該區域n型化而成為n型區域(n+層)。因此，該區域能夠被用作源極區域或汲極區域。作為能夠從氧化物半導體奪取氧而產生氧缺陷的材料的一個例子，可以舉出鎢、鈦等。
藉由在半導體層242中形成源極區域及汲極區域，可以降低電極244a及電極244b與半導體層242的接觸電阻。因此，可以使場效移動率及臨界電壓等電晶體的電特性良好。
當將矽等半導體用於半導體層242時，較佳為在半導體層242與電極244a之間及半導體層242與電極244b之間設置被用作n型半導體或p型半導體的層。用作n型半導體或p型半導體的層可以被用作電晶體的源極區域或汲極區域。
另外，絕緣層229較佳為使用具有防止雜質從外部擴散到電晶體中或者降低雜質的擴散的功能的材料。此外，根據需要也可以省略絕緣層229。
另外，當將氧化物半導體用於半導體層242時，也可以在形成絕緣層229之前、在形成絕緣層229之後或者在形成絕緣層229之前及之後進行加熱處理。藉由進行加熱處理，可以使絕緣層229所包含的氧擴散到半導體層242中，並且可以填補半導體層242的氧缺陷。或者，藉由邊加熱邊形成絕緣層229，可以填補半導體層242的氧缺陷。
圖17A2所示的電晶體411與電晶體410之間的不同之處在於：電晶體411在絕緣層229上具有可用作背閘極的電極223。電極223可以使用與閘極電極246同樣的材料及方法形成。
[背閘極]
一般而言，背閘極使用導電層來形成，並以半導體層的通道形成區域被閘極電極與背閘極夾住的方式設置。因此，背閘極可以具有與閘極電極同樣的功能。背閘極的電位可以與閘極電極相等，也可以為接地電位(GND電位)或任意電位。另外，藉由不跟閘極電極聯動而獨立地改變背閘極的電位，可以改變電晶體的臨界電壓。
電極246及電極223都可以被用作閘極電極。因此，絕緣層226、絕緣層228及絕緣層229都可以被用作閘極絕緣層。另外，也可以將電極223設置在絕緣層228與絕緣層229之間。
注意，當將電極246和電極223中的一個稱為“閘極”或“閘極電極”時，將另一個稱為“背閘極”或“背閘極電極”。例如，在電晶體411中，當將電極223稱為“閘極電極”時，有時將電極246稱為“背閘極”。另外，當將電極223用作“閘極電極”時，電晶體411是頂閘極型電晶體之一種。此外，有時將電極246和電極223中的一個稱為“第一閘極”或“第一閘極電極”，有時將另一個稱為“第二閘極”或“第二閘極電極”。
藉由隔著半導體層242設置電極246以及電極223並將電極246及電極223的電位設定為相同，半導體層242中的載子流過的區域在膜厚度方向上更加擴大，所以載子的移動量增加。其結果，電晶體411的通態電流增大，並且場效移動率也增高。
因此，電晶體411是相對於佔有面積具有較大的通態電流的電晶體。亦即，可以相對於所要求的通態電流縮小電晶體411的佔有面積。根據本 發明的一個實施方式，可以縮小電晶體的佔有面積。因此，根據本發明的一個實施方式，可以實現集成度高的半導體裝置。
另外，由於閘極及背閘極使用導電層形成，因此具有防止在電晶體的外部產生的電場影響到形成有通道的半導體層的功能(尤其是對靜電等的電場遮蔽功能)。注意，當將背閘極形成得比半導體層大以使背閘極被半導體層覆蓋時，能夠提高電場遮蔽功能。
另外，因為電極246(閘極)及電極223(背閘極)都具有屏蔽來自外部的電場的功能，所以產生在絕緣層272一側或電極223上方的帶電粒子等電荷不會影響到半導體層242的通道形成區域。其結果，可以抑制應力測試(例如，對閘極施加負的電荷的-GBT(Gate Bias-Temperature：閘極偏壓-溫度)應力測試)所導致的劣化。另外，根據汲極電壓，可以減輕通態電流開始流過的閘極電壓(上升電壓)變動的現象。注意，在電極246及電極223具有相同的電位時或不同的電位時得到這效果。
注意，GBT應力測試是一種加速試驗，可以在短時間內評估因長時間使用而產生的電晶體的特性變化(隨時間變化)。尤其是，GBT應力測試前後的電晶體的臨界電壓的變動量是用於檢查可靠性的重要指標。可以說，臨界電壓的變動量越少，電晶體的可靠性則越高。
另外，藉由具有電極246及電極223且將電極246及電極223的電位設定為相同，臨界電壓的變動量得到降低。因此，多個電晶體中的電特性的不均勻也同時得到降低。
另外，具有背閘極的電晶體的對閘極施加正電荷的+GBT應力測試前後的臨界電壓的變動也比不具有背閘極的電晶體小。
另外，藉由作為背閘極使用具有遮光性的導電膜形成，能夠防止光從背閘極一側入射到半導體層。由此，能夠防止半導體層的光劣化，並防止電晶體的臨界電壓漂移等電特性劣化。
藉由本發明的一個實施方式，可以實現可靠性良好的電晶體。另外，可以實現可靠性良好的半導體裝置。
圖17B1示出底閘極型電晶體之一的通道保護型電晶體420的剖面圖。電晶體420具有與電晶體410大致相同的結構，但是在絕緣層225覆蓋半導體層242這一點上不同。藉由設置絕緣層225可以防止在形成電極244a及電極244b時露出半導體層242。由此，可以防止在形成電極244a及電極244b時半導體層242被薄膜化。
另外，在選擇性地去除重疊於半導體層242的絕緣層225的一部分而形成的開口部中，半導體層242與電極244a電連接。另外，在選擇性地去除絕緣層225的重疊於半導體層242的部分而形成的其他開口部中，半導體層242與電極244b電連接。絕緣層229的與通道形成區域重疊的區域可以被用作通道保護層。
圖17B2所示的電晶體421與電晶體420之間的不同之處在於：電晶體 421在絕緣層229上具有能夠用作背閘極電極的電極223。
另外，與電晶體410及電晶體411相比，電晶體420及電晶體421的電極244a與電極246之間的距離及電極244b與電極246之間的距離更長。因此，可以減少產生在電極244a與電極246之間的寄生電容。此外，可以減少產生在電極244b與電極246之間的寄生電容。根據本發明的一個實施方式，可以提供一種電特性良好的電晶體。
圖17C1所示的電晶體425是底閘極型電晶體之一的通道蝕刻型電晶體。在電晶體425中，不設置絕緣層225而以接觸於半導體層242的方式形成電極244a及電極244b。因此，在形成電極244a及電極244b時露出的半導體層242的一部分有時被蝕刻。另一方面，由於不設置絕緣層229，可以提高電晶體的生產率。
圖17C2所示的電晶體426與電晶體425之間的不同之處在於：電晶體426在絕緣層229上具有能夠用作背閘極電極的電極223。
[頂閘極型電晶體]
圖18A1示出頂閘極型電晶體之一種的電晶體430的剖面圖。電晶體430在基板271上隔著絕緣層272設置有半導體層242，在半導體層242及絕緣層272上具有與半導體層242的一部分相接的電極244a以及與半導體層242的一部分相接的電極244b，在半導體層242、電極244a及電極244b上具有絕緣層226，在絕緣層226上具有電極246。
因為在電晶體430中，電極246和電極244a以及電極246和電極244b不重疊，所以可以減少產生在電極246與電極244a之間的寄生電容以及產生在電極246與電極244b之間的寄生電容。另外，在形成電極246之後，將電極246用作遮罩並將雜質255引入到半導體層242，由此可以在半導體層242中以自對準(Self-alignment)的方式形成雜質區(參照圖18A3)。根據本發明的一個實施方式，可以實現電特性良好的電晶體。
另外，可以使用離子植入裝置、離子摻雜裝置或電漿處理裝置進行雜質255的引入。
作為雜質255，例如可以使用第13族元素和第15族元素等中的至少一種元素。另外，在作為半導體層242使用氧化物半導體的情況下，作為雜質255，也可以使用稀有氣體、氫和氮中的至少一種元素。
圖18A2所示的電晶體431與電晶體430之間的不同之處在於：電晶體431具有電極223及絕緣層227。電晶體431具有形成在絕緣層272上的電極223、形成在電極223上的絕緣層227。如上所述，電極223可以被用作背閘極電極。因此，絕緣層227可以被用作閘極絕緣層。絕緣層227可以使用與絕緣層226同樣的材料及方法來形成。
與電晶體411同樣，電晶體431是相對於佔有面積具有較大的通態電流的電晶體。亦即，可以相對於所要求的通態電流縮小電晶體431的佔有面積。根據本發明的一個實施方式，可以縮小電晶體的佔有面積。因此，根據本發明的一個實施方式，可以實現集成度高的半導體裝置。
圖18B1所例示的電晶體440是頂閘極型電晶體之一。電晶體440與電晶體430之間的不同之處在於：在電晶體440中，在形成電極244a及電極244b之後形成半導體層242。另外，圖18B2所例示的電晶體441與電晶體440之間的不同之處在於：電晶體441具有電極223及絕緣層227。在電晶體440及電晶體441中，半導體層242的一部分形成在電極244a上，半導體層242的其他一部分形成在電極244b上。
與電晶體411同樣，電晶體441是相對於佔有面積具有較大的通態電流的電晶體。亦即，可以相對於所要求的通態電流縮小電晶體441的佔有面積。根據本發明的一個實施方式，可以縮小電晶體的佔有面積。因此，根據本發明的一個實施方式，可以實現集成度高的半導體裝置。
圖19A1所示的電晶體442是頂閘極型電晶體之一。電晶體442在絕緣層229上具有電極244a及電極244b。電極244a及電極244b在形成於絕緣層228及絕緣層229中的開口部中與半導體層242電連接。
另外，不與電極246重疊的絕緣層226的一部分被去除。另外，電晶體442所包括的絕緣層226的一部分超過電極246的端部而延伸。
將電極246及絕緣層226用作遮罩而將雜質255引入到半導體層242，由此可以在半導體層242中以自對準的方式形成雜質區(參照圖19A3)。
此時，雜質255不被引入到半導體層242的與電極246重疊的區域，而 被引入到不與電極246重疊的區域。另外，半導體層242的經過絕緣層226被引入雜質255的區域的雜質濃度低於不經過絕緣層226被引入雜質255的區域的雜質濃度。因此，在半導體層242中的與電極246鄰接的區域中形成LDD(Lightly Doped Drain：輕摻雜汲極)區域。
圖19A2所示的電晶體443與電晶體442的不同之處在於：電晶體443在半導體層242的下方具有電極223。另外，電極223隔著絕緣層272與半導體層242重疊。電極223可以被用作背閘極電極。
另外，如圖19B1所示的電晶體444及圖19B2所示的電晶體445，可以去除絕緣層226的不與電極246重疊的整個區域。另外，如圖19C1所示的電晶體446及圖19C2所示的電晶體447，也可以不去除絕緣層226的開口部以外的部分而使其留下來。
在電晶體444至電晶體447中，也在形成電極246之後將電極246用作遮罩而將雜質255引入到半導體層242，由此可以在半導體層242中以自對準的方式形成雜質區。
[s-channel型電晶體]
圖20A至圖20C示出作為半導體層242使用氧化物半導體的電晶體結構的一個例子。圖20A是電晶體451的俯視圖。圖20B是沿著圖20A中的點劃線所示的部位L1-L2的剖面圖(通道長度方向的剖面圖)。圖20C是沿著圖20A中的點劃線所示的部位W1-W2的剖面圖(通道寬度方向的剖面圖)。
電晶體451包括半導體層242、絕緣層226、絕緣層272、絕緣層282、絕緣層274、電極224、電極243、電極244a及電極244b。電極243可以用作閘極。電極224可用作背閘極閘極。絕緣層226、絕緣層272、絕緣層282及絕緣層274可以用作閘極絕緣層。電極244a可用作源極電極和汲極電極中的一個。電極244b可用作源極電極和汲極電極中的另一個。
基板271上設置有絕緣層275，絕緣層275上設置有電極224及絕緣層273。另外，電極224及絕緣層273上設置有絕緣層274。另外，絕緣層274上設置有絕緣層282，絕緣層282上設置有絕緣層272。
形成於絕緣層272上的凸部上設置有半導體層242a，半導體層242a上設置有半導體層242b。另外，半導體層242b上設置有電極244a及電極244b。半導體層242b與電極244a重疊的區域可以用作電晶體451的源極和汲極中的一個。半導體層242b與電極244b重疊的區域可以用作電晶體451的源極和汲極中的另一個。
另外，以與半導體層242b的一部分接觸的方式設置有半導體層242c。另外，半導體層242c上設置有絕緣層226，絕緣層226上設置有電極243。
電晶體451具有如下結構：在部位W1-W2中，半導體層242b的上面及側面以及半導體層242a的側面被半導體層242c覆蓋。另外，藉由在形成於絕緣層272的凸部的上方設置半導體層242b，可以使半導體層242b的側面被電極243覆蓋。亦即，電晶體451具有由電極243的電場能夠電圍繞半導 體層242b的結構。如此，將由導電膜的電場電圍繞形成有通道的半導體層的電晶體結構稱為surrounded channel(s-channel)結構。另外，將具有s-channel結構的電晶體也稱為“s-channel型電晶體”或“s-channel電晶體”。
在s-channel結構中，也可以在半導體層242b的整體(塊體)形成通道。在s-channel結構中可以使電晶體的汲極電流增大，來可以得到更高的通態電流。此外，也可以由電極243的電場使形成在半導體層242b中的通道形成區域的整個區域空乏化。因此，s-channel結構可以進一步降低電晶體的關態電流。
另外，藉由增大絕緣層272的凸部的高度且縮短通道寬度，可以進一步提高增大通態電流且降低關態電流的s-channel結構的效果等。此外，也可以在加工半導體層242b時去除露出的半導體層242a。此時，半導體層242a的側面與半導體層242b的側面有時一致。
另外，電晶體451上設置有絕緣層228，絕緣層228設置有絕緣層229。另外，絕緣層229上設置有電極225a、電極225b及電極225c。電極225a在設置於絕緣層229及絕緣層228中的開口部中藉由接觸插頭與電極244a電連接。電極225b在設置於絕緣層229及絕緣層228中的開口部中藉由接觸插頭與電極244b電連接。電極225c在設置於絕緣層229及絕緣層228中的開口部中藉由接觸插頭與電極244c電連接。
另外，藉由使用氧化鉿、氧化鋁、氧化鉭、矽酸鋁等形成絕緣層282，絕緣層282可以被用作俘獲層。藉由對絕緣層282注入電子可以使電晶體的 臨界電壓變動。例如，可以利用穿隧效應對絕緣層282注入電子。可以藉由對電極224施加正電壓來對絕緣層282注入穿隧電子。
〈半導體層242的能帶結構(1)〉
在此，使用圖28A所示的能帶圖對由半導體層242a、半導體層242b和半導體層242c的疊層構成的半導體層242的功能及效果進行說明。圖28A示出以圖20B中的D1-D2點劃線示出的部位的能帶結構。也就是說，圖28A示出電晶體451的通道形成區域的能帶結構。
在圖28A中，Ec382、Ec383a、Ec383b、Ec383c、Ec386分別示出絕緣層272、半導體層242a、半導體層242b、半導體層242c、絕緣層226的導帶底能量。
這裡，電子親和力是從真空能階與價電子帶頂之間的能量差(也稱為游離電位)減去能帶間隙的值。另外，可以利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)測定能帶間隙。另外，真空能階與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)測定。
使用其原子個數比為In：Ga：Zn=1：3：2的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子個數比為In：Ga：Zn=1：3：4的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為3.4eV，電子親和力大約為4.5eV。使用其原子個數比為In：Ga：Zn=1：3：6的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為3.3eV，電子親和力大約為4.5eV。使用其 原子個數比為In：Ga：Zn=1：6：2的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為3.9eV，電子親和力大約為4.3eV。使用其原子個數比為In：Ga：Zn=1：6：8的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為3.5eV，電子親和力大約為4.4eV。使用其原子個數比為In：Ga：Zn=1：6：10的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子個數比為In：Ga：Zn=1：1：1的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為3.2eV，電子親和力大約為4.7eV。使用其原子個數比為In：Ga：Zn=3：1：2的靶材形成的In-Ga-Zn氧化物的能帶間隙大約為2.8eV，電子親和力大約為5.0eV。
因為絕緣層272和絕緣層226是絕緣物，所以Ec382和Ec386比Ec383a、Ec383b及Ec383c更接近於真空能階(電子親和力小)。
另外，Ec383a比Ec383b更接近於真空能階。明確而言，Ec383a較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
此外，Ec383c比Ec383b更接近於真空能階。明確而言，Ec383c較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
在此，有時在半導體層242a與半導體層242b之間具有半導體層242a和半導體層242b的混合區域。另外，有時在半導體層242b與半導體層242c之間具有半導體層242b和半導體層242c的混合區域。混合區域的介面態密度較低。因此，在半導體層242a、半導體層242b和半導體層242c的疊層體 的能帶結構中，各層之間的介面的能量連續地變化(也稱為連續接合)。
此時，電子不在半導體層242a及半導體層242c中而主要在半導體層242b中移動。由此，藉由降低半導體層242a與半導體層242b的介面處的介面態密度、半導體層242b與半導體層242c的介面處的介面態密度，在半導體層242b中電子移動受到妨礙的情況減少，從而可以提高電晶體451的通態電流。
另外，在半導體層242a與絕緣層272的介面以及半導體層242c與絕緣層226的介面附近有可能形成起因於雜質或缺陷的陷阱能階390，但是由於半導體層242a及半導體層242c的存在，可以使半導體層242b遠離該陷阱能階。
注意，當電晶體451具有s-channel結構時，在部位W1-W2中，在整個半導體層242b中形成有通道。因此，半導體層242b的厚度越大，通道區域越大。亦即，半導體層242b越厚，越能夠提高電晶體451的通態電流。例如，半導體層242b具有其厚度為10nm以上，較佳為40nm以上，更佳為60nm以上，進一步較佳為100nm以上的區域即可。注意，包括電晶體451的半導體裝置的生產率有時會下降，因此，例如，較佳為半導體層242b具有厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域。另外，當通道形成區縮小時，有時半導體層242b越薄電晶體電特性越高。因此，半導體層242b的厚度也可以小於10nm。
此外，為了提高電晶體451的通態電流，半導體層242c的厚度越小越 佳。例如，半導體層242c具有其厚度為低於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，半導體層242c具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體層242b中的功能。因此，半導體層242c較佳為具有一定程度的厚度。例如，半導體層242c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。
此外，為了提高可靠性，較佳為使半導體層242a變厚並使半導體層242c變薄。例如，半導體層242a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將半導體層242a形成為厚，可以拉開從相鄰的絕緣體和半導體層242a的介面到形成有通道的半導體層242b的距離。注意，因為包括電晶體451的半導體裝置的生產率可能會下降，所以半導體層242a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
氧化物半導體中的矽有時成為載子陷阱或載子發生源。因此，半導體層242b的矽濃度越低越好。例如在半導體層242b與半導體層242a之間具有藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。此外，在半導體層242b與半導體層242c之間具有藉由SIMS測到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。
此外，為了降低半導體層242b的氫濃度，較佳為降低半導體層242a及半導體層242c的氫濃度。半導體層242a及半導體層242c具有藉由SIMS測 到的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的區域。此外，為了降低半導體層242b的氮濃度，較佳為降低半導體層242a及半導體層242c的氮濃度。半導體層242a及半導體層242c具有藉由SIMS測到的氮濃度為低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
注意，當銅混入氧化物半導體時，有時生成電子陷阱。電子陷阱有時使電晶體的臨界電壓向正方向漂移。因此，半導體層242b的表面或內部的銅濃度越低越好。例如，半導體層242b較佳為具有銅濃度為1×1019atoms/cm3以下、5×1018atoms/cm3以下或者1×1018atoms/cm3以下的區域。
上述三層結構是一個例子。例如，也可以採用沒有半導體層242a或半導體層242c的兩層結構。或者，也可以採用在半導體層242a上或下、或者在半導體層242c上或下設置作為半導體層242a、半導體層242b和半導體層242c例示的半導體中的任何一個半導體的四層結構。或者，也可以採用在半導體層242a上、半導體層242a下、半導體層242c上、半導體層242c下中的任何兩個以上的位置設置作為半導體層242a、半導體層242b和半導體層242c例示的半導體中的任何一個半導體的n層結構(n為5以上的整數)。
尤其是，在本實施方式所例示的電晶體451中，在通道寬度方向上半導體層242b的頂面和側面接觸於半導體層242c，半導體層242b的底面接觸於半導體層242a。如此，藉由採用半導體層242a和半導體層242c覆蓋半導體層242b的結構，可以進一步減少上述陷阱能階的影響。
另外，較佳為半導體層242a及半導體層242c的能帶間隙比半導體層242b的能帶間隙寬。
藉由本發明的一個實施方式，可以實現電特性的不均勻少的電晶體。因此，可以實現電特性的不均勻少的半導體裝置。藉由本發明的一個實施方式，可以提供一種可靠性良好的電晶體。因此，可以實現可靠性良好的半導體裝置。
另外，因為氧化物半導體的能帶間隙為2eV以上，所以可以使將氧化物半導體用於形成通道的半導體層的電晶體的關態電流(off-state current)變得極小。明確而言，可以將源極與汲極間的電壓為3.5V且室溫(25℃)下的每通道寬度為1μm的關態電流設定為低於1×10-20A，較佳為低於1×10-22A，更佳為低於1×10-24A。就是說，可以將導通截止比設定為20位數以上且150位數以下。另外，OS電晶體的源極與汲極間的絕緣耐壓高。藉由採用OS電晶體可以提供輸出電壓大且高耐壓的半導體裝置。
藉由本發明的一個實施方式，可以實現功耗小的電晶體。因此，可以實現功耗小的半導體裝置。
另外，根據目的不同有時也可以不設置能夠用作背閘極的電極224。圖21A是電晶體451a的俯視圖。圖21B是沿著圖21A中的點劃線所示的部位L1-L2的剖面圖。圖21C是沿著圖21A中的點劃線所示的部位W1-W2的剖面圖。電晶體451a具有省略了電晶體451中的電極224、絕緣層273、絕緣 層274及絕緣層282的結構。藉由不設置上述電極及絕緣層，可以提高電晶體的生產率。由此，可以提高半導體裝置的生產率。
圖22A至圖22C示出s-channel型電晶體的其他例子。圖22A是電晶體452的俯視圖。圖22B及圖22C是圖22A中以點劃線示出的部位L1-L2及部位W1-W2的剖面圖。
雖然電晶體452具有與電晶體451同樣的結構，但是在電極244a及電極244b與半導體層242a及半導體層242b的側面連接這一點上與電晶體451不同。另外，作為覆蓋電晶體452的絕緣層228，可以使用具有與電晶體451同樣平坦的表面的絕緣層。另外，也可以在絕緣層229上設置電極225a、電極225b及電極225c。
圖23A和圖23B示出s-channel型電晶體的另一個例子。圖23A是電晶體453的俯視圖。圖23B是沿著圖23A中的點劃線所示的部位L1-L2及部位W1-W2的剖面圖。與電晶體451同樣，電晶體453在設置在絕緣層272上的凸部上設置有半導體層242a及半導體層242b。另外，半導體層242b上設置有電極244a及電極244b。半導體層242b的與電極244a重疊的區域可以用作電晶體453的源極和汲極中的一個。半導體層242b的與電極244b重疊的區域可以用作電晶體453的源極和汲極中的另一個。由此，半導體層242b的由電極244a與電極244b夾持的區域269可以用作通道形成區。
在電晶體453中，藉由去除絕緣層228的一部分在與區域269重疊的區域中形成有開口，並且沿著該開口的側面及底面設置有半導體層242c。另 外，在該開口內，隔著半導體層242c且沿著該開口的側面及底面設置有絕緣層226。另外，在該開口內，隔著半導體層242c及絕緣層226且沿著該開口的側面及底面設置有電極243。
另外，該開口在通道寬度方向的剖面上比半導體層242a及半導體層242b大。由此，在區域269中，半導體層242a及半導體層242b的側面被半導體層242c覆蓋。
另外，絕緣層228上設置有絕緣層229，絕緣層229上設置有絕緣層277。另外，絕緣層277上設置有電極225a、電極225b及電極225c。電極225a在藉由去除絕緣層277、絕緣層229及絕緣層228的一部分而形成的開口中藉由接觸插頭與電極244a電連接。另外，電極225b在藉由去除絕緣層277、絕緣層229及絕緣層228的一部分而形成的開口中藉由接觸插頭與電極244b電連接。另外，電極225c在藉由去除絕緣層277及絕緣層229的一部分形成的開口中藉由接觸插頭與電極243電連接。
另外，根據目的不同有時也可以不設置能夠用作背閘極的電極224。圖24A是電晶體453a的俯視圖。圖24B是沿著圖24A中的點劃線所示的部位L1-L2及部位W1-W2的剖面圖。電晶體453a具有省略了電晶體453中的電極224、絕緣層274及絕緣層282的結構。藉由不設置上述電極及絕緣層，可以提高電晶體的生產率。由此，可以提高半導體裝置的生產率。
圖25A至圖25C示出s-channel型電晶體的另一個例子。圖25A是電晶體454的俯視圖。圖25B是沿著圖25A的點劃線所示的部位L1-L2的剖面 圖。圖25C是沿著圖25A的點劃線所示的部位W1-W2的剖面圖。
電晶體454是具有背閘極的底閘極型電晶體之一。在電晶體454中，絕緣層274上形成有電極243，覆蓋電極243設置有絕緣層226。另外，絕緣層226上的與電極243重疊的區域形成有半導體層242。電晶體454的半導體層242包括半導體層242a與半導體層242b的疊層。
另外，以與半導體層242的一部分接觸的方式在絕緣層226上形成有電極244a及電極244b。另外，以與半導體層242的一部分接觸的方式在電極244a及電極244b上形成有絕緣層228。另外，絕緣層228上形成有絕緣層229。另外，絕緣層229上的與半導體層242重疊的區域形成有電極224。
設置於絕緣層229上的電極224藉由形成於絕緣層229、絕緣層228及絕緣層226中的開口247a及開口247b與電極243電連接。由此，電極224與電極243被供應相同電位。另外，也可以不設置開口247a及開口247b中的一方。另外，還可以不設置開口247a及開口247b的兩者。但不設置開口247a及開口247b的兩者時，可以對電極224及電極243供應不同的電位。
〈半導體層242的能帶結構(2)〉
圖28B是沿著圖25B的D3-D4的點劃線所示的部位的能帶結構圖。圖28B示出電晶體454的通道形成區的能帶結構。
在圖28B中，Ec384表示絕緣層228的導帶底的能量。藉由半導體層242由半導體層242a及半導體層242b這兩層形成半導體層242，可以提高電晶 體的生產率。另外，雖然由於不設置半導體層242c而容易受到陷阱能階390的影響，但是與半導體層242採用單層結構的情況相比，可以實現更高的場效移動率。
另外，根據目的不同有時也可以不設置能夠用作背閘極的電極224。圖26A是電晶體454a的俯視圖。圖26B及圖26C是沿著圖26A中的點劃線所示的部位L1-L2及部位W1-W2的剖面圖。電晶體454a具有省略了電晶體454的電極224、開口247a及開口247b的結構。藉由不設置上述電極及開口可以提高電晶體的生產率。由此，可以提高半導體裝置的生產率。
圖27A至圖27C示出具有s-channel結構的電晶體的一個例子。圖27A至圖27C所示的電晶體448具有與前述電晶體447大致相同的結構。電晶體448是具有背閘極的頂閘極型電晶體的一種。圖27A是電晶體448的俯視圖。圖27B是沿著圖27A的點劃線所示的部位L1-L2的剖面圖。圖27C是沿著圖27A的點劃線所示的部位W1-W2的剖面圖。
圖27A至圖27C示出作為構成電晶體448的半導體層242使用矽等無機半導體層時的結構實例。在圖27A至圖27C中，基板271上設置有電極224，電極224上設置有絕緣層272。另外，絕緣層272所具有的凸部上形成有半導體層242。
另外，半導體層242包括半導體層242i、兩個半導體層242t以及兩個半導體層242u。半導體層242i配置於兩個半導體層242t之間。另外，半導體層242i以及兩個半導體層242t配置於兩個半導體層242u之間。另外，與 半導體層242i重疊的區域設置有電極243。
當電晶體448處於導通狀態時，在半導體層242i中形成通道。因此，半導體層242i被用作通道形成區。另外，半導體層242t被用作低濃度雜質區(亦即，LDD)。另外，半導體層242u被用作高濃度雜質區。注意，也可以不設置兩個半導體層242t中的一個或兩個。另外，將兩個半導體層242u中的一個半導體層242u用作源極區域，而將另一個半導體層242u用作汲極區域。
配置在絕緣層229上的電極244a在設置於絕緣層226、絕緣層228及絕緣層229的開口247c中與半導體層242u中的一個電連接。另外，配置在絕緣層229上的電極244b在設置於絕緣層226、絕緣層228及絕緣層229的開口247d中與半導體層242u中的另一個電連接。
配置在絕緣層226上的電極243在設置於絕緣層226及絕緣層272的開口247a及開口247b中與電極224電連接。因此，電極243和電極224被供應同一電位。另外，也可以不設置開口247a和開口247b中的一個或兩個。當不設置開口247a和開口247b時，可以給電極243和電極224供應不同的電位。
〈成膜方法〉
本說明書等所示的電極等的導電層、絕緣層及半導體層可以利用CVD(Chemical Vapor Deposition：化學氣相沉積)法、蒸鍍法或濺射法等形成。一般而言，可以將CVD法分類為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法及利用熱的熱CVD(TCVD：Thermal CVD)法等。另外，還有在大氣圧下進行成膜的常壓CVD(APCVD：Atmospheric Pressure CVD)法等。再者，根據所使用的源氣體，可以分類為金屬CVD(MCVD：Metal CVD)法、有機金屬CVD(MOCVD：Metal Organic CVD)法等。
另外，一般來說，可以將蒸鍍法分類為電阻加熱法、電子束蒸鍍法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、離子束輔助沉積(IAD：Ion beam Assisted Deposition)法及原子層沉積(ALD：Atomic Layer Deposition)法等。
電漿CVD法以較低的溫度得到高品質的膜。另外，在當成膜時利用不使用電漿的諸如MOCVD法及蒸鍍法等的成膜方法的情況下，在被形成面不容易產生損傷，由此可以獲得缺陷少的膜。
另外，一般來說，可以將濺射法分類為DC濺射法、磁控濺射法、RF濺射法、離子束濺射法、電子迴旋共振(ECR：Electron Cyclotron Resonance)濺射法及對向靶材式濺射法等。
在對向靶材式濺射法中，電漿封閉在靶材之間，所以可以減輕基板的電漿損傷。此外，根據靶材的傾斜可以使濺射粒子對基板的入射角度小，所以可以提高步階覆蓋性。
另外，不同於從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是由被處理物表面的反應而形成膜的成膜方法。因此，藉由CVD法及 ALD法形成的膜不容易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性及厚度的均一性，所以ALD法適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，因為ALD法的沉積速度較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合來使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制獲得的膜的組成。例如，在CVD法及ALD法中，可以藉由調整源氣體的流量比形成任意組成的膜。另外，例如，在CVD法及ALD法中，可以藉由一邊形成膜一邊改變源氣體的流量比，來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高電晶體或半導體裝置的生產率。
〈電晶體等的構成材料〉
[基板]
對於用於基板271的材料沒有太大的限制。可以根據使用目的來考慮是否需要具有透光性或能夠承受加熱處理程度的耐熱性等。例如，可以使用如硼矽酸鋇玻璃和硼矽酸鋁玻璃等的玻璃基板、陶瓷基板、石英基板、藍寶石基板等。另外，作為基板271，也可以使用半導體基板、撓性基板、貼合薄膜、基材薄膜等。
例如，作為半導體基板，可以舉出由矽或鍺等為構成的單一材料半導體基板，或者作為其材料使用碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或 氧化鎵等的化合物半導體基板等。另外，半導體基板可以為單晶半導體或多晶半導體。
作為撓性基板、貼合薄膜及基材薄膜等的材料，例如可以使用聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、聚四氟乙烯(PTFE)、聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、芳族聚醯胺、環氧類樹脂及丙烯酸類樹脂等。
用作基板271的撓性基板的線性膨脹係數越低越能夠抑制其因環境而發生變形，所以是較佳的。例如，用作基板271的具有撓性的基板可以使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。尤其是，芳族聚醯胺的線性膨脹係數較低，因此適合用於撓性基板。
[絕緣層]
絕緣層272、絕緣層273、絕緣層274、絕緣層275、絕緣層282、絕緣層228、絕緣層226、絕緣層229及絕緣層277採用如下材料的單層或疊層，該材料選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、鋁矽酸鹽等。另外，也可以使用在氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中混合其多種的材料。
注意，在本說明書中，氮氧化物是指氮含量大於氧含量的化合物。另外，氧氮化物是指氧含量大於氮含量的化合物。另外，例如可以使用拉塞 福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)等來測量各元素的含量。
尤其是，較佳為絕緣層275及絕緣層229由不易使雜質透過的絕緣性材料形成。例如，可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣材料的單層或疊層。例如，作為不易使雜質透過的絕緣性材料，可以舉出氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、氮化矽等。另外，作為絕緣層273或絕緣層229也可以使用絕緣性高的銦錫鋅氧化物(In-Sn-Zn氧化物)等。
藉由作為絕緣層275使用不易使雜質透過的絕緣性材料，可以抑制從基板271一側的雜質擴散而可以提高電晶體的可靠性。藉由作為絕緣層229使用不易使雜質透過的絕緣性材料，可以抑制從絕緣層229一側的雜質擴散而可以提高電晶體的可靠性。。
絕緣層272、絕緣層273、絕緣層274、絕緣層282、絕緣層228、絕緣層226、絕緣層229及絕緣層277可以採用多個由上述材料形成的絕緣層的疊層。對絕緣層272、絕緣層273、絕緣層274、絕緣層282、絕緣層228、絕緣層226、絕緣層229及絕緣層277的形成方法沒有特別的限制，可以利用濺射法、CVD法、MBE法或PLD法、ALD法、旋塗法等各種形成方法。
例如，當利用熱CVD法對氧化鋁進行成膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而得到 的原料氣體；以及用作氧化劑的H2O。另外，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
另外，當將氧化物半導體用作半導體層242時，為了防止半導體層242中的氫濃度增加，較佳為降低絕緣層中的氫濃度。尤其是，較佳為降低與半導體層242接觸的絕緣層中的氫濃度。明確而言，使絕緣層中的氫濃度在SIMS中為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，為了防止半導體層242中的氮濃度的增加，較佳為降低絕緣層中的氮濃度。尤其优选降低与半导体层242接触的绝缘层中的氮浓度。具体而言，使绝缘层中的氮浓度在SIMS中为小於5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
另外，利用SIMS測量的濃度作為誤差包括±40%的變動。
另外，當作為半導體層242使用氧化物半導體時，較佳為絕緣層使用藉由加熱釋放氧的絕緣層形成。尤其是，較佳為與半導體層242接觸的絕緣層使用藉由加熱釋放氧的絕緣層。例如，較佳為採用如下絕緣層：在以該絕緣層的表面溫度為100℃以上且700℃以下，較佳為100℃以上且500℃以下的加熱處理進行的熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)中，換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為1.0×1019atoms/cm3以上，更佳為1.0×1020atoms/cm3以上。另外，在本說明書等中，將藉由加熱釋放的氧稱為“過量氧”。另外，將藉由加熱釋放氧 的絕緣層稱為“含有過量氧的絕緣層”。
另外，包含過量氧的絕緣層可以進行對絕緣層添加氧的處理來形成。添加氧的處理可以利用氧氛圍下的熱處理、離子植入裝置、離子摻雜裝置或電漿處理裝置進行。作為用來添加氧的氣體，可以使用16O2或18O2等氧氣體、一氧化二氮氣體或臭氧氣體等。注意，在本說明書中，有時將添加氧的處理稱為“氧摻雜處理”。
另外，藉由在含有氧的氛圍中利用濺射法形成絕緣層，可以將氧導入被形成層中。
另外，一般而言，電容元件在相對的兩個電極之間夾有介電質，介電質越薄(相對的兩個電極之間的距離越短)或者介電質的介電常數越大，電容值就越大。但是，當為了增大電容元件的電容值減薄介電質的厚度時，由於穿隧效應等而非意圖地流過兩個電極之間的電流(以下，也稱為“洩漏電流”)容易增加，電容元件的絕緣耐壓容易下降。
電晶體的閘極電極、閘極絕緣層和半導體層重疊的部分被用作電容元件(以下也稱為“閘極電容”)。另外，通道形成在半導體層的隔著閘極絕緣層與閘極電極重疊的區域。就是說，閘極電極和通道形成區域被用作電容元件的兩個電極。另外，閘極絕緣層被用作電容元件的介電質。閘極電容的電容值越大越佳，但是當為了增大電容值減薄閘極絕緣層時，容易發生上述洩漏電流的增加或絕緣耐壓的下降等的問題。
於是，在作為電介質使用矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))、氧化鉿、氧化釔等high-k材料的情況下，即使增厚電介質的厚度，也可以充分確保電容元件的電容值。
例如，當作為電介質使用介電常數大的high-k材料時，即使電介質較厚也可以實現與作為電介質使用氧化矽時同等的電容值，因此可以降低形成電容元件的兩個電極間產生的洩漏電流。另外，電介質也可以採用high-k材料與其他絕緣材料的疊層結構。
另外，絕緣層228是具有平坦的表面的絕緣層。絕緣層228除了上述絕緣性材料之外還可以採用聚醯亞胺、丙烯酸類樹脂、苯并環丁烯樹脂、聚醯胺、環氧樹脂等具有耐熱性的有機材料。另外，除了上述有機材料之外還可以採用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，也可以層疊多個由這些材料形成的絕緣層。
另外，矽氧烷類樹脂相當於以矽氧烷類材料為起始材料而形成的包含Si-O-Si鍵的樹脂。矽氧烷類樹脂還可以使用有機基(例如烷基或芳基)或氟基作為取代基。此外，有機基也可以包括氟基團。
對絕緣層228的形成方法沒有特別的限制，根據其材料利用濺射法、SOG法、旋塗、浸塗、噴塗、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)等形成即可。
另外，也可以對樣本表面進行CMP處理。藉由進行CMP處理可以減少樣本表面的凹凸，從而可以提高之後形成的絕緣層及導電層的覆蓋性。
[半導體層]
作為半導體層242，可以使用單晶半導體、多晶半導體、微晶半導體、非晶半導體等。作為半導體材料，例如可以使用矽或鍺等。另外，也可以使用矽鍺、炭化矽、砷化鎵、氧化物半導體、氮化物半導體等的化合物半導體或有機半導體等。
另外，當作為半導體層242使用有機物半導體時，可以使用具有芳環的低分子有機材料或π電子共軛導電高分子等。例如，可以使用紅螢烯、稠四苯、稠五苯、苝二醯亞胺、四氰基對醌二甲烷、聚噻吩、聚乙炔、聚對伸苯基伸乙烯基等。
另外，如上所述，由於氧化物半導體的能帶間隙為2eV以上，當作為半導體層242使用氧化物半導體時，可以實現關態電流極小的電晶體。另外，OS電晶體的源極與汲極間的絕緣耐壓高。由此，可以提供可靠性良好的電晶體。另外，可以提供輸出電壓大且高耐壓的電晶體。另外，可以提供可靠性良好的半導體裝置等。另外，可以提供輸出電壓大且高耐壓的半導體裝置。
在本實施方式中，對作為半導體層242使用氧化物半導體時的例子進行說明。例如，用作半導體層242的氧化物半導體較佳為使用含有銦(In)的氧化物半導體。例如，在氧化物半導體包含銦時，其載子移動率(電子 移動率)得到提高。另外，較佳為氧化物半導體含有元素M。
元素M較佳為鋁、鎵、釔或錫等。作為其他的可以用作元素M的元素有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。但是，作為元素M有時也可以組合多個上述元素。例如，元素M與氧之間的鍵能高。元素M例如是具有增高氧化物半導體的能隙的功能的元素。此外，氧化物半導體較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，用於半導體層242的氧化物半導體不侷限於包含銦的氧化物。例如，氧化物半導體也可以是鋅錫氧化物、鎵錫氧化物或氧化鎵等不包含銦的包含鋅的氧化物、包含鎵的氧化物或包含錫的氧化物半導體等。
例如，當藉由熱CVD法形成InGaZnOx(X>0)膜作為半導體層242時，使用三甲基銦(In(CH3)3)、三甲基鎵(Ga(CH3)3)及二甲基鋅(Zn(CH3)2)。另外，不限定於上述組合，也可以使用三乙基鎵(Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(Zn(C2H5)2)代替二甲基鋅。
例如，在藉由ALD法形成InGaZnOx(X>0)膜作為半導體層242時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，然後依次反復引入Ga(CH3)3氣體和O3氣體形成GaO層，之後依次反復引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不限定於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行水 的起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體或三(乙醯丙酮)銦代替In(CH3)3氣體。注意，將三(乙醯丙酮)銦也稱為In(acac)3。另外，也可以使用Ga(C2H5)3氣體或三(乙醯丙酮)鎵代替Ga(CH3)3氣體。另外，將三(乙醯丙酮)鎵也稱為Ga(acac)3。另外，也可以使用Zn(CH3)2氣體或乙酸鋅。氣體不侷限於上述氣體。
當利用濺射法形成氧化物半導體時，為了降低微粒數，較佳為使用包含銦的靶材。另外，當使用元素M的原子個數比高的氧化物靶材時，靶材的導電性有可能下降。當使用包含銦的靶材時，可以提高靶材的導電率，容易進行DC放電、AC放電，因此容易在大面積基板上進行成膜。因此，可以提高半導體裝置的生產率。
另外，如上所述，當利用濺射法形成氧化物半導體時，例如，可以將靶材的原子個數比設置為In：M：Zn為3：1：1、3：1：2、3：1：4、1：1：0.5、1：1：1、1：1：2、1：4：4、5：1；7、4：2：4.1、5：1：6或接近該比率的比率。
當利用濺射法形成氧化物半導體時，形成之後的氧化物半導體的原子個數比有時與靶材的原子個數比不一致。尤其是，形成之後的膜中的鋅的原子個數比有時小於靶材中的鋅的原子個數比。明確而言，該鋅的原子個數比有時為靶材中的鋅的原子個數比的40atomic%以上且90atomic%以下左右。
較佳為半導體層242a、半導體層242b及半導體層242c使用包含In和Ga中的一個或者兩者的材料形成。典型地，可以舉出In-Ga氧化物(含有In和Ga的氧化物)、In-Zn氧化物(含有In和Zn的氧化物)、In-M-Zn氧化物(含有In、元素M及Zn的氧化物，其中元素M是選自Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf中的一種以上的元素，並且是與氧的鍵合力比In與氧的鍵合力強的金屬元素)。
半導體層242a及半導體層242c較佳為使用包含構成半導體層242b的金屬元素中的一種以上的材料形成。藉由使用這種材料，可以使半導體層242a與半導體層242b的介面以及半導體層242c與半導體層242b的介面不容易產生介面能階。由此，不容易發生介面中的載子的散射及俘獲，而可以提高電晶體的場效移動率。另外，還可以減少電晶體的臨界電壓的不均勻。因此，可以實現具有良好的電特性的半導體裝置。
另外，在半導體層242b是In-M-Zn氧化物，並且半導體層242a及半導體層242c也是In-M-Zn氧化物的情況下，當將半導體層242a及半導體層242c設定為In：M：Zn=x1：y1：z1[原子個數比]，並且將半導體層242b設定為In：M：Zn=x2：y2：z2[原子個數比]時，以y1/x1大於y2/x2的方式可以選擇半導體層242a、半導體層242c及半導體層242b。較佳的是，以y1/x1為y2/x2的1.5倍以上的方式選擇半導體層242a、半導體層242c及半導體層242b。更佳的是，以y1/x1為y2/x2的2倍以上的方式選擇半導體層242a、半導體層242c及半導體層242b。進一步較佳的是，以y1/x1為y2/x2的3倍以上的方式選擇半導體層242a、半導體層242c及半導體層242b。如果y1為x1以上就可以使電晶體具有穩定的電特性，所以是較佳的。但是，當y1為x1的3倍以上時，電晶 體的場效移動率會下降，因此y1較佳為小於x1的3倍。藉由作為半導體層242a及半導體層242c採用上述結構，可以使半導體層242a及半導體層242c成為與半導體層242b相比不容易產生氧缺陷的層。
另外，當半導體層242a及半導體層242c是In-M-Zn氧化物時，In和元素M的總和為100atomic%時的In和元素M的原子個數比較佳為：In低於50atomic%，元素M為50atomic%以上，更佳為：In低於25atomic%，元素M為75atomic%以上。此外，當半導體層242b是In-M-Zn氧化物時，In和元素M的總和為100atomic%時的In和元素M的原子個數比較佳為：In為25atomic%以上，元素M低於75atomic%，更佳為：In為34atomic%以上，元素M低於66atomic%。
例如，作為包含In或Ga的半導體層242a及包含In或Ga的半導體層242c，可以採用使用In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：4：5、1：6：4或1：9：6及近似的原子個數比的靶材形成的In-Ga-Zn氧化物、使用其原子個數比為In：Ga=1：9等的靶材形成的In-Ga氧化物、氧化鎵等。另外，作為半導體層242b，可以採用使用其原子個數比為In：Ga：Zn=3：1：2、1：1：1、5：5：6、5：1：7或4：2：4.1及近似的原子個數比的靶材形成的In-Ga-Zn氧化物。此外，半導體層242a、半導體層242b及半導體層242c的原子個數比都作為誤差包括上述原子個數比的±20%的變動。
將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。為了對OS電晶體賦予穩定的電特性，較佳為降低氧化物半導體層中的雜質及氧缺陷而實現高純度本質化，使半導體層242 成為本質或實質上本質的氧化物半導體層。另外，較佳為至少使半導體層242中的通道形成區域成為本質或實質上本質的氧化物半導體層。
尤其是，較佳為降低半導體層242b中的雜質及氧缺陷而實現高純度本質化，使半導體層242b成為本質或實質上本質的氧化物半導體層。另外，較佳為至少使半導體層242b中的通道形成區域成為本質或實質上本質的半導體層。
注意，實質上本質的氧化物半導體層是指氧化物半導體層中的載子密度低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3且1×10-9/cm3以上的氧化物半導體層。
另外，當作為半導體層242使用氧化物半導體層時，較佳為採用CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)。CAAC-OS是包含多個c軸配向的結晶部的氧化物半導體之一。
另外，較佳為用作半導體層242的氧化物半導體層的非CAAC區域小於該氧化物半導體層的整體的20%。
CAAC-OS具有介電常數各向異性。明確而言，CAAC-OS的c軸方向的介電常數比a軸方向及b軸方向的介電常數大。在將CAAC-OS用於形成通道的半導體層且將閘極電極配置為c軸方向上的電晶體中，c軸方向的介電常數大，因此從閘極電極產生的電場容易傳到整個CAAC-OS。因此，可以降低次臨界擺幅值(S值)。另外，將CAAC-OS用於半導體層的電晶體不 容易發生微型化帶來的S值的增大。
另外，CAAC-OS的a軸方向及b軸方向的介電常數小，因此在源極與汲極之間產生的電場的影響得到緩和。因此，不容易發生通道長度調變效應、短通道效應等，而可以提高電晶體的可靠性。
在此，通道長度調變效果是指在汲極電壓比臨界電壓高的情況下，空乏層從汲極一側擴大而縮短實效上的通道長度的現象。另外，短通道效應是指通道長度的縮短帶來臨界電壓的下降等電特性劣化的現象。微型電晶體更容易發生這些現象所引起的電特性劣化。
另外，可以在形成氧化物半導體層之後進行氧摻雜處理。此外，為了進一步減少包含在氧化物半導體層中的水分或氫等雜質而使氧化物半導體層高度純化，較佳為進行加熱處理。
例如，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧化氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：雷射腔內共振衰減法)方式的露點計進行測量時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更佳為10ppb以下的空氣)氛圍下對氧化物半導體層進行加熱處理。另外，氧化性氛圍是指包含10ppm以上的氧化性氣體諸如氧、臭氧或氮化氧等的氛圍。此外，惰性氛圍是指上述氧化性氣體小於10ppm，還填充有氮或稀有氣體的氛圍。
另外，藉由進行加熱處理，可以在放出雜質的同時使包含於絕緣層226 中的氧擴散至氧化物半導體層中，由此可以減少該氧化物半導體層中的氧缺陷。或者，在惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下，來進行加熱處理，即可。只要在形成氧化物半導體層之後，就在任何時候可以進行加熱處理。
對用於加熱處理的加熱裝置沒有特別的限制，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置。例如，可以使用電爐或如LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。
加熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。處理時間是24小時以內。由於超過24小時的加熱處理導致產率的降低，所以不是較佳的。
[電極]
作為用來形成電極243、電極224、電極244a、電極244b、電極225a及電極225b的導電性材料，可以使用如下材料，該材料包含選自鋁、鉻、鐵、銅、銀、金、鉑、鉭、鎳、鈷、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹等金屬元素中的一種以上。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。另外，也可 以層疊多個由這些材料形成的絕緣層。
另外，作為用來形成電極243、電極224、電極244a、電極244b、電極225a及電極225b的導電性材料，可以採用如銦錫氧化物(ITO：Indium Tin Oxide)、含有氧化鎢的銦氧化物、含有氧化鎢的銦鋅氧化物、含有氧化鈦的銦氧化物、含有氧化鈦的銦錫氧化物、銦鋅氧化物、銦鎵鋅氧化物、添加有矽的銦錫氧化物等含有氧的導電性材料或者如氮化鈦、氮化鉭等含有氮的導電性材料。另外，還可以採用組合了含有上述金屬元素的材料與含有氧的導電性材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。對導電材料的形成方法沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法等各種形成方法。
[接觸插頭]
作為接觸插頭，例如，可以使用鎢、多晶矽等埋入性高的導電材料。另外，也可以以鈦層、氮化鈦層或由鈦層、氮化鈦層的疊層構成的障壁層(擴散防止層)覆蓋上述材料的側面及底面。在此情況下，有時也將障壁層當作接觸插頭的一部分。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式5
上述實施方式所公開的半導體裝置可以用於顯示裝置的驅動電路。在本實施方式中，參照圖式對將在上述實施方式中公開的半導體裝置用於顯示裝置的例子進行說明。
〈顯示裝置的一個例子〉
圖29A是說明顯示裝置500的結構實例的方塊圖。圖29A所示的顯示裝置500包括驅動電路511、驅動電路521a、驅動電路521b及顯示區域531。另外，有時將驅動電路511、驅動電路521a及驅動電路521b統稱為“驅動電路”或“週邊驅動電路”。
可以將驅動電路521a及驅動電路521b用作例如掃描線驅動電路。另外，可以將驅動電路511用作例如信號線驅動電路。另外，也可以僅設置驅動電路521a和驅動電路521b中的某一個。此外，也可以在隔著顯示區域531與驅動電路511相對的位置設置某種電路。
另外，圖29A所例示出的顯示裝置500包括分別大致平行地設置且由驅動電路521a和/或驅動電路521b控制電位的m條佈線535以及分別大致平行地設置且由驅動電路511控制電位的n條佈線536。並且，顯示區域531包括配置為矩陣狀的多個像素532。像素532包括像素電路534及顯示元件。
另外，藉由將三個像素532用作一個像素，可以實現全彩色顯示。三個像素532分別控制紅色光、綠色光或藍色光的透射率、反射率或發光光量等。另外，由三個像素532控制的光的顏色不侷限於紅色、綠色、藍色 的組合，也可以是黃、青色、洋紅色。
另外，除了控制紅色光、綠色光、藍色光的像素之外還可以追加控制白色光的像素532並將四個像素532用作一個像素。藉由追加控制白色光的像素532，可以提高顯示區域的亮度。另外，藉由增加用作一個像素的像素532可以適當地組合紅色、綠色、藍色、黃、青色及洋紅色而使用，由此可以擴大能夠再現的色域。
當將像素配置為1920×1080的矩陣狀時，可以實現以所謂全高清(也稱為“2K解析度”、“2K1K”或“2K”等)的解析度能夠顯示的顯示裝置500。另外，例如，當將像素配置為3840×2160的矩陣狀時，可以實現以所謂超高清(也稱為“4K解析度”、“4K2K”或“4K”等)的解析度能夠顯示的顯示裝置500。另外，例如，當將像素配置為7680×4320的矩陣狀時，可以實現以所謂超高清(也稱為“8K解析度”、“8K4K”或“8K”等)的解析度能夠顯示的顯示裝置500。藉由增加像素，也可以實現以16K或32K的解析度進行顯示的顯示裝置500。
第i行的佈線535_i(i為1以上且m以下的自然數)與顯示區域531中配置在m行n列(m、n都為1以上的自然數)的多個像素532中的配置於i行的n個像素532電連接。另外，第j行的佈線536_j(j為1以上且n以下的自然數)與配置於m行n列的像素532中的配置於j列的m個像素532電連接。
[顯示元件]
顯示裝置500可以採用各種方式或具有各種顯示元件。作為顯示元件的一個例子，可以舉出其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體，如EL(電致發光)元件(包含有機EL元件、無機EL元件或有機物及無機物的EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、使用MEMS(微機電系統)的顯示元件、數位微鏡裝置(DMD)、DMS(數位微快門)、MIRASOL(在日本註冊的商標)、IMOD(干涉調變)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器、使用碳奈米管的顯示元件等。此外，作為顯示元件，可以使用量子點。
作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用量子點的顯示裝置的一個例子，有量子點顯示器等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透射型液晶顯示器、半透射型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水、電子粉流體(在日本註冊的商標)或電泳元件的顯示裝置的一個例子，有電子紙等。顯示裝置也可以為電漿顯示器面板(PDP)。
注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一 部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下方。由此，可以進一步降低功耗。
注意，當使用LED時，也可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體層等。並且，在其上設置具有結晶的p型GaN半導體層等，由此能夠構成LED。另外，也可以在石墨烯或石墨與具有結晶的n型GaN半導體層之間設置AlN層。此外，LED所包括的GaN半導體層也可以藉由MOCVD形成。注意，也可以藉由設置石墨烯，以濺射法形成LED所包括的GaN半導體層。
圖29B、圖29C、圖30A及圖30B示出能夠用於像素532的電路結構實例。
[發光顯示裝置用像素電路的一個例子]
圖29B所示的像素電路534包括電晶體461、電容元件463、電晶體468和電晶體464。另外，圖29B所示的像素電路534與能夠用作顯示元件的發光元件469電連接。
電晶體461的源極電極和汲極電極中的一個與佈線536_j電連接。再者，電晶體461的閘極電極與佈線535_i電連接。從佈線536_j供應視訊信號。
電晶體461具有控制對節點465寫入視訊信號的功能。
電容元件463的一對電極中的一個與節點465電連接，另一個與節點467電連接。另外，電晶體461的源極電極和汲極電極中的另一個與節點465電連接。
電容元件463具有保持寫入節點465中的資料的儲存電容器的功能。
電晶體468的源極電極和汲極電極中的一個與電位供應線VL_a電連接，另一個與節點467電連接。並且，電晶體468的閘極電極與節點465電連接。
電晶體464的源極電極和汲極電極中的一個與電位供應線V0電連接，另一個與節點467電連接。並且，電晶體464的閘極電極與佈線535_i電連接。
發光元件469的陽極和陰極中的一個與電位供應線VL_b電連接，另一個與節點467電連接。
作為發光元件469，例如可以使用有機電致發光元件(也稱為有機EL元件)等。但是，發光元件469不限定於此，例如也可以使用由無機材料構成的無機EL元件。
例如，高電源電位VDD施加到電位供應線VL_a和電位供應線VL_b中的一個，低電源電位VSS施加到另一個。
在圖29B的具有像素電路534的顯示裝置500中，藉由驅動電路521a及/或驅動電路521b依次選擇各行的像素532，使電晶體461及電晶體464成為導通狀態以將視訊信號寫入節點465。
當電晶體461及電晶體464處於截止狀態時，使資料被寫入到節點465的像素532成為保持狀態。再者，根據寫入到節點465的資料的電位，來控制流過電晶體468的源極電極與汲極電極之間的電流量，並且，發光元件469以對應於流過的電流量的亮度發光。藉由逐行依次進行上述步驟，可以顯示影像。
另外，也可以如圖30A所示地使用具有背閘極的電晶體作為電晶體461、電晶體464及電晶體468。在圖30A所示的電晶體461及電晶體464中，閘極與背閘極電連接。因此，閘極與背閘極一直為相同電位。另外，在電晶體468中背閘極與節點467電連接。因此，背閘極與節點467一直為相同電位。
[液晶顯示裝置用像素電路的一個例子]
圖29C所示的像素電路534包括電晶體461、電容元件463。另外，圖29C所示的像素電路534與能夠用作顯示元件的液晶元件462電連接。
液晶元件462的一對電極中的一個的電位根據像素電路534的規格適當地設定。例如，可以對液晶元件462的一對電極中的一個供應共用電位(共用電位)或與電容線CL相同的電位。另外，也可以對各像素532中的液晶元件462的一對電極中的一個供應不同的電位。液晶元件462的一對電極中 的另一個與節點466電連接。液晶元件462的配向狀態取決於寫入節點466的資料。
作為具有液晶元件462的顯示裝置的驅動方法，例如可以採用TN(Twisted Nematic：扭曲向列)模式、STN(Super Twisted Nematic：超扭曲向列)模式、VA模式、ASM(Axially Symmetric Aligned Micro-cell：軸對稱排列微單元)模式、OCB(Optically Compensated Birefringence：光學補償彎曲)模式、FLC(Ferroelectric Liquid Crystal：鐵電性液晶)模式、AFLC(AntiFerroelectric Liquid Crystal：反鐵電液晶)模式、MVA模式、PVA(Patterned Vertical Alignment：垂直配向構型)模式、IPS模式、FFS模式或TBA(Transverse Bend Alignment：橫向彎曲配向)模式等。另外，作為顯示裝置的驅動方法，除了上述驅動方法之外，還有ECB(Electrically Controlled Birefringence：電控雙折射)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散型液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物網路型液晶)模式、賓主模式等。但是並不侷限於此，作為液晶元件及其驅動方式可以使用各種液晶元件及其驅動方式。
當作為顯示元件使用液晶元件時，可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。這些液晶材料根據條件呈現出膽固醇相、層列相、立方相、手向列相、各向同性相等。
另外，也可以採用不使用配向膜的呈現藍相(Blue Phase)的液晶。藍相是液晶相的一種，是指當使膽固醇型液晶的溫度上升時在即將從膽固醇相轉變到各向同性相之前出現的相。由於藍相只出現在較窄的溫度範圍內， 所以為了改善溫度範圍而將混合有5wt.%以上的手性試劑的液晶組成物用於液晶層。由於包括呈現藍相的液晶和手性試劑的液晶組成物的回應速度短，亦即，為1msec以下，並且它具有光學各向同性，所以不需要配向處理，並且視角依賴性低。另外，因不需要設置配向膜而不需要摩擦處理，因此可以防止由於摩擦處理而引起的靜電破壞，由此可以降低製程中的液晶顯示裝置的不良和破損。從而，可以提高液晶顯示裝置的生產率。
此外，也可以使用將像素(pixel)分成幾個區域(子像素)且使分子分別倒向不同方向的被稱為多域化或多域設計的方法。
此外，液晶材料的特定電阻係數為1×109Ω．cm以上，較佳為1×1011Ω．cm以上，更佳為1×1012Ω．cm以上。另外，本說明書中的特定電阻係數的值為在20℃測量的值。
在第i行j列的像素電路534中，電晶體461的源極電極和汲極電極中的一個與佈線536_j電連接，另一個與節點466電連接。電晶體461的閘極電極與佈線535_i電連接。佈線536_j供應視訊信號。電晶體461具有控制向節點466寫入視訊信號的功能。
電容元件463的一對電極中的一個與被供應特定電位的佈線(以下稱為電容線CL)電連接，另一個與節點466電連接。另外，電容線CL的電位的值根據像素電路534的規格適當地設定。電容元件463具有保持寫入節點466中的資料的儲存電容器的功能。
例如，在圖29C的包括像素電路534的顯示裝置500中，藉由驅動電路521a及/或驅動電路521b依次選擇各行的像素電路534，使電晶體461變為導通狀態來對節點466寫入視訊信號。
節點466被寫入視訊信號的像素電路534當電晶體461為關閉狀態時變為保持狀態。藉由按行依次進行上述步驟，可以在顯示區域531上顯示影像。
另外，也可以如圖30B所示地使用具有背閘極的電晶體作為電晶體461。圖30B所示的電晶體461的閘極與背閘極電連接。因此，閘極與背閘極一直為相同電位。
[週邊電路的結構實例]
接著，參照圖31A對驅動電路511的結構實例進行說明。驅動電路511包括移位暫存器512及DA轉換輸出電路513。
移位暫存器512包括n個暫存器SR(暫存器SR_1至暫存器SR_n)。移位暫存器512被輸入起動脈衝SP、時脈信號CLK等。作為構成移位暫存器512的電路，可以使用上述實施方式所公開的半導體裝置。
DA轉換輸出電路513包括n個轉換輸出電路CA(轉換輸出電路CA_1至轉換輸出電路CA_n)。另外，DA轉換輸出電路513被輸入包含影像資訊的數位信號等。轉換輸出電路CA具有將輸入的數位信號轉換為類比電壓信號的功能。
[週邊電路的工作實例]
在本實施方式中，對驅動電路511對與第i行的像素電路534連接的佈線536_j供應視訊信號的工作進行說明。
當第i行的佈線535_i被選擇時，移位暫存器512被輸入起動脈衝SP。由於起動脈衝SP的輸入，移位暫存器512中的暫存器SR_1至暫存器SR_n與時脈信號CLK同步地依次進行輸出。因此，工作的轉換輸出電路CA_j與時脈信號CLK同步地被依次選擇。
明確而言，當移位暫存器512被輸入起動脈衝SP時，首先，由第一暫存器SR_1向轉換輸出電路CA_1輸入通知第一列被選擇了的列選擇信號。如此，通知第j列被選擇了的列選擇信號被輸入轉換輸出電路CA_j。
被輸入列選擇信號的轉換輸出電路CA_j將被輸入到轉換輸出電路CA_j的數位信號轉換為類比電壓信號(視訊信號)，並將其輸出到佈線536_j。
重複上述工作直到進行到第m行第n列，然後開始下一個圖框的寫入。如此，可以在顯示區域531進行影像顯示。
另外，也可以如圖31B所示在移位暫存器512與DA轉換輸出電路513之間設置位準轉換器514。位準轉換器514包括對應於各列的轉移器LS(轉移器LS_1至轉移器LS_n)。第j行的轉移器LS_j具有擴增從移位暫存器512 輸出的信號的電壓振幅並將其輸入到轉換輸出電路CA_j的功能。藉由設置位準轉換器514，可以降低移位暫存器512的工作電壓。由此，可以降低顯示裝置500的功耗。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式6
藉由利用上述實施方式所示的電晶體及半導體裝置，可以將包括電晶體的驅動電路的一部分或整體與像素部形成在同一基板上，由此可以形成系統化面板(system-on-panel)。參照圖32A至圖33B對能夠用於上述實施方式所示的電晶體的顯示裝置的結構實例進行說明。
〈液晶顯示裝置的一個例子及EL顯示裝置的一個例子〉
作為顯示裝置的一個例子對使用液晶元件的顯示裝置及使用EL元件的顯示裝置進行說明。在圖32A中，以圍繞設置在第一基板4001上的像素部4002的方式設置密封劑4005，並且，使用第二基板4006進行密封。在圖32A中，在第一基板4001上的與由密封劑4005圍繞的區域不同的區域中安裝有使用單晶半導體或多晶半導體膜形成在另行準備的基板上的信號線驅動電路4003、掃描線驅動電路4004。此外，供應到另行形成的信號線驅動電路4003、掃描線驅動電路4004或者像素部4002的各種信號及電位從FPC(Flexible printed circuit，軟性印刷電路板)4018a、FPC4018b供應。
在圖32B及圖32C中，以圍繞設置在第一基板4001上的像素部4002 和掃描線驅動電路4004的方式設置有密封劑4005。此外，在像素部4002和掃描線驅動電路4004上設置有第二基板4006。因此，像素部4002及掃描線驅動電路4004與顯示元件一起由第一基板4001、密封劑4005以及第二基板4006密封。在圖32B及圖32C中，在第一基板4001上的與由密封劑4005圍繞的區域不同的區域中安裝有使用單晶半導體或多晶半導體形成在另行準備的基板上的信號線驅動電路4003。在圖32B及圖32C中，供應到信號線驅動電路4003、掃描線驅動電路4004或者像素部4002的各種信號及電位從FPC4018供應。
雖然在圖32B及圖32C中示出另行形成信號線驅動電路4003並將其安裝到第一基板4001的例子，但是不侷限於該結構。既可以另行形成掃描線驅動電路並進行安裝，又可以僅另行形成信號線驅動電路的一部分或者掃描線驅動電路的一部分並進行安裝。
另外，對另行形成的驅動電路的連接方法沒有特別的限制，而可以採用打線接合方法、COG(Chip On Glass，晶粒玻璃接合)方法、TCP(Tape Carrier Package：捲帶式封裝)、COF(Chip On Film：覆晶薄膜封裝)等。圖32A是藉由COG方法安裝信號線驅動電路4003、掃描線驅動電路4004的例子，圖32B是藉由COG方法安裝信號線驅動電路4003的例子，而圖32C是藉由TCP方法安裝信號線驅動電路4003的例子。
此外，顯示裝置有時包括顯示元件為密封狀態的面板和在該面板中安裝有IC諸如控制器等的模組。
此外，設置在第一基板上的像素部及掃描線驅動電路包括多個電晶體，可以應用上述實施方式所示的電晶體。
圖33A和圖33B為示出圖32B中以N1-N2的點劃線表示的部分的剖面結構的剖面圖。如圖33A和33B所示，顯示裝置包括電極4015，並且，電極4015藉由各向異性導電層4019電連接到FPC4018所包括的端子。另外，電極4015在形成在絕緣層4110、絕緣層4111及絕緣層4112中的開口中與佈線4014電連接。
電極4015與第一電極層4030使用同一導電層形成，佈線4014與電晶體4010及電晶體4011的源極電極及汲極電極使用同一導電層形成。
此外，設置在第一基板4001上的像素部4002和掃描線驅動電路4004包括多個電晶體。在圖33A及圖33B中例示像素部4002所包括的電晶體4010和掃描線驅動電路4004所包括的電晶體4011。在圖33A中，在電晶體4010及電晶體4011上設置有絕緣層4110、絕緣層4111及絕緣層4112，並且在圖33B中，在絕緣層4112上還設置有分隔壁4510。
另外，電晶體4010及電晶體4011設置在絕緣層4102上。另外，電晶體4010及電晶體4011包括形成在絕緣層4102上的電極4017，電極4017上形成有絕緣層4103。電極4017可以用作背閘極。
電晶體4010及電晶體4011可以使用上述實施方式所示的電晶體。上述實施方式所示的電晶體的的電特性變動被抑制，所以在電性上穩定。因此， 可以使圖33A及圖33B所示的本實施方式的顯示裝置成為高可靠性的顯示裝置。
另外，圖33A及圖33B示出電晶體4010及電晶體4011採用與上述實施方式所示的電晶體452具有同樣結構的電晶體時的例子。
另外，圖33A及圖33B所示的顯示裝置包括電容元件4020。電容元件4020包括電晶體4010的源極電極和汲極電極中的一個的一部分與電極4021隔著絕緣層4103彼此重疊的區域。電極4021與電極4017使用同一導電層形成。
一般而言，考慮在像素部中配置的電晶體的洩漏電流等設定在顯示裝置中設置的電容元件的容量以使其能夠在指定期間保持電荷。電容元件的容量考慮電晶體的關態電流等設定即可。
例如，藉由在液晶顯示裝置的像素部中使用OS電晶體，可以將電容元件的容量降低至液晶容量的1/3以下或1/5以下。當使用OS電晶體時，可以不設置電容元件。
設置在像素部4002中的電晶體4010與顯示元件電連接。圖33A示出作為顯示元件採用液晶元件的液晶顯示裝置的一個例子。在圖33A中，作為顯示元件的液晶元件4013包括第一電極層4030、第二電極層4031以及液晶層4008。注意，以夾持液晶層4008的方式設置有用作配向膜的絕緣層4032、絕緣層4033。第二電極層4031設置在第二基板4006一側，第一電極層4030 與第二電極層4031隔著液晶層4008重疊。
此外，間隔物4035是藉由對絕緣層選擇性地進行蝕刻而得到的柱狀間隔物，並且它是為控制第一電極層4030和第二電極層4031之間的間隔(單元間隙)而設置的。注意，還可以使用球狀間隔物。
另外，電晶體4010及電晶體4011較佳為採用OS電晶體。OS電晶體可以降低關閉狀態下的電流值(關態電流值)。因此，可以延長影像信號等的電信號的保持時間，並且，還可以延長電源導通狀態下的寫入間隔。因此，可以降低更新工作的頻率，所以具有抑制功耗的效果。
此外，由於OS電晶體可以得到較高的場效移動率，因此可以進行高速驅動。由此，藉由在顯示裝置的像素部中使用上述電晶體，可以提供高品質的影像。另外，由於可以在同一基板上分別製造驅動電路及像素部，所以可縮減顯示裝置的構件個數。
此外，在顯示裝置中，可以適當地設置黑矩陣(遮光層)、偏振構件、相位差構件、抗反射構件等的光學構件(光學基板)等。例如，也可以使用利用偏振基板以及相位差基板的圓偏振。此外，作為光源，也可以使用背光、側光等。
作為顯示裝置所包括的顯示元件，可以應用利用電致發光的發光元件(也稱為EL元件)。EL元件在一對電極之間具有包含發光化合物的層(也稱為EL層)。當使一對電極之間產生高於EL元件的臨界電壓的電位差時， 電洞從陽極一側注入到EL層中，而電子從陰極一側注入到EL層中。被注入的電子和電洞在EL層中再結合，由此，包含在EL層中的發光物質發光。
EL元件根據發光材料是有機化合物還是無機化合物被區別，通常前者被稱為有機EL元件，而後者被稱為無機EL元件。
在有機EL元件中，藉由施加電壓，電子從一個電極注入到EL層中，而電洞從另一個電極注入到EL層中。藉由這些載子(電子及電洞)再結合，發光有機化合物形成激發態，當從該激發態回到基態時發光。由於這種機制，這種發光元件被稱為電流激發型發光元件。
EL層除了發光化合物以外也可以還包括電洞注入性高的物質、電洞傳輸性高的物質、電洞阻擋材料、電子傳輸性高的物質、電子注入性高的物質或雙極性的物質(電子傳輸性及電洞傳輸性高的物質)等。
EL層可以藉由蒸鍍法(包括真空蒸鍍法)、轉印法、印刷法、噴墨法、塗佈法等的方法形成。
無機EL元件根據其元件結構而分類為分散型無機EL元件和薄膜型無機EL元件。分散型無機EL元件包括發光層，其中發光材料的粒子分散在黏合劑中，並且其發光機制是利用施體能階和受體能階的施體-受體再結合型發光。薄膜型無機EL元件是其中發光層夾在電介質層之間，並且該夾著發光層的電介質層夾在電極之間的結構，其發光機制是利用金屬離子的內殼層電子躍遷的局部型發光。注意，這裡作為發光元件使用有機EL元件進 行說明。
為了取出發光，使發光元件的一對電極中的至少一個為透明即可。在基板上形成有電晶體及發光元件。作為發光元件可以採用從與該基板相反一側的表面取出發光的頂部發射結構；從基板一側的表面取出發光的底部發射結構；以及從兩個表面取出發光的雙面發射結構。
圖33B示出作為顯示元件使用發光元件的發光顯示裝置(也稱為“EL顯示裝置”)的一個例子。發光元件4513與設置在像素部4002中的電晶體4010電連接。雖然發光元件4513具有第一電極層4030、發光層4511及第二電極層4031的疊層結構，但是不侷限於該結構。根據從發光元件4513取出光的方向等，可以適當地改變發光元件4513的結構。
分隔壁4510使用有機絕緣材料或無機絕緣材料形成。尤其較佳為使用感光樹脂材料，在第一電極層4030上形成開口部，並且將該開口部的側面形成為具有連續曲率的傾斜面。
發光層4511可以使用一個層構成，也可以使用多個層的疊層構成。
為了防止氧、氫、水分、二氧化碳等侵入發光元件4513，也可以在第二電極層4031及分隔壁4510上形成保護層。作為保護層，可以形成氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜、DLC(Diamond Like Carbon)膜等。此外，在由第一基板4001、第二基板4006以及密封劑4005密封的空間中設置有填充劑4514並被密封。如此，為了不 暴露於外部氣體，較佳為使用氣密性高且脫氣少的保護薄膜(黏合薄膜、紫外線硬化性樹脂薄膜等)、覆蓋材料進行封裝(封入)。
作為填充劑4514，除了氮或氬等惰性氣體以外，也可以使用紫外線硬化性樹脂或熱固性樹脂，例如可以使用PVC(聚氯乙烯)、丙烯酸類樹脂、聚醯亞胺、環氧類樹脂、矽酮類樹脂、PVB(聚乙烯醇縮丁醛)或EVA(乙烯-醋酸乙烯酯)等。填充劑4514也可以包含乾燥劑。
作為密封劑4005，可以使用玻璃粉等玻璃材料或者兩液混合型樹脂等在常溫下固化的固化樹脂、光硬化性樹脂、熱固性樹脂等樹脂材料。密封劑4005也可以包含乾燥劑。
另外，根據需要，也可以在發光元件的光射出面上適當地設置諸如偏光板或者圓偏光板(包括橢圓偏光板)、相位差板(λ/4板，λ/2板)、濾色片等的光學薄膜。此外，也可以在偏光板或者圓偏光板上設置抗反射膜。例如，可以進行抗眩光處理，該處理是藉由利用表面的凹凸擴散反射光來降低反射眩光的處理。
藉由使發光元件具有微腔結構，能夠提取色純度高的光。另外，藉由組合微腔結構和濾色片，可以防止反射眩光，而可以提高影像的可見度。
關於對顯示元件施加電壓的第一電極層及第二電極層(也稱為像素電極層、共用電極層、相對電極層等)，根據取出光的方向、設置電極層的地方以及電極層的圖案結構而選擇其透光性、反射性，即可。
作為第一電極層4030及第二電極層4031，可以使用包含氧化鎢的氧化銦、包含氧化鎢的銦鋅氧化物、包含氧化鈦的氧化銦、銦錫氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等具有透光性的導電材料。
此外，第一電極層4030及第二電極層4031可以使用鎢(W)、鉬(Mo)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉑(Pt)、鋁(Al)、銅(Cu)、銀(Ag)等金屬、其合金和其氮化物中的一種以上形成。
此外，第一電極層4030及第二電極層4031可以使用包含導電高分子(也稱為導電聚合體)的導電組成物形成。作為導電高分子，可以使用所謂的π電子共軛導電高分子。例如，可以舉出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者由苯胺、吡咯及噻吩中的兩種以上構成的共聚物或其衍生物等。
此外，由於電晶體容易因靜電等而損壞，所以較佳為設置用來保護驅動電路的保護電路。保護電路較佳為使用非線性元件構成。
藉由採用上述實施方式所示的電晶體可以提供高可靠性的顯示裝置。另外，藉由採用上述實施方式所示的電晶體，可以提供具有高解析度、大尺寸且高顯示品質的顯示裝置。另外，可以提供一種功耗得到降低的顯示裝置。
〈顯示模組的一個例子〉
作為採用上述電晶體的半導體裝置的一個例子對顯示模組進行說明。在圖34所示的顯示模組6000中，在上蓋6001與下蓋6002之間設置有連接於FPC6003的觸控感測器6004、連接於FPC6005的顯示面板6006、背光單元6007、框架6009、印刷電路板6010和電池6011。注意，有時沒有設置背光單元6007、電池6011、觸控感測器6004等。
例如，可以將本發明的一個實施方式的半導體裝置用於安裝在觸控感測器6004、顯示面板6006、印刷電路板6010上的集成電路等。例如，可以將之前所述的顯示裝置用於顯示面板6006。
上蓋6001和下蓋6002的形狀和尺寸可以根據觸控感測器6004和顯示面板6006等的尺寸適當地改變。
觸控感測器6004可以為電阻膜式或電容式，並且能夠與顯示面板6006重疊而使用。可以對顯示面板6006附加觸控感測器功能。例如，也可以藉由在顯示面板6006的每個像素內設置觸控感測器用電極，附加電容式觸控面板的功能等。或者，也可以藉由在顯示面板6006的每個像素內設置光感測器，附加光學式觸控感測器的功能等。
背光單元6007包括光源6008。可以將光源6008設置於背光單元6007的端部，並且可以使用光擴散板。另外，當將發光顯示裝置等用於顯示面板6006時，可以省略背光單元6007。
框架6009除了保護顯示面板6006的功能之外還具有阻擋從印刷電路板6010一側產生的電磁波的電磁屏蔽的功能。框架6009可以具有散熱板的功能。
印刷電路板6010包括電源電路以及用來輸出視訊信號及時脈信號的信號處理電路等。作為對電源電路供電的電源，可以使用電池6011或商用電源。注意，當作為電源使用商用電源時可以省略電池6011。
另外，顯示模組6000還可以設置有諸如偏光板、相位差板、稜鏡片等的構件。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式7
上述實施方式所示的半導體裝置可以用於照明設備等。作為一個例子，圖35A示出照明設備1100的方塊圖。照明設備1100包括控制器1101、前置驅動器1102、電壓產生電路1103及發光部1104。例如，可以將上述實施方式所示的半導體裝置用於前置驅動器1102。
發光部1104包括一個以上的LED1114。另外，雖然在本實施方式中示出作為發光元件採用LED的例子，但是也可以採用其他的發光元件。電壓產生電路1103是用來生成供應給發光部1104的電壓的電路。例如，作為電 壓產生電路1103，可以使用開關調節器。前置驅動器1102是用來驅動電壓產生電路1103的電路。因此，從電壓產生電路1103輸出的電壓受前置驅動器1102控制。
控制器1101例如包括亮度調整電路、發光部短路檢測電路、調光用PWM信號生成部等(未圖示)。控制器1101將決定發光部1104的發光亮度的信號供應給前置驅動器1102。另外，也可以另行設置溫度感測器、光感測器等檢測器並將反映了藉由上述檢測器獲得的資訊的信號供應給前置驅動器1102。
另外，照明設備1100可以用於各種領域的照明設備。例如，室內照明設備(LED燈、LED螢光燈)、室外照明設備、液晶顯示裝置(LCD)的背光裝置、車輛(汽車、二輪車等)的照明設備、鐵道車輛的照明設備、信號燈具、電子留言板、電子看板等。例如，作為車輛照明設備有前燈(前照燈)、前組合燈、日間行車燈、後組合燈、方向指示燈、車內燈等。
另外，上述實施方式所示的半導體裝置可以用於控制電機工作的電機驅動裝置等。作為一個例子，圖35B示出電機驅動裝置1200的方塊圖。電機驅動裝置1200包括控制器1201、前置驅動器1202、電壓產生電路1203及電機1204。上述實施方式所示的半導體裝置，例如可以用於前置驅動器1202。
電壓產生電路1203是用來生成供應給電機1204的電壓的電路。例如，作為電壓產生電路1203，可以使用功率電晶體。前置驅動器1202是用來驅 動電壓產生電路1203的電路。因此，從電壓產生電路1203輸出的電壓受前置驅動器1202控制。
控制器1201將決定電機1204的輸出的信號供應給前置驅動器1202。控制器1201可以根據從另行設置的檢測器獲得的資訊決定電機1204的輸出。
本實施方式可以與本說明書所示的其他的實施方式及實施例適當地組合。
實施方式8
在本實施方式中，參照圖36A和圖36B以及圖37A和圖37B對將上述實施方式說明的半導體裝置等應用於電子構件的例子以及具備該電子構件的電子裝置的例子進行說明。另外，電子構件也被稱為半導體封裝或IC用封裝。電子構件根據端子取出方向或端子的形狀具有多個規格和名稱。在本實施方式中，對電子構件的一個例子進行說明。
在組裝製程(後面的製程)中組合上述實施方式所示的半導體裝置與該半導體裝置之外的構件，來完成電子構件。
參照圖36A所示的流程圖對後面的製程進行說明。在前面的製程中，包括上述實施方式所示的半導體裝置的元件基板完成之後，進行研磨該元件基板的背面(沒有形成半導體裝置等的面)的“背面研磨製程”(步驟S1)。藉由進行研磨來使元件基板變薄，可以減少元件基板的翹曲等，而可 以實現電子構件的小型化。
接著，進行將元件基板分成多個晶片的“切割(dicing)製程”(步驟S2)。並且，進行如下晶片接合(die bonding)製程(步驟S3)：拾取被切割的各晶片，並將其接合於引線框架上。晶片接合製程中的晶片與引線框架的接合可以適當地根據產品選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。另外，也可以在插入物(interposer)基板上安裝晶片代替引線框架。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的“打線接合(wire bonding)製程”(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
進行由環氧樹脂等密封被打線接合的晶片的“密封製程(模塑(molding)製程)”(步驟S5)。藉由進行密封製程，使電子構件的內部被樹脂填充，可以保護安裝於晶片內部的電路部及將晶片與引線連接的金屬細線免受機械外力的影響，還可以降低因水分或灰塵而導致的特性劣化(可靠性的降低)。
接著，進行對引線框架的引線進行電鍍處理的“引線電鍍製程”(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在後面將引線安裝於印刷電路板時，可以更加確實地進行銲接。接著，進行引線的切斷及成型加工的“成型製程”(步驟S7)。
接著，進行對封裝表面進行印字處理(marking)的“印字製程”(步驟S8)。並且經過調查外觀形狀的優劣或工作故障的有無的“檢驗步驟”(步驟S9)完成電子構件。
以上說明的電子構件可以採用包括上述實施方式說明的電晶體的結構。由此，可以實現包括減少了高溫環境下的故障且製造成本得到抑制的半導體裝置的電子構件。由於該電子構件包括高溫環境下的故障少且製造成本得到抑制的半導體裝置，所以該電子構件受使用環境的制限得到緩解而能夠實現小型化。
圖36B示出完成的電子構件的透視示意圖。在圖36B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖36B所示的電子構件700包括引線705及半導體裝置703。作為半導體裝置703，可以使用上述實施方式所示的半導體裝置。
圖36B所示的電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，來完成安裝有電子構件的基板(電路板704)。完成的電路板704用於電子裝置等。
接著，參照圖37A和圖37B說明將上述電子構件用於如下驅動電路的應用例。該驅動電路是驅動設置於以固定電源的電力驅動的交通工具(自行車等)等中的反相器或電機等的驅動電路。
在圖37A中，作為應用例示出電動自行車1010。電動自行車1010是藉由將電流供應到電機1011來獲得動力的汽車。另外，電動自行車1010包括用來供應電機1011中流過的電流的蓄電裝置1012及用來驅動電機1011的驅動電路1013。另外，雖然圖37A中示出了腳蹬踏板，但是沒有也可以。
驅動電路1013安裝有設置有包括上述實施方式所示的半導體裝置的電子構件的電路板(mounted board)。由此，可以實現能夠謀求小型化的具有電子構件的電動自行車。另外，可以實現功耗小且行駛距離長的電動自行車。另外，可以實現可靠性良好的電動自行車。
作為其他的應用例，圖37B示出電動汽車1020。電動汽車1020藉由使電流流過電機1021產生動力。另外，電動汽車1020包括用來供應流過電機1021的電流的蓄電裝置1022以及用來驅動電機1021的驅動電路1023。
驅動電路1023安裝有設置有包括上述實施方式所示的半導體裝置的電子構件的電路板。由此，可以實現能夠謀求小型化的具有電子構件的電動汽車。另外，可以實現功耗小且行駛距離長的電動汽車。另外，可以實現可靠性良好的電動汽車。
另外，具有上述實施方式所示的半導體裝置的電子構件不僅可以用於電動汽車(EV)，還可以用於混合動力車(HEV)或插電式混合動力車(PHEV)等。
如上所述，本實施方式所示的電子裝置中安裝有設置有包括根據上述 實施方式的半導體裝置的電子構件的電路板。由此，可以實現能夠謀求小型化的具有電子構件的電子裝置。另外，可以實現功耗小的電子裝置。另外，可以實現可靠性良好的電子裝置。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式9
根據本發明的一個實施方式的半導體裝置可以用於各種各樣的電子裝置的控制電路。圖38示出應用根據本發明的一個實施方式的半導體裝置的電子裝置的具體例子。
作為根據本發明的一個實施方式的半導體裝置的電子裝置的具體例子，可以舉出電視機、顯示器等顯示裝置、照明設備、桌上型或膝上型個人電腦、文字處理機、再現儲存在DVD(Digital Versatile Disc：數位影音光碟)等記錄介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放機、收音機、磁帶錄音機、頭戴式耳機音響、音響、座鐘、掛鐘、無線電話子機、步話機、行動電話機、車載電話、可攜式遊戲機、平板終端、彈珠機等大型遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器終端、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動刮鬍刀、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、熱水器、電扇、吹風機、空調設備諸如空調器、加濕器、除濕器等、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、手電筒、鏈鋸等工具、煙探測器、透析裝置等醫療設備等。再者，還可以舉出工業 設備諸如引導燈、號誌燈、傳送帶、電梯、電扶梯、工業機器人、蓄電系統、用於使電力均勻化或智慧電網的蓄電裝置。
另外，利用來自蓄電裝置的電力藉由電動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船等。
圖38示出其他電子裝置的例子。在圖38中，顯示裝置8000是使用根據本發明的一個實施方式的蓄電裝置8004的電子裝置的一個例子。明確地說，顯示裝置8000相當於電視廣播接收用顯示裝置，包括外殼8001、顯示部8002、揚聲器部8003、半導體裝置8004及蓄電裝置8005等。根據本發明的一個實施方式的半導體裝置8004設置在外殼8001的內部。半導體裝置8004可以控制顯示裝置8000內部的冷卻風機等冷卻裝置的驅動及發光亮度的調整等。另外，顯示裝置8000既可以接受來自商業電源的電力供應，又可以使用蓄積在蓄電裝置8005中的電力。
作為顯示部8002，可以使用顯示裝置諸如液晶顯示裝置、在每個像素中具備有機EL元件等發光元件的發光裝置、電泳顯示裝置、DMD(數位微鏡裝置：Digital Micromirror Device)、PDP(電漿顯示面板：Plasma Display Panel)及FED(場致發射顯示器：Field Emission Display)等。
另外，除了電視廣播接收用的顯示裝置之外，顯示裝置還包括所有顯示資訊用顯示裝置，例如個人電腦用顯示裝置或廣告顯示用顯示裝置等。
在圖38中，安鑲型照明設備8100是使用根據本發明的一個實施方式的半導體裝置8103的電子裝置的一個例子。明確地說，照明設備8100包括外殼8101、光源8102、半導體裝置8103及蓄電裝置8105等。雖然在圖38中例示出半導體裝置8103設置在安鑲有外殼8101及光源8102的天花板8104的內部的情況，但是半導體裝置8103也可以設置在外殼8101的內部。半導體裝置8103可以控制光源8102的發光亮度等。另外，照明設備8100既可以接受來自商業電源的電力供應，又可以使用蓄積在蓄電裝置中的電力。
雖然在圖38中例示出設置在天花板8104的安鑲型照明設備8100，但是根據本發明的一個實施方式的半導體裝置既可以用於設置在天花板8104以外的例如側壁8405、地板8406或窗戶8407等的安鑲型照明設備，又可以用於臺式照明設備等。
另外，作為光源8102，可以使用利用電力人工性地得到光的人工光源。明確地說，作為上述人工光源的例子，可以舉出白熾燈泡、螢光燈等放電燈以及LED或有機EL元件等發光元件。
在圖38中，具有室內機8200及室外機8204的空調器是使用根據本發明的一個實施方式的半導體裝置8203的電子裝置的一個例子。明確地說，室內機8200包括外殼8201、出風口8202、半導體裝置8203及蓄電裝置8205等。雖然在圖38中例示出半導體裝置8203設置在室內機8200中的情況， 但是半導體裝置8203也可以設置在室外機8204中。或者，也可以在室內機8200和室外機8204的兩者中設置有半導體裝置8203。半導體裝置8203可以控制用於空調的壓縮機的電機的工作。另外，空調器既可以接受來自商業電源的電力供應，又可以使用蓄積在蓄電裝置8205中的電力。
雖然在圖38中例示由室內機和室外機構成的分體式空調器，但是也可以將根據本發明的一個實施方式的半導體裝置用於在一個外殼中具有室內機的功能和室外機的功能的一體式空調器。
在圖38中，電冷藏冷凍箱8300是使用根據本發明的一個實施方式的半導體裝置8304的電子裝置的一個例子。明確地說，電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303、半導體裝置8304及蓄電裝置8305等。在圖38中，蓄電裝置8305可以利用設置於外殼8301內部的半導體裝置8304控制用於電冷藏冷凍箱8300的壓縮機的電機的工作。另外，電冷藏冷凍箱8300既可以接受來自商業電源的電力供應，又可以使用蓄積在蓄電裝置8305中的電力。
圖39A所示的可攜式遊戲機2900包括外殼2901、外殼2902、顯示部2903、顯示部2904、麥克風2905、揚聲器2906、操作開關2907等。另外，可攜式遊戲機2900在外殼2901的內側具有天線、電池等。雖然圖39A所示的可攜式遊戲機包括顯示部2903和顯示部2904這兩個顯示部，但是顯示部的個數不侷限於此。顯示部2903設置有作為輸入裝置的觸控面板，能夠利用觸控筆2908等進行操作。
图39B所示的資訊終端2910包括外壳2911、显示部2912、麦克风2917、扬声器部2914、照相机2913、外部连接部2916及操作开关2915等。顯示部2912設置有使用撓性基板的顯示面板及觸控面板。另外，資訊終端2910在外殼2911的內側具有天線、電池等。資訊終端2910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。
圖39C所示的膝上型個人電腦2920包括外殼2921、顯示部2922、鍵盤2923及指向裝置2924等。另外，膝上型個人電腦2920在外殼2921的內側具有天線、電池等。
圖39D所示的攝影機2940包括外殼2941、外殼2942、顯示部2943、操作開關2944、透鏡2945及連接部2946等。操作開關2944及透鏡2945設置在外殼2941中，顯示部2943設置在外殼2942中。另外，攝影機2940在外殼2941的內側具有天線、電池等。並且，外殼2941和外殼2942由連接部2946連接，由連接部2946可以改變外殼2941和外殼2942之間的角度。另外，可以根據外殼2942與外殼2941所形成的角度而改變顯示在顯示部2943中的影像的方向並切換影像的顯示/非顯示。
圖39E示出手鐲型資訊終端的一個例子。資訊終端2950包括外殼2951及顯示部2952等。另外，資訊終端2950在外殼2951的內側具有天線、電池等。顯示部2952由具有曲面的外殼2951支撐。因為顯示部2952具備使用撓性基板的顯示面板，所以可以提供一種具有撓性、輕量且方便性良好的資訊終端2950。
圖39F示出手錶型資訊終端的一個例子。資訊終端2960包括外殼2961、顯示部2962、腕帶2963、錶扣2964、操作開關2965、輸入輸出端子2966等。另外，資訊終端2960在外殼2961的內側具有天線、電池等。資訊終端2960可以執行行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。
顯示部2962的顯示面彎曲，能夠沿著彎曲的顯示面進行顯示。另外，顯示部2962具備觸控感測器，可以用手指或觸控筆等觸摸畫面來進行操作。例如，藉由觸摸顯示於顯示部2962的圖示2967，可以啟動應用程式。操作開關2965除了時刻設定之外，還可以具有電源開關、無線通訊的開關、靜音模式的設置及取消、省電模式的設置及取消等各種功能。例如，藉由利用組裝在資訊終端2960中的作業系統，也可以設定操作開關2965的功能。
另外，資訊終端2960可以執行依據通訊標準的近距離無線通訊。例如，藉由與可無線通訊的耳麥通訊，可以進行免提通話。另外，資訊終端2960具備輸入輸出端子2966，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由輸入輸出端子2966進行充電。另外，充電動作也可以利用無線供電進行，而不藉由輸入輸出端子2966進行。
圖39G示出汽車的一個例子的外觀圖。汽車2980包括車體2981、車輪2982、儀表板2983及燈2984等。另外，汽車2980具有天線、電池等。
本發明的一個實施方式的半導體裝置可以使用上述電子裝置的顯示部、發光部或電機等的控制部等。另外，在上述電子裝置中，尤其是微波爐等 高頻加熱裝置和電鍋等電子裝置在短時間內需要高功率。另外，需要在一定期間內穩定地控制高功率。藉由使用根據本發明的一個實施方式的半導體裝置，可以穩定地控制功率，由此可以實現高可靠性的電子裝置。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施例
利用Silvaco公司製造的電路模擬器Smartspice version4.10.6.R對半導體裝置100的工作進行了驗證。圖40示出驗證所使用的電路模型。由於在該電路模擬器中沒有具有背閘極的電晶體的模型，因此作為電晶體111使用了將電晶體111a與電晶體111b串聯連接的模型。
主要的設定參數為：Level=36、VTO=0.4197V、閘極絕緣層的厚度=20nm、電晶體111a的L/W=0.5μm/300μm、電晶體111b的L/W=0.5μm/300μm、電晶體112的L/W=0.5μm/1000μm、電晶體113的L/W=0.5μm/400μm、電容元件117的容量=10pF、VDD=3.3V、GND=VSS=0V。
在圖40所示的電路圖中，VIN表示供應給端子102的信號。另外，VOUT表示供應給端子105的信號。另外，VINB1表示供應給佈線124的信號。另外，VINB2表示供應給佈線123的信號。另外，VF1表示節點132的電位。
圖41示出驗證結果。當期間151中VIN變為H電位(VDD)時，VOUT變為L電位(GND=VSS)。另外，當期間152中VIN變為L電位時，VOUT 變為H電位以上。由驗證結果可以確認半導體裝置100能夠用作反相器電路。
100‧‧‧半導體裝置
102‧‧‧端子
105‧‧‧端子
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
117‧‧‧電容元件
121‧‧‧佈線
122‧‧‧佈線
123‧‧‧佈線
124‧‧‧佈線
131‧‧‧節點
132‧‧‧節點

Claims (4)

  1. 一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；以及電容元件，其中，該第一電晶體具有第一閘極及第二閘極，該第一電晶體的源極和汲極中的一個與第一佈線電連接，該第一電晶體的該源極和該汲極中的另一個與該第一電晶體的該第一閘極電連接，該第一電晶體的該第二閘極與第二佈線電連接，該第二電晶體的源極和汲極中的一個與該第一電晶體的該源極和該汲極中的另一個電連接，該第二電晶體的該源極和該汲極中的另一個與第三佈線電連接，該第三電晶體的源極和汲極中的一個與第四佈線電連接，該第三電晶體的該源極和該汲極中的另一個與該電容元件的電極中的一個電連接，該第三電晶體的閘極與該第四佈線電連接，該電容元件的該電極中的另一個與該第一電晶體的該源極和該汲極中的另一個電連接，該第四電晶體的源極和汲極中的一個與該第三電晶體的該源極和該汲極中的另一個電連接，該第四電晶體的該源極和該汲極中的另一個與該第二佈線電連接， 並且，該第四電晶體的閘極與該第二電晶體的閘極電連接。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體的該第一閘極和該第二閘極中的一個用作閘極，並且該第一電晶體的該第一閘極和該第二閘極中的另一個用作背閘極。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體和該第二電晶體中的一個具有其中形成通道的半導體層，該半導體層含有氧化物半導體。
  4. 一種電子裝置，包括：申請專利範圍第1項之半導體裝置；以及電機、蓄電裝置、高頻加熱裝置和冷卻裝置之一。
TW105129873A 2015-09-18 2016-09-13 半導體裝置及電子裝置 TWI703824B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015-185539 2015-09-18
JP2015185539 2015-09-18
JP2015-187874 2015-09-25
JP2015187874 2015-09-25

Publications (2)

Publication Number Publication Date
TW201729541A true TW201729541A (zh) 2017-08-16
TWI703824B TWI703824B (zh) 2020-09-01

Family

ID=58283054

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105129873A TWI703824B (zh) 2015-09-18 2016-09-13 半導體裝置及電子裝置

Country Status (5)

Country Link
US (1) US10236387B2 (zh)
JP (4) JP6806510B2 (zh)
KR (2) KR102647216B1 (zh)
SG (1) SG10201607278TA (zh)
TW (1) TWI703824B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160358566A1 (en) * 2015-06-08 2016-12-08 Boe Technology Group Co., Ltd. Shift register unit and driving method thereof, gate driving circuit and display device
US10505540B2 (en) 2017-03-08 2019-12-10 Tacho Holdings, Llc Unipolar logic circuits
US10079602B1 (en) 2017-10-10 2018-09-18 Tacho Holdings, Llc Unipolar latched logic circuits
US11750191B2 (en) 2017-10-10 2023-09-05 Tacho Holdings, Llc Three-dimensional logic circuit
US10727835B2 (en) 2017-10-10 2020-07-28 Tacho Holdings, Llc Three-dimensional logic circuit
US11228315B2 (en) 2017-10-10 2022-01-18 Tacho Holdings, Llc Three-dimensional logic circuit
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10825744B2 (en) * 2018-09-20 2020-11-03 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US11410257B2 (en) * 2019-01-08 2022-08-09 Rauland-Borg Corporation Message boards
KR20210138826A (ko) 2020-05-12 2021-11-22 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210142046A (ko) 2020-05-15 2021-11-24 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5483759A (en) * 1977-12-17 1979-07-04 Toshiba Corp Mos inverter circuit
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS639117A (ja) 1986-06-30 1988-01-14 Matsushita Electric Ind Co Ltd 半導体薄膜形成装置
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3182917B2 (ja) * 1992-09-25 2001-07-03 富士通株式会社 負電圧バイアス回路及び半導体記憶装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5786724A (en) * 1996-12-17 1998-07-28 Texas Instruments Incorporated Control of body effect in MOS transistors by switching source-to-body bias
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP5147150B2 (ja) 2001-07-16 2013-02-20 株式会社半導体エネルギー研究所 発光装置及び電子機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4321266B2 (ja) * 2003-10-16 2009-08-26 ソニー株式会社 インバータ回路および表示装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP4643996B2 (ja) * 2005-01-24 2011-03-02 ルネサスエレクトロニクス株式会社 チャージポンプ回路及びその昇圧方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
CN101268616B (zh) * 2005-09-20 2010-10-27 Nxp股份有限公司 单阈值和单导电类型逻辑
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080053599A (ko) 2006-12-11 2008-06-16 삼성전자주식회사 액정 표시 장치
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009094927A (ja) * 2007-10-11 2009-04-30 Seiko Epson Corp バッファ、レベルシフト回路及び表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009260832A (ja) * 2008-04-18 2009-11-05 Toshiba Corp 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR102099548B1 (ko) * 2008-11-28 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8988152B2 (en) * 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5980538B2 (ja) * 2012-03-29 2016-08-31 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP7364715B2 (ja) 2023-10-18
KR102647216B1 (ko) 2024-03-14
TWI703824B (zh) 2020-09-01
JP2023181212A (ja) 2023-12-21
JP2021052195A (ja) 2021-04-01
KR20170034318A (ko) 2017-03-28
KR20240037209A (ko) 2024-03-21
US20170084754A1 (en) 2017-03-23
JP2022069455A (ja) 2022-05-11
JP2017076782A (ja) 2017-04-20
SG10201607278TA (en) 2017-04-27
US10236387B2 (en) 2019-03-19
JP6806510B2 (ja) 2021-01-06
JP7026759B2 (ja) 2022-02-28

Similar Documents

Publication Publication Date Title
JP7026759B2 (ja) 半導体装置
JP7324337B2 (ja) 半導体装置
JP7191190B2 (ja) 半導体装置
JP7270711B2 (ja) 半導体装置
US9830997B2 (en) Shift register, semiconductor device, and electronic device
JP6924871B2 (ja) 発光表示パネル
JP2018022885A (ja) トランジスタの作製方法、および表示装置
US10777685B2 (en) Transistor
JP2020115659A (ja) 半導体装置
JP2017204637A (ja) トランジスタおよびその作製方法
JP2018005206A (ja) 半導体装置および電子機器
WO2017085598A1 (ja) 半導体装置、電子機器
JP7503725B1 (ja) 半導体装置
JP2017204636A (ja) トランジスタ、およびその作製方法