JP7282821B2 - チップ、回路基板、回路基板アセンブリ及び電子機器 - Google Patents

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Description

本発明は、電子技術分野に関し、特に、チップ、回路基板、回路基板アセンブリ及び電子機器に関する。
従来技術において、一般的に、例えば携帯電話などのような電子機器の内部には、各種機能を実現するためのチップが含まれており、チップの電子素子及び制御線路は、パッド（ボンディングパッド）及びパッドに溶接された半田ボールによって封止される。
しかしながら、チップの機能及び電子機器全体の軽薄性に対する市場の要求の増加に伴い、単位サイズ内のチップ封止用線路は、ますます複雑になり、チップのパッドのサイズ及びパッド間の間隔が徐々に縮小されて封止線路に適合されるようになる。これにより、パッド自身の構造の強度及びパッドと半田ボールとの溶接強度が低下され、テスト及び使用の過程において、溶接点の破壊及び電子機器の破損の問題を引き起こしやすい。
本発明は、パッドと半田ボールとの溶接の信頼性を向上させて、チップ、回路基板アセンブリ及び電子機器の使用寿命を延長することができるチップ、回路基板、回路基板アセンブリ及び電子機器を提供する。
本発明の第１態様によれば、基板と、前記基板に設けられる複数のパッドと、を含むチップを提供する。前記パッドのそれぞれには、半田ボールが溶接されている。
前記複数のパッドは、第１パッドと、第２パッドと、を含み、前記基板は、中央領域と、前記中央領域を囲むエッジ領域と、を含み、前記第１パッドは、前記エッジ領域に設けられ、前記第２パッドは、前記中央領域に設けられている。
前記第１パッドは、多角形溶接領域と、前記多角形溶接領域に接続される弓形溶接領域と、を含み、前記多角形溶接領域は、前記弓形溶接領域と前記基板のエッジとの間に設けられる。
選択的に、前記エッジ領域は、直線エッジサブ領域と、隣接する２つの前記直線エッジサブ領域を接続させるコーナーエッジサブ領域と、を含み、前記直線エッジサブ領域及び前記コーナーエッジサブ領域には、それぞれ前記第１パッドが設けられる。
選択的に、前記複数の第１パッドは、前記コーナーエッジサブ領域にアレイ状に設けられ、前記コーナーエッジサブ領域に設けられる前記第１パッドのアレイ方向は、第１横方向及び第１縦方向を含む。
選択的に、前記第１パッドの前記第１縦方向の行数は、２行以上である。
選択的に、前記コーナーエッジサブ領域は、隣接する２つの前記基板のエッジと、前記基板の２つのエッジにより形成される角度と、を含み、前記第１縦方向は、前記角度の中心線に平行する。
選択的に、前記コーナーエッジサブ領域に設けられる前記第１パッドは、前記第１横方向に平行する第１直線辺と、前記第１縦方向に平行する第２直線辺と、を含む。
選択的に、前記複数の第１パッドは、前記直線エッジサブ領域にアレイ状に設けられ、前記直線エッジサブ領域に設けられる前記第１パッドのアレイ方向は、第２横方向及び第２縦方向を含む。
前記直線エッジサブ領域に設けられる前記第１パッドは、前記第２横方向に平行する第３直線辺と、前記第２縦方向に平行する第４直線辺と、を含む。
選択的に、前記第２パッドは、円形溶接領域を含む。
選択的に、前記第１パッド及び前記第２パッドの面積は等しい。
本発明の第２態様によれば、回路基板アセンブリを提供する。前記回路基板アセンブリは、メイン基板と、前記メイン基板に組み立てられるチップと、を含む。
前記メイン基板には、前記第１パッドに一対一で対応するように電気的に接続される第３パッドと、前記第２パッドに一対一で対応するように電気的に接続される第４パッドと、が設けられ、且つ、対応する前記第１パッドと前記第３パッドの構造が同じであり、対応する前記第２パッドと前記第４パッドの構造が同じである。
選択的に、前記回路基板アセンブリは、前記メイン基板と前記チップとの間に設けられている接着剤充填層をさらに含む。前記接着剤充填層は、前記第１パッド及び前記第３パッドにそれぞれ接着されており、前記接着剤充填層は、前記第２パッド及び前記第４パッドにそれぞれ接着される。
本発明の第３態様によれば、電子機器を提供する。前記電子機器は、
前記チップ、又は
前記回路基板アセンブリを含む。
本発明の第４態様によれば、チップ基板と、前記チップ基板に設けられる複数のパッドと、を含むチップを提供する。
前記複数のパッドは、第１パッドと、第２パッドと、を含む。前記チップ基板は、中央領域と、前記中央領域を囲むエッジ領域と、を含む。前記第１パッドは、前記エッジ領域に設けられ、前記第２パッドは、前記中央領域に設けられる。
前記第１パッドは、前記チップ基板エッジに近接する少なくとも１つの直線エッジを含む。
選択的に、前記少なくとも１つの直線エッジは、前記チップ基板エッジに平行する。
選択的に、同一の前記チップ基板エッジに平行する前記直線エッジは、同一の線上に位置する。
選択的に、前記第１パッドと前記第２パッドの面積は同じである。
選択的に、前記エッジ領域は、直線エッジサブ領域と、隣接する２つの前記直線エッジサブ領域を接続させるコーナーエッジサブ領域と、を含み、少なくとも１つの前記第１パッドは、前記コーナーエッジサブ領域にアレイ状に設けられ、前記コーナーエッジサブ領域に設けられる前記第１パッドの少なくとも１つの直線エッジは、前記チップ基板エッジに対して４５°の角度をなす。
選択的に、前記エッジ領域は、前記チップ基板エッジに近接する外周領域と、前記外周領域及び前記中央領域にそれぞれ接続される遷移領域と、を含む。
選択的に、前記第１パッドは、矩形溶接領域と、前記矩形溶接領域に接続される弓形溶接領域と、を含む。
及び／又は、前記第１パッドは、多角形溶接領域を含む。
及び／又は、前記第１パッドは、五角形溶接領域と、前記五角形溶接領域に接続される弓形溶接領域と、を含む。
及び／又は、前記第１パッドは、三角形溶接領域と、前記三角形溶接領域に接続される弓形溶接領域と、を含む。
選択的に、前記第２パッドは、円形溶接領域及び／又は多角形溶接領域を含む。
本発明の第５態様によれば、電気回路基板と、前記電気回路基板に設けられる複数のパッドと、を含む回路基板を提供する。
前記複数のパッドは、第５パッドと、第６パッドと、を含み、前記電気回路基板は、中央領域と、前記中央領域を囲むエッジ領域と、を含み、前記第５パッドは、前記エッジ領域に設けられ、前記第６パッドは、前記中央領域に設けられる。
前記第５パッドは、前記電気回路基板エッジに近接する少なくとも１つの直線エッジを含む。
選択的に、前記少なくとも１つの直線エッジは、前記電気回路基板エッジに平行する。
選択的に、同一の前記電気回路基板エッジに平行する前記直線エッジは、同一線上に位置する。
選択的に、前記第５パッドと前記第６パッドの面積は同じである。
選択的に、前記エッジ領域は、直線エッジサブ領域と、隣接する２つの前記直線エッジサブ領域を接続させるコーナーエッジサブ領域と、を含み、少なくとも１つの前記第５パッドは、前記コーナーエッジサブ領域にアレイ状に設けられ、前記コーナーエッジサブ領域に設けられる前記第５パッドの少なくとも１つの直線エッジは、前記電気回路基板エッジに対して４５°の角度をなす。
選択的に、前記エッジ領域は、前記電気回路基板エッジに近接する外周領域と、前記外周領域及び前記中央領域にそれぞれ接続される遷移領域と、を含む。
選択的に、前記第５パッドは、矩形溶接領域と、前記矩形溶接領域に接続される弓形溶接領域と、を含む。
及び／又は、前記第５パッドは、多角形溶接領域を含む。
及び／又は、前記第５パッドは、五角形溶接領域と、前記五角形溶接領域に接続される弓形溶接領域と、を含む。
及び／又は、前記第５パッドは、三角形溶接領域と、前記三角形溶接領域に接続される弓形溶接領域と、を含む。
選択的に、前記第６パッドは、円形溶接領域及び／又は多角形溶接領域を含む。
本発明の第６態様によれば、前記チップ及び前記回路基板を含む電子機器を提供する。
本発明の実施例に提供される技術案は、下記のような有益な効果を含むことができる。即ち、
本発明は、チップ基板を中央領域及びエッジ領域に分割するとともに、複数のパッドを基板のエッジ領域に設けられる第１パッドと、基板の中央領域に設けられている第２パッドと、に分割することにより、第１パッドの直線エッジが基板の外周エッジからの応力を分担することができる。上記のような構成を設置することによって、基板の異なる領域に位置する各パッドが応力に対して抵抗する能力を強化させ、パッド自身の構造の強度及びパッドと半田ボールとの溶接強度を向上させ、テスト及び使用の過程において衝撃や落下などによるパッドや半田ボールの破壊を防止し、チップ、回路基板、回路基板アセンブリ及び電子機器の使用寿命を延長することができる。
なお、前記一般的な記載及び後述する詳細な記載は、単なる例示的で解釈的な記載であり、本発明を限定しない。
以下の図面は、明細書に組み入れて本明細書の一部分を構成し、本発明に該当する実施例を例示するとともに、明細書とともに本発明の原理を解釈するように構成される。
本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図１である。 本発明の一例示的な実施例に係る半田ボールを溶接した後のチップの断面構造を示す模式図である。 本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図２である。 本発明の一例示的な実施例に係るコーナーエッジサブ領域の構造の一部を拡大した模式図である。 本発明の一例示的な実施例に係る直線エッジサブ領域の構造の一部を拡大した模式図である。 本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図３である。 本発明の他の例示的な実施例に係る回路基板アセンブリの断面構造を示す模式図である。 本発明の一例示的な実施例に係る電子機器の断面構造を示す模式図である。 本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図４である。 本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図５である。 本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図６である。 本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図７である。 本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図８である。 本発明の一例示的な実施例に係る半田ボールを溶接する前の回路基板の上面構造を示す模式図１である。 本発明の一例示的な実施例に係る半田ボールを溶接する前の回路基板の上面構造を示す模式図２である。 本発明の一例示的な実施例に係る半田ボールを溶接する前の回路基板の上面構造を示す模式図３である。 本発明の一例示的な実施例に係る半田ボールを溶接する前の回路基板の上面構造を示す模式図４である。 本発明の一例示的な実施例に係る半田ボールを溶接する前の回路基板の上面構造を示す模式図５である。 本発明の他の例示的な実施例に係る電子機器の断面構造を示す模式図である。
以下、例示的な実施例を詳しく説明し、その例示を図面に示す。以下の記載が図面に関わる場合、特に別の説明がない限り、異なる図面における同一符号は、同じ又は類似する要素を示す。以下の例示的な実施例に記載の実施例は、本発明と一致する全ての実施例を代表するものではない。かえって、それらは、添付される特許請求の範囲で詳細に記載される本発明の一部の態様に一致する装置及び方法の例に過ぎない。
従来技術において、一般的に、例えば携帯電話などの電子機器の内部には、各種機能を実現するためのチップが含まれており、チップ上の電子素子及び制御線路は、パッド及びパッドに溶接された半田ボールによって封止されている。
しかしながら、チップ機能及び電子機器全体の軽薄性に対する市場の要求の増加に伴い、単位サイズ内のチップ封止用線路は、ますます複雑になり、チップのパッドのサイズ及びパッド間の間隔が徐々に縮小されて封止線路に適合されるようになる。これにより、パッド自身の構造の強度及びパッドと半田ボールとの溶接強度が低下され、テスト及び使用の過程において、溶接点の破壊及び電子機器の破損の問題を引き起こしやすい。
図１は、本発明の一例示的な実施例に係る半田ボールを溶接する前のチップの上面構造を示す模式図１である。図２は、本発明の一例示的な実施例に係る半田ボールを溶接した後のチップの断面構造を示す模式図である。前記チップ１は、図１及び図２に示すように、基板１１と、基板１１上に設けられる複数のパッド１２と、を含み、パッド１２のそれぞれには、半田ボール１３が溶接されている。複数のパッド１２は、第１パッド１２１と、第２パッド１２２と、を含み、基板１１は、中央領域１１２と、中央領域１１２を囲むエッジ領域１１１と、を含み、第１パッド１２１がエッジ領域１１１に設けられ、第２パッド１２２が中央領域１１２に設けられている。第１パッド１２１は、多角形溶接領域１２１１と、多角形溶接領域１２１１に接続される弓形溶接領域１２１２と、を含み、多角形溶接領域１２１１は、弓形溶接領域１２１２と基板１１のエッジとの間に設けられている。
上記の実施例において、多角形溶接領域１２１１と弓形溶接領域１２１２が交差する交線ｘは、図１において破線で示されている。交線ｘ上の点及び上記の交線ｘと各直線辺とにより形成される多角形領域は、多角形溶接領域１２１１を形成する。多角形溶接領域１２１１が弓形溶接領域１２１２と基板１１のエッジとの間に設けられていることは、第１パッド１２１が基板１１のいずれかのエッジに近接する箇所に位置し、上記の第１パッド１２１の多角形溶接領域１２１１上のいずれかの点から基板１１の当該エッジまでの距離が同一の第１パッド１２１の弓形溶接領域１２１２上のいずれかの点から基板１１の当該エッジまでの距離よりも小さいことを指すことができる。例えば、図１に示すように、基板１１の１つのエッジ１１３に近接する位置には、複数の第１パッド１２１が設けられ、第１パッド１２１の多角形溶接領域１２１１上のいずれかの点からエッジ１１３までの距離ｄ１は、同一の第１パッド１２１の弓形溶接領域１２１２上のいずれかの点から当該エッジ１１３までの距離ｄ２よりも小さい。
チップ１上の複数のパッド１２は、基板１１のエッジ領域１１１に設けられている第１パッド１２１と、基板１１の中央領域１１２に設けられている第２パッド１２２と、に分割され、且つ、第１パッド１２１の多角形溶接領域１２１１を弓形溶接領域１２１２と基板１１のエッジとの間に設置することによって、多角形溶接領域１２１１の各直線辺が基板１１の外周エッジからの応力を分担することができ、弓形溶接領域１２１２の弧状辺が基板１１の内部からの応力を分解することができる。上記のような構成を設置することによって、基板１１の異なる領域に位置する各パッド１２が応力を抵抗する抵抗能力を強化させ、パッド１２自身の構造の強度及びパッド１２と半田ボール１３との間の溶接強度を向上させる。これにより、テスト及び使用の過程において、衝撃や落下などによるエッジ領域１１１での応力集中によってパッド１２や半田ボール１３が破壊することを防止することができる。したがって、チップ１の衝撃テストの回数が増加しつつある場合に良好なテスト効果が得られ、チップ１、回路基板アセンブリ２及び電子機器３の使用寿命を向上させる。
グリフィス理論に基づいて、静的条件で脆性破壊が発生するの必要な条件は、破壊領域から放出されるエネルギーと、クラックの面積を形成するために必要となるエネルギーが等しいことである。即ち、外部から印加される応力によるエネルギーがクラックを発生させようとすると、外部からの応力によるエネルギーがクラックの面積を形成するために必要となるエネルギーより大きくなければならない。形成されたクラックの面積に対して一つの長方形を利用して近似に計算する場合、クラックの深さが同じである時、クラックが長いほどクラックの面積が大きいことがわかる。発生されたクラック面の幅が広いほど、クラックの長さが短くなり、クラックの深さが同じである時に発生されるクラックの面積が小さくなる。即ち、クラックが発生する可能性のある面の幅を増加させると、その面に作用する応力を効果的に分解することができる。本発明の第１パッド１２１の多角形溶接領域１２１１の各直線辺は、クラックが発生する可能性のある面の幅を延長するので、基板１１の外周エッジからの応力を分担し、パッド１２自身の構造の強度及びパッド１２と半田ボール１３との間の溶接強度を増加させる。
一方、中央領域１１２に向かう第１パッド１２１の一側には、当該第１パッド１２１に影響を与える各方向の他のパッド１２及び基板１１の内部からの応力が印加され、弓形溶接領域１２１２の弧状辺は、基板１１の内部からの応力を分解し、各方向からの応力を緩和することができるので、応力に対する良好な緩衝効果を有する。
上記の実施例において、パッド１２は、基板１１に設けられている銅シートであってもよく、パッド１２は、チップ１の制御線路又は電子素子に電気的に接続されている。第１パッド１２１の多角形溶接領域１２１１は、四角形溶接領域、五角形溶接領域又は六角形溶接領域などの複数の直線辺を含む多角形溶接領域１２１１であってもよく、第１パッド１２１の弓形溶接領域１２１２は、弧状線と多角形溶接領域１２１１のいずれかの辺とを組み合わせて形成される弓形であってもよい。第１パッド１２１は、１つの多角形溶接領域１２１１と１つの弓形溶接領域１２１２とを組み合わせて形成されることができ、又は、第１パッド１２１は、複数の多角形溶接領域１２１１及び複数の弓形溶接領域１２１２を含むこともできるが、本発明は、これに限定されるものではない。
第２パッド１２２は、円形溶接領域や楕円形溶接領域などの弧状線により囲まれた溶接領域であってもよく、又は、１つ又は複数の曲線により囲まれた不規則な形状の溶接領域であってもよい。これにより、第２パッド１２２のエッジの１つ又は複数の弧状構造によってチップ１の内部からの応力に対する緩衝を実現する。
なお、隣接する基板１１のエッジの角度は、直角又はその他の角度であってもよく、基板１１は、矩形、多角形、不規則なパターンなどの構造であってもよいが、本発明は、これを限定するものではない。
以下、基板１１が矩形であり、第２パッド１２２が円形溶接領域を形成し、第１パッド１２１が１つの矩形溶接領域と、矩形溶接領域の一辺に接続される弓形溶接領域１２１２とを含む場合を一例として、第１パッド１２１及び第２パッド１２２の設置方式を例示的に説明する。
いくつかの実施例において、基板１１のエッジ領域１１１は、直線エッジサブ領域１１１２と、隣接する２つの直線エッジサブ領域１１１２を接続させるコーナーエッジサブ領域１１１１と、を含むことができる。直線エッジサブ領域１１１２とコーナーエッジサブ領域１１１１には、それぞれ第１パッド１２１が設けられる。基板１１のエッジ領域１１１が直線エッジサブ領域１１１２とコーナーエッジサブ領域１１１１とに分割されることにより、基板１１のエッジにおける異なる位置上の応力レベルに対する区分を実現する。直線エッジサブ領域１１１２及びコーナーエッジサブ領域１１１１のそれぞれに第１パッド１２１を設置することによって、直線エッジサブ領域１１１２及びコーナーエッジサブ領域１１１１に設けられている第１パッド１２１がその位置に対応される応力に対して緩衝する効果を得ることができる。
一実施例において、図３に示すように、直線エッジサブ領域１１１２及びコーナーエッジサブ領域１１１１に設けられている第１パッド１２１は、不規則的に分布しているが、第１パッド１２１の矩形溶接領域は、依然として基板１１のエッジと弓形溶接領域１２１２との間に設けられる。直線エッジサブ領域１１１２及びコーナーエッジサブ領域１１１１における第１パッド１２１の設置方式を限定することなく、基板１１での第１パッド１２１の空間利用率を高め、第１パッド１２１の設置の柔軟性を向上させることができる。一方、基板１１のエッジと弓形溶接領域１２１２との間に設けられている矩形溶接領域は、基板１１のエッジに向かう直線辺を利用して基板１１の外周エッジからの応力を分担することができ、基板１１の中央領域１１２に向かう弓形溶接領域１２１２の弧状辺は、基板１１の内部からの応力を分解することができるので、基板１１の異なる領域に位置する各パッド１２が応力に対して抵抗する能力を強化させることができる。
例えば、第２パッド１２２の円形溶接領域は、基板１１の中央領域１１２に不規則的に分布しており、第１パッド１２１は、直線エッジサブ領域１１１２及びコーナーエッジサブ領域１１１１に不規則的に分布している。ここで、直線エッジサブ領域１１１２に設けられている第１パッド１２１の矩形溶接領域の辺は、基板１１のエッジに平行又は垂直することができ、弓形溶接領域１２１２の弧状辺は、基板１１のエッジに平行する矩形溶接領域の第１辺１２１１ａに配合さることができる。コーナーエッジサブ領域１１１１に設けられている第１パッド１２１の矩形溶接領域の２組の対辺は、それぞれ基板１１の対応する２つのエッジに対して４５°の角度をなすことができ、弓形溶接領域１２１２の弧状辺は、中央領域１１２に向かう矩形溶接領域の第２辺１２１１ｂに配合されることができる。又は、コーナーエッジサブ領域１１１１に設けられている第１パッド１２１の矩形溶接領域の２組の対辺は、基板１１の対応する２つのエッジと他の傾斜角をなすこともでき、基板１１のエッジに応力が発生する可能性のある方向に応じて設置することができるが、本発明は、これを限定するものではない。上記のような構造を設置することによって、応力に対する第１パッド１２１の各方向の緩衝効果を高め、基板１１の異なる領域に位置する各パッド１２が応力に対して抵抗する能力を強化させることができる。
別の実施例において、図４に示すように、一点鎖線矢印ｎは、第１横方向を表し、一点鎖線矢印ｍは、第１縦方向を表す。複数の第１パッド１２１は、コーナーエッジサブ領域１１１１にアレイ状に設けられ、コーナーエッジサブ領域１１１１に設けられている第１パッド１２１のアレイ方向は、第１横方向ｎ及び第１縦方向ｍを含む。第１パッド１２１の矩形溶接領域の辺は、第１縦方向ｍに平行たり垂直したりすることができる。コーナーエッジサブ領域１１１１にアレイ状に設けられた第１パッド１２１によって応力に対する第１パッド１２１の緩衝能力を高めることで、コーナーエッジサブ領域１１１１にアレイ状に設けられる各第１パッド１２１のそれぞれが基板１１のコーナーエッジサブ領域１１１１からの応力に対して、最大の効率で緩衝することを実現することができる。ここで、基板１１のコーナーエッジサブ領域１１１１からの応力の方向は、第１縦方向ｍと同じであり、又は、第１縦方向ｍと予め設定された角度をなすことができる。
さらに、第１パッド１２１の第１縦方向ｍの行数（配列数）は、２行以上であってもよい。これにより、第１パッド１２１のアレイ面積を増加させることで、エッジからの応力に対する緩衝効果を実現し、エッジからの応力の範囲が大きすぎることによる第１パッド１２１のカバー領域を超えてしまうという問題を回避することができる。
さらに、コーナーエッジサブ領域１１１１は、基板１１の隣接する２つのエッジと、基板１１の２つのエッジにより形成される角度と、を含む。第１縦方向ｍは、角度の中心線に平行し、第１横方向ｎは、第１縦方向ｍに垂直することができる。第１縦方向ｍの方向を角度の中心線の方向に限定することにより、コーナーエッジサブ領域１１１１に設けられている第１パッド１２１の矩形溶接領域の辺が第１縦方向ｍに平行し又は垂直することができる。これにより、第１パッド１２１は、最大の効率でエッジからの応力に対する緩衝を実現することができる。
他の実施例において、第１縦方向ｍは、エッジからの応力に対する第１パッド１２１の最適な緩衝効果を実現するために、上記の角度の中心線と他の角度をなすこともできるが、本発明は、これを限定するものではない。
さらに別の実施例において、図５に示すように、一点鎖線矢印ｒは、第２横方向を表し、一点鎖線矢印ｏは、第２縦方向を表す。複数の第１パッド１２１は、直線エッジサブ領域１１１２にアレイ状に設けられている。直線エッジサブ領域１１１２に設けられている第１パッド１２１のアレイ方向は、第２横方向ｒ及び第２縦方向ｏを含む。第１パッド１２１の矩形溶接領域の辺は、第２縦方向ｏに平行又は垂直することができる。コーナーエッジサブ領域１１１２にアレイ状に設けられる第１パッド１２１により、応力に対する第１パッド１２１の緩衝能力を高める。これにより、コーナーエッジサブ領域１１１２にアレイ状に設けられる各第１パッド１２１は、最大の効率で基板１１のエッジからの応力に対して緩衝することを実現することができる。ここで、基板１１のコーナーエッジサブ領域１１１２からの応力の方向は、第２縦方向ｏと同じであり、又は、第２縦方向ｏと予め設定された角度をなすことができる。
さらに、第２縦方向ｏは、基板１１の直線エッジサブ領域１１１２のエッジに垂直することができ、第２横方向ｒは、第２縦方向ｏに垂直することができる。第１パッド１２１の第２縦方向ｏの行数は、１行以上であってもよい。これにより、第１パッド１２１のアレイ面積によってエッジからの応力に対する緩衝効果を実現する。
さらに別の実施例において、図６に示すように、複数の第１パッド１２１は、コーナーエッジサブ領域１１１１にアレイ状に設けられる。コーナーエッジサブ領域１１１１に設けられている第１パッド１２１のアレイ方向は、第１横方向ｎ及び第１縦方向ｍを含む。複数の第１パッド１２１は、直線エッジサブ領域１１１２にアレイ状に設けられ、直線エッジサブ領域１１１２に設けられている第１パッド１２１のアレイ方向は、第２横方向ｒ及び第２縦方向ｏを含む。ここで、コーナーエッジサブ領域１１１１は、基板１１の交差する２つのエッジと、基板１１の２つのエッジにより形成される角度と、を含む。第１縦方向ｍは、角度の中心線に平行し、第２縦方向ｏは、基板１１の直線エッジサブ領域１１１２のエッジに垂直することができ、第１横方向ｎは、第１縦方向ｍに垂直することができ、第２横方向ｒは、第２縦方向ｏに垂直することができる。コーナーエッジサブ領域１１１１に設けられている第１パッド１２１の矩形溶接領域の辺は、第１縦方向ｍに平行又は垂直することができる。直線エッジサブ領域１１１２に設けられている第１パッド１２１の矩形溶接領域の辺は、第２縦方向ｏに平行又は垂直することができる。これにより、第１パッド１２１は、最大の効率でエッジからの応力に対して緩衝することを実現することができる。ここで、基板１１のコーナーエッジサブ領域１１１１からの応力の方向は、第１縦方向ｍと同じであり、又は、第１縦方向ｍと予め設定された角度をなすことができる。基板１１の直線エッジサブ領域１１１２からの応力の方向は、第２縦方向ｏと同じであり、又は、第２縦方向ｏと予め設定された角度をなすことができる。
なお、第１横方向ｎと第１縦方向ｍは、互いに垂直することができ、基板１１の形状や応力の方向などのパラメータに応じて、予め設定された傾斜角をなすこともできるが、本発明は、これを限定するものではない。同様に、第２横方向ｒと第２縦方向ｏは、互いに垂直することができ、基板１１の形状や応力の方向などのパラメータに応じて、予め設定された傾斜角をなすこともできるが、本発明は、これを限定するものではない。
いくつかの実施例において、複数の第１パッド１２１は、コーナーエッジサブ領域１１１１にアレイ状に設けられる。コーナーエッジサブ領域１１１１に設けられている第１パッド１２１のアレイ方向は、第１横方向ｎ及び第１縦方向ｍを含む。コーナーエッジサブ領域１１１１に設けられている第１パッド１２１は、第１横方向ｎに平行する第１直線辺１２１３と、第１縦方向ｍに平行する第２直線辺１２１４と、を含む。即ち、コーナーエッジサブ領域１１１１において、第１パッド１２１のアレイ方向の第１横方向ｎ及び第１縦方向ｍに応じて、第１直線辺１２１３を第１横方向ｎに平行させ、第２直線辺１２１４を第１縦方向ｍに平行させる。これにより、各第１パッド１２１は、アレイ方向において応力を緩衝するための直線辺を得ることができるので、応力に対するアレイ状に設けられた第１パッド１２１の緩衝効果及び構造の強度を向上させる。
さらに、アレイ状に設けられる第１パッド１２１は、第１横方向ｎに沿って横行を形成し、同一の横行に位置する第１パッド１２１の第１直線辺１２１３は、同一直線上に位置することができるこれにより、この横行に位置する第１パッド１２１の第１直線辺１２１３は、応力に対して同じ緩衝効果を備える。アレイ状に設けられる第１パッド１２１は、第１縦方向ｍに沿って縦行を形成し、同一の縦行に位置する第２直線辺１２１４は、同一直線上に位置することができる。これにより、この縦行に位置する第１パッド１２１の第２直線辺１２１４は、応力に対して同じ緩衝効果を備える。
別の実施例において、複数の第１パッド１２１は、直線エッジサブ領域１１１２にアレイ状に設けられる。直線エッジサブ領域１１１２に設けられている前記第１パッド１２１のアレイ方向は、第２横方向ｒ及び第２縦方向ｏを含む。直線エッジサブ領域１１１２に設けられている第１パッド１２１は、第２横方向ｒに平行する第３直線辺１２１５と、第２縦方向ｏに平行する第４直線辺１２１６と、を含む。即ち、直線エッジサブ領域１１１２において、第１パッド１２１のアレイ方向の第２横方向ｒ及び第２縦方向ｏに応じて、第３直線辺１２１５を第２横方向ｒに平行させ、第４直線辺１２１６を第２縦方向ｏに平行させることにより、各第１パッド１２１がアレイ方向において応力を緩衝するための直線辺を得ることができるので、応力に対するアレイ状に設けられた第１パッド１２１の緩衝効果及び構造の強度を向上させる。
さらに、アレイ状に設けられる第１パッド１２１は、第２横方向ｒに沿って横行を形成し、同一の横行に位置する第１パッド１２１の第３直線辺１２１５は、同一直線上に位置する。これにより、この横行に位置する第１パッド１２１の第３直線辺１２１５は、応力に対して同じ緩衝効果を備える。アレイ状に設けられる第１パッド１２１は、第２縦方向ｏに縦行を形成し、同一の縦行に位置する第４直線辺１２１６は、同一直線上に位置する。これにより、この縦行に位置する第１パッド１２１の第４直線辺１２１６は、応力に対して同じ緩衝効果を備える。
また、第２パッド１２２は、円形溶接領域や楕円形溶接領域などの弧状の線により囲まれた溶接領域であってもよく、又は、１つ以上の曲線により囲まれた不規則な形状を有する溶接領域であってもよい。これにより、第２パッド１２２のエッジの１つ以上の弧状構造によってチップ１の内部からの応力に対する緩衝を実現する。第２パッド１２２が円形溶接領域であり、円形溶接領域の直径が０．２３ｍｍである場合を一例とすると、複数の第２パッド１２２が基板１１の中央領域１１２にアレイ状に分布することができる。又は、複数の第２パッド１２２は、基板１１の構造及び電子素子の設置方式に応じて基板１１の中央領域１１２に不規則的に分布することもできる。
上記の実施例において、第１パッド１２１及び第２パッド１２２の面積を等しくすることにより、半田ボール１３の溶接量が同じになることを確保することで、第１パッド１２１及び／又は第２パッド１２２の構造や形状を改善する時に溶接プロセスに干渉及び影響を与えることを回避することができる。
なお、隣接する２つのパッド１２の間の間隔は、０．３５ｍｍ、０．４ｍｍ、０．５ｍｍ、０．８ｍｍなどであってもよい。ここで、隣接する２つのパッド１２の間の間隔は、隣接する２つのパッド１２の中心の間の距離を指すことができる。
本発明は、回路基板アセンブリ２をさらに提供する。回路基板アセンブリ２は、図７に示すように、メイン基板２１と、メイン基板２１に組み立てられているチップ１と、を含む。メイン基板２１には、第１パッド１２１に一対一で対応するように電気的に接続される第３パッド２２と、第２パッド１２１に一対一で対応するように電気的に接続される第４パッド２３と、が設けられる。また、対応する前記第１パッド１２１と前記第３パッド２２の構造が同じであり、対応する前記第２パッド１２２と前記第４パッド２３の構造が同じである。
チップ１上の複数のパッド１２は、基板１１のエッジ領域１１１に設けられている第１パッド１２１と、基板１１の中央領域１１２に設けられている第２パッド１２２とに分割されるとともに、第１パッド１２１の多角形溶接領域１２１１を弓形溶接領域１２１２と基板１１のエッジとの間に設置することによって、多角形溶接領域１２１１の各直線辺が基板１１の外周エッジからの応力を分担することができ、弓形溶接領域１２１２の弧状辺が第２パッド１２２の円形溶接領域と共に基板１１の内部からの応力を分解することができる。上記のような構成を設置することによって、基板１１の異なる領域に位置する各パッド１２が応力に対して抵抗する能力を強化させ、パッド１２自身の構造の強度及びパッド１２と半田ボール１３との溶接強度を向上させ、テスト及び使用の過程において衝撃や落下などによるパッド１２や半田ボール１３の破壊を防止し、チップ１及び回路基板アセンブリ２の使用寿命を向上させる。
さらに、回路基板アセンブリ２は、メイン基板２１とチップ１との間に設けられている接着剤充填層２４をさらに含む。接着剤充填層２４は、それぞれ第１パッド１２１及び第３パッド２２に接着される。また、接着剤充填層２４は、それぞれ第２パッド１２２及び第４パッド２３に接着される。
本発明は、上記のチップ１又は上記の回路基板アセンブリ２を含む電子機器３をさらに提供する。図８に示すように、電子機器３が上記の回路基板アセンブリ２を含む場合を一例とすると、回路基板アセンブリ２は、メイン基板２１と、上記のチップ１と、を含む。チップ１は、メイン基板２１に組み付けられる。
チップ１上の複数のパッド１２は、基板１１のエッジ領域１１１に設けられている第１パッド１２１と、基板１１の中央領域１１２に設けられている第２パッド１２２とに分割されるとともに、第１パッド１２１の多角形溶接領域１２１１を弓形溶接領域１２１２と基板１１のエッジとの間に設置することによって、多角形溶接領域１２１１の各直線辺が基板１１の外周エッジからの応力を分担することができ、弓形溶接領域１２１２の弧状辺が第２パッド１２２の円形溶接領域と共に基板１１の内部からの応力を分解することができる。上記のような構成を設置することによって、基板１１の異なる領域に位置する各パッド１２が応力に対して抵抗する能力を強化させ、パッド１２自身の構造の強度及びパッド１２と半田ボール１３との溶接強度を向上させる。これにより、テスト及び使用の過程において衝撃や落下などによるパッド１２や半田ボール１３の破壊を防止し、チップ１、回路基板アセンブリ２及び電子機器３の使用寿命を向上させる。また、上記のチップ１、回路基板アセンブリ２のパッド１２の強度及びパッド１２と半田ボール１３との溶接強度の増加に伴い、チップ１上におけるパッド１２のサイズ及びパッド１２の間の間隔の低減、チップ１のサイズの低減及び電子機器３全体の軽薄性の改善を実現することに寄与することができる。
なお、上記の電子機器３は、携帯電話、タブレット、車載端末又は医療端末などであってもよく、本発明は、これを限定するものではない。
本発明は、チップ基板４１と、チップ基板４１に設けられている複数のパッド４２と、を含むチップ４をさらに提供する。複数のパッド４２は、図９～図１２に示すように、第１パッド４２１と、第２パッド４２２と、を含む。チップ基板４１は、中央領域４１１と、中央領域４１１を囲むエッジ領域４１２と、を含む。第１パッド４２１は、エッジ領域４１２に設けられ、第２パッド４２２は、中央領域４１１に設けられる。第１パッド４２１は、チップ基板エッジ４１３に近接する少なくとも１つの直線エッジを含む。
上記の実施例において、第１パッド４２１の直線エッジは、チップ基板４１の外周エッジからの応力を分担することができる。上記のような構造を設置することによって、チップ基板４１の異なる領域に位置する各パッド４２が応力に対して抵抗する能力を強化させ、パッド４２自身の構造の強度を向上させる。各パッド４２には、半田ボールが溶接されることができるので、上記のような構造を設置することによって、パッド４２と半田ボールとの溶接強度を強化させ、テスト及び使用の過程において衝撃や落下などによるパッド４２や半田ボールの破壊を防止し、チップ４の使用寿命を延長することもできる。
いくつかの実施例において、少なくとも１つの直線エッジは、チップ基板エッジ４１３に平行する。これにより、チップ基板エッジ４１３に平行する直線エッジによって第１パッド４２１の応力に対する抵抗能力を向上させる。さらに、同じチップ基板エッジ４１３に平行する直線エッジは、同一線上に位置し、同一線上に位置する上記の直線エッジによってチップ基板エッジ４１３の方向からの応力を共に分担し、チップ４が衝撃や衝突などを受けた時のパッド４２の強度及びパッド４２と半田ボールとの溶接強度を向上させる。
いくつかの実施例において、第１パッド４２１と第２パッド４２２の面積が同じである。第１パッド４２１と第２パッド４２２の面積を同じにすることにより、パッド４２に溶接される半田ボールの量が同じになることを確保し、第１パッド４２１及び／又は第２パッド４２２の構造や形状を改善する時に溶接プロセスに干渉及び影響を与えることを回避し、溶接の安定性を向上させる。例えば、上記のような構造を設置することによって、空の溶接や半田ボールの溶接量のばらつきによる溶接の不安定さなどの問題を減少させることができる。
いくつかの実施例において、第１パッド４２１は、矩形溶接領域４２１１と、矩形溶接領域４２１１に接続される弓形溶接領域と、を含む。上記の弓形溶接領域は、半円形溶接領域であってもよく、半円形以外の他の弓形であってもよいが、本発明は、これを限定するものではない。第１パッド４２１は、図９に示すように、矩形溶接領域４２１１と、矩形溶接領域４２１１に接続される半円形溶接領域４２１２と、を含む。矩形溶接領域４２１１の第３辺４２１１ａが半円形溶接領域４２１２の直径により形成される辺に当接することにより、半円半矩形の溶接領域を形成する。矩形溶接領域４２１１の第３辺４２１１ａ及び第３辺４２１１ａに対向する辺である第４辺４２１１ｂは、チップ４の１つのチップ基板エッジ４１３に平行する。また、第４辺４２１１ｂは、チップ基板エッジ４１３に隣接されることにより、当該側に位置するチップ基板エッジ４１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置するチップ基板エッジ４１３に垂直することができ、当該側に位置するチップ基板エッジ４１３と予め設定された傾斜角をなすこともできる。矩形溶接領域４２１１は、第３辺４２１１ａに垂直する第５辺４２１１ｃ及び第６辺４２１１ｄをさらに含むことができる。ここで、第５辺４２１１ｃ及び第６辺４２１１ｄは、チップ４の他のチップ基板エッジ４１３に平行することにより、当該側に位置するチップ基板エッジ４１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置するチップ基板エッジ４１３に垂直することができ、当該側に位置するチップ基板エッジ４１３と予め設定された傾斜角をなすこともできる。
上記の半円半矩形の第１パッド４２１は、チップ基板４１のエッジ領域４１２の全円周方向に沿って設けられることができる。即ち、チップ４の各チップ基板エッジ４１３に近接するエッジ領域４１２のそれぞれには、１行以上の半円半矩形の第１パッド４２１が設けられる。これにより、当該側に位置するエッジからの応力を分担するとともに、チップ基板４１の周囲から形成されるシステムの強度を向上させる。なお、本実施例における第１パッド４２１の構造が同じであるので、加工や配置が容易になる。
他の実施例において、第１パッド４２１は、図１０に示すように、矩形溶接領域４２１１と、矩形溶接領域４２１１に接続される半円形溶接領域４２１２と、を含む。矩形溶接領域４２１１の第３辺４２１１ａは、半円形溶接領域４２１２の直径により形成される辺に当接することにより、半円半矩形の溶接領域を形成する。第１パッド４２１は、三角形溶接領域４２１３と、三角形溶接領域４２１３に接続される弓形溶接領域４２１４と、をさらに含む。三角形溶接領域４２１３の一辺は、弓形溶接領域４２１４の弦に当接して扇形の溶接領域を形成する。エッジ領域４１２は、直線エッジサブ領域４１２１と、隣接する２つの直線エッジサブ領域４１２１を接続させるコーナーエッジサブ領域４１２２と、を含む。
半円半矩形の第１溶接領域は、直線エッジサブ領域に設けられ、半円半矩形の第１溶接領域の矩形溶接領域４２１１の第３辺４２１１ａ及び第３辺４２１１ａの対向する辺である第４辺４２１１ｂは、チップ４の１つのチップ基板エッジ４１３に平行する。また、第４辺４２１１ｂは、チップ基板エッジ４１３に隣接することにより、当該側に位置するチップ基板エッジ４１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置するチップ基板エッジ４１３に垂直することができ、当該側に位置するチップ基板エッジ４１３と予め設定された傾斜角をなすこともできる。矩形溶接領域４２１１は、第３辺４２１１ａに垂直する第５辺４２１１ｃ及び第６辺４２１１ｄをさらに含むことができる。ここで、第５辺４２１１ｃ及び第６辺４２１１ｄは、チップ４の他のチップ基板エッジ４１３に平行することにより、当該側に位置するチップ基板エッジ４１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置するチップ基板エッジ４１３に垂直することができ、当該側に位置するチップ基板エッジ４１３と予め設定された傾斜角をなすこともできる。
扇形の第１溶接領域は、コーナーエッジサブ領域４１２２に設けられる。三角形溶接領域４２１３は、直角三角形溶接領域４２１３であってもよい。直角三角形溶接領域４２１３の２つの直角辺は、それぞれ交差する２つのチップ基板エッジ４１３に平行することにより、当該コーナーエッジサブ領域４１２２に作用する応力を分担する。ここで、上記の応力は、上記の隣接する２つのチップ基板エッジ４１３のいずれかに垂直することができ、隣接する２つのチップ基板エッジ４１３のいずれかと予め設定された傾斜角をなすこともできる。
いくつかの実施例において、エッジ領域４１２は、直線エッジサブ領域４１２１と、隣接する２つの直線エッジサブ領域４１２１を接続させるコーナーエッジサブ領域４１２２と、を含む。少なくとも１つの第１パッド４２１は、直線エッジサブ領域４１２１にアレイ状に設けられる。直線エッジサブ領域４１２１に設けられている第１パッド４２１の少なくとも１つの直線エッジは、チップ基板エッジ４１３に平行する。少なくとも１つの第１パッド４２１は、コーナーエッジサブ領域４１２２にアレイ状に設けられる。コーナーエッジサブ領域４１２２に設けられている第１パッド４２１の少なくとも１つの直線エッジは、チップ基板エッジ４１３に対して４５°の角度をなす。チップ基板エッジ４１３に平行する直線エッジは、チップ基板エッジ４１３に垂直する方向における応力を分担し、チップ基板エッジ４１３に対して４５°の角度をなす直線エッジは、コーナーエッジサブ領域４１２２に印加される応力を分担することができるので、チップ４が衝撃や衝突などを受けた時のパッド４２の強度及びパッド４２と半田ボールとの溶接強度を向上させる。
一実施例において、第１パッド４２１は、矩形溶接領域４２１１と、矩形溶接領域４２１１に接続される半円形溶接領域４２１２と、を含む。矩形溶接領域４２１１の第３辺４２１１ａは、半円形溶接領域４２１２の直径により形成される辺に当接して、半円半矩形の溶接領域を形成する。第１パッド４２１は、五角形溶接領域４２１５と、五角形溶接領域４２１５に接続される弓形溶接領域４２１６と、をさらに含む。五角形溶接領域４２１５の第７辺４２１５ａは、弓形溶接領域４２１６の弦に当接する。五角形溶接領域４２１５の２辺は、それぞれ隣接するチップ基板エッジ４１３に対して４５°の角度をなし、五角形溶接領域４２１５の残りの２辺は、それぞれ隣接するチップ基板エッジ４１３に平行することができる。
いくつかの実施例において、上記の五角形溶接領域４２１５を含む第１パッド４２１は、図１１に示すように、コーナーエッジサブ領域４１２２に分布することができる。これにより、五角形溶接領域４２１５の各辺の傾斜角によってコーナーエッジサブ領域４１２２の各方向に作用する応力を緩衝し、応力に対して良好な分担効果を達成し、第１パッド４２１全体の強度を強化させることに寄与する。上記の五角形溶接領域４２１５を含む第１パッド４２１は、隣接するチップ基板エッジ４１３に対して４５°の角度をなす方向に沿って一行に配列されることができる。各行には、２つ、３つ又は複数の第１パッド４２１が含まれることができる。半円半矩形の第１溶接領域が直線エッジサブ領域４１２１に分布することにより、矩形溶接領域４２１１の直線辺によって直線エッジサブ領域４１２１に作用する応力を緩衝することができる。
他の実施例において、エッジ領域４１２は、チップ基板エッジ４１３に近接する外周領域４１２３と、外周領域４１２３及び中央領域４１１にそれぞれ接続される遷移領域４１２４と、を含むことができる。図１２に示すように、エッジ領域４１２のコーナーエッジサブ領域４１２２を一例とする場合、コーナーエッジサブ領域４１２２は、チップ基板エッジ４１３に近接する外周領域４１２３と、外周領域４１２３及び中央領域４１１にそれぞれ接続される遷移領域４１２４と、を含む。上記の五角形溶接領域４２１５を含む第１パッド４２１及び半円半矩形の第１パッド４２１は、コーナーエッジサブ領域４１２２の外周領域４１２３及び遷移領域４１２４に分布することができる。第１パッド４２１は、隣接するチップ基板エッジ４１３に対して４５°の角度をなす方向に沿って２行、３行又は複数の行に配列されることができる。各行には、２つ、３つ又は複数の第１パッド４２１が含まれることができる。ここで、図１２に示すように、第１パッド４２１は、隣接するチップ基板エッジ４１３に対して４５°の角度をなす方向に沿って３列に配列される。五角形溶接領域４２１５を含む第１パッド４２１は、各行の両端の位置に設けられることができ、半円半矩形の第１パッド４２１は、各行の中間位置に設けられることができることにより、第１パッド４２１の直線エッジの配置によって、コーナーエッジサブ領域に作用する応力に対する緩衝効果を高める。半円半矩形の第１パッド４２１は、直線エッジサブ領域４１２１に分布することにより、矩形溶接領域４２１１の直線辺によって直線エッジサブ領域４１２１に作用する応力を緩衝することができる。
さらに別の実施例において、第１パッド４２１は、多角形溶接領域を含む。図１３に示すように、第１パッド４２１は、矩形溶接領域４２１７を含む。矩形溶接領域４２１７の１つの直線辺は、チップ４の１つのチップ基板エッジ４１３に平行することにより、当該側に位置するチップ基板エッジ４１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置するチップ基板エッジ４１３に垂直することができ、当該側に位置するチップ基板エッジ４１３と予め設定された傾斜角をなすこともできる。
上記矩形溶接領域４２１７は、チップ基板４１のエッジ領域４１２の全円周方向に沿って設けられることができる。即ち、チップ４の各チップ基板エッジ４１３に近接するエッジ領域４１２のそれぞれには、１行以上の矩形溶接領域４２１７が設けられる。これにより、当該側に位置するエッジからの応力を分担するとともに、チップ基板４１の周囲から形成されたシステムの強度を向上させる。なお、本実施例において第１パッド４２１の構造が同じであるので、加工や配置が容易になる。
上記の実施例において、第２パッド４２２は、円形溶接領域や楕円形溶接領域などの弧状の線により囲まれた溶接領域であってもよく、又は、１つ以上の曲線により囲まれた不規則な形状を有する溶接領域であってもよい。これにより、第２パッド４２２のエッジの１つ以上の弧状構造によってチップ４の内部からの応力に対する緩衝を実現する。第２パッド４２２が円形溶接領域であり、円形溶接領域の直径が０．２３ｍｍである場合を一例とすると、複数の第２パッド４２２は、チップ基板４１の中央領域４１１にアレイ状に分布することができる。又は、複数の第２パッド４２２は、チップ基板４１の構造及び電子部品の設置方式に応じて、チップ基板４１の中央領域４１１に不規則的に分布することもできる。
他の実施例において、第２パッド４２２は、多角形溶接領域であってもよい。例えば、第２パッド４２２は、図１３に示すような矩形溶接領域である。又は、第２パッド４２２は、多角形溶接領域及び円形溶接領域により囲まれた溶接領域である。又は、第２パッド４２２は、多角形溶接領域及び弧状の線により囲まれた溶接領域であってもよいが、本発明は、これを限定するものではない。
なお、隣接する２つのパッド４２の間の間隔は、０．３５ｍｍ、０．４ｍｍ、０．５ｍｍ、０．８ｍｍなどであってもよい。ここで、隣接する２つのパッド４２の間の間隔は、隣接する２つのパッド４２の中心の間の距離を指すことができる。
本発明は、電気回路基板５１と、前記電気回路基板５１に設けられる複数のパッド５２と、を含む回路基板５をさらに提供する。複数のパッド５２は、第５パッド５２１と、第６パッド５２２と、を含む。電気回路基板５１は、中央領域５１１と、中央領域５１１を囲むエッジ領域５１２と、を含む。第５パッド５２１は、エッジ領域５１２に設けられ、第６パッド５２２は、中央領域５１１に設けられる。第５パッド５２１は、電気回路基板エッジ５１３に近接する少なくとも１つの直線エッジを含む。
上記の実施例において、第５パッド５２１の直線エッジは、電気回路基板５１の外周エッジからの応力を分担することができる。上記のような構造を設置することによって、電気回路基板５１の異なる領域に位置する各パッド５２が応力に対して抵抗する能力を強化させ、パッド５２自身の構造の強度を向上させる。また、各パッド５２に半田ボールを溶接させることができるので、上記のような構成を設置することによって、パッド５２と半田ボールとの溶接強度を強化させ、テスト及び使用の過程において衝撃や落下などによるパッド５２や半田ボールの破壊を防止し、回路基板５の使用寿命を延長することもできる。
いくつかの実施例において、少なくとも１つの直線エッジが電気回路基板エッジ５１３に平行することにより、電気回路基板エッジ５１３に平行する直線エッジによって第５パッド５２１の応力に対する抵抗能力を向上させる。さらに、電気回路基板エッジ５１３に平行する直線エッジは、同一線上に位置し、同一線上に位置する上記の直線エッジによって電気回路基板エッジ５１３の方向からの応力を共に分担し、回路基板５が衝撃や衝突などを受けた時のパッド５２の強度及びパッド５２と半田ボールとの溶接強度を向上させる。
いくつかの実施例において、第５パッド５２１と第６パッド５２２の面積が同じである。第５パッド５２１と第６パッド５２２の面積を同じにすることにより、パッド５２に溶接される半田ボールの量が同じになることを確保し、第５パッド５２１及び／又は第６パッド６２２の構造や形状を改善する時に溶接プロセスに干渉及び影響を与えることを回避し、溶接の安定性を向上させる。例えば、上記のような構造を設置することによって、空の溶接（ｍｉｓｓｉｎｇ ｓｏｌｄｅｒ）や半田ボールの溶接量のばらつきによる溶接の不安定さなどの問題を減少することができる。
一実施例において、第５パッド５２１は、矩形溶接領域５２１１と、矩形溶接領域５２１１に接続される弓形溶接領域と、を含む。上記弓形溶接領域は、半円形溶接領域であってもよく、半円形以外の他の弓形であってもよいが、本発明は、これを限定するものではない。図１４に示すように、第５パッド５２１は、矩形溶接領域５２１１と、矩形溶接領域５２１１に接続される半円形溶接領域５２１２と、を含む。矩形溶接領域５２１１の第３辺５２１１ａは、半円形溶接領域５２１２の直径により形成される辺に当接して、半円半矩形の溶接領域を形成する。矩形溶接領域５２１１の第３辺５２１１ａ及び第３辺５２１１ａに対向する辺である第４辺５２１１ｂは、チップの１つの電気回路基板エッジ５１３に平行する。また、第４辺５２１１ｂは、電気回路基板エッジ５１３に隣接することにより、当該側に位置する電気回路基板エッジ５１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置する電気回路基板エッジ５１３に垂直することができ、当該側に位置する電気回路基板エッジ５１３と予め設定された傾斜角をなすこともできる。矩形溶接領域５２１１は、第３辺５２１１ａに垂直する第５辺５２１１ｃ及び第６辺５２１１ｄをさらに含むことができる。ここで、第５辺５２１１ｃ及び第６辺５２１１ｄがチップの他の電気回路基板エッジ５１３に平行することにより、当該側に位置する電気回路基板エッジ５１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置する電気回路基板エッジ５１３に垂直することができ、当該側に位置する電気回路基板エッジ５１３と予め設定された傾斜角をなすこともできる。
上記半円半矩形の第１パッド５２１は、チップの電気回路基板５１３のエッジ領域５１２の全円周方向に沿って設けられることができる。即ち、チップの各電気回路基板エッジ５１３に近接するエッジ領域５１２のそれぞれには、１行以上の半円半矩形の第５パッド５２１が設けられることにより、当該側に位置するエッジからの応力を分担するとともに、電気回路基板５１３の周囲からシステムの強度を向上させる。なお、本実施例における第５パッド５２１の構造が同じであるので、加工や配置が容易になる。
他の実施例において、第５パッド５２１は、図１５に示すように、矩形溶接領域５２１１と、矩形溶接領域５２１１に接続される半円形溶接領域５２１２と、を含む。矩形溶接領域５２１１の第３辺５２１１ａは、半円形溶接領域５２１２の直径により形成される辺に当接して、半円半矩形の溶接領域を形成する。第５パッド５２１は、三角形溶接領域５２１３と、三角形溶接領域５２１３に接続される弓形溶接領域５２１４と、をさらに含む。三角形溶接領域５２１３の一辺は、弓形溶接領域５２１４の弦に当接して扇形の溶接領域を形成する。エッジ領域５１２は、直線エッジサブ領域５１２１と、隣接する２つの直線エッジサブ領域５１２１を接続させるコーナーエッジサブ領域５１２２と、を含む。
半円半矩形の第１溶接領域は、直線エッジサブ領域に設けられ、半円半矩形の第１溶接領域の矩形溶接領域５２１１の第３辺５２１１ａ及び第３辺５２１１ａに対向する辺である第４辺５２１１ｂは、チップ４の１つの電気回路基板エッジ５１３に平行する。また、第４辺５２１１ｂは、電気回路基板エッジ５１３に隣接することにより、この側位置する電気回路基板エッジ５１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置する電気回路基板エッジ５１３に垂直することができ、当該側に位置する電気回路基板エッジ５１３と予め設定された傾斜角をなすこともできる。矩形溶接領域５２１１は、第３辺５２１１ａに垂直する第５辺５２１１ｃ及び第６辺５２１１ｄをさらに含むことができる。ここで、第５辺５２１１ｃ及び第６辺５２１１ｄは、チップの他の電気回路基板エッジ５１３に平行することにより、当該側に位置する電気回路基板エッジ５１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置する電気回路基板エッジ５１３に垂直することができ、当該側に位置する電気回路基板エッジ５１３と予め設定された傾斜角をなすこともできる。
扇形の第１溶接領域は、コーナーエッジサブ領域５１２２に設けられる。三角形溶接領域５２１３は、直角三角形溶接領域５２１３であってもよい。直角三角形溶接領域５２１３の２つの直角辺は、それぞれ隣接する２つの電気回路基板エッジ５１３に平行することにより、このコーナーエッジサブ領域５１２２に作用する応力を分担する。ここで、上記の応力は、上記の隣接する２つの電気回路基板エッジ５１３のいずれかに垂直することができ、隣接する２つの電気回路基板エッジ５１３のいずれかと予め設定された傾斜角をなすこともできる。
いくつかの実施例において、エッジ領域５１２は、直線エッジサブ領域５１２１と、隣接する２つの直線エッジサブ領域５１２１を接続させるコーナーエッジサブ領域５１２２と、を含む。少なくとも１つの第５パッド５２１は、直線エッジサブ領域５１２１にアレイ状に設けられる。直線エッジサブ領域５１２１に設けられている第５パッド５２１の少なくとも１つの直線エッジは、電気回路基板エッジ５１３に平行する。少なくとも１つの第５パッド５２１は、コーナーエッジサブ領域５１２２にアレイ状に設けられる。コーナーエッジサブ領域５１２２に設けられている第５パッド５２１の少なくとも１つの直線エッジは、電気回路基板エッジ５１３に対して４５°の角度をなす。電気回路基板エッジ５１３に平行になる第５パッド５２１の直線エッジは、電気回路基板エッジ５１３に垂直する方向での応力を分担し、電気回路基板エッジ５１３に対して４５°の角度をなす直線エッジは、コーナーエッジサブ領域５１２２が受ける応力を分担することができるので、チップが衝撃や衝突などを受けた時のパッド５２の強度及びパッド５２と半田ボールとの溶接強度を向上させる。
一実施例において、第５パッド５２１は、矩形溶接領域５２１１と、矩形溶接領域５２１１に接続される半円形溶接領域５２１２と、を含む。矩形溶接領域５２１１の第３辺５２１１ａは、半円形溶接領域５２１２の直径により形成される辺に当接して、半円半矩形の溶接領域を形成する。第５パッド５２１は、五角形溶接領域５２１５と、五角形溶接領域５２１５に接続される弓形溶接領域５２１６と、をさらに含む。五角形溶接領域５２１５の第７辺５２１５ａが弓形溶接領域５２１６の弦に当接し、五角形溶接領域５２１５の２辺のそれぞれが隣接する電気回路基板エッジ５１３に対して４５°の角度をなし、五角形溶接領域５２１５の残りの２辺のそれぞれが隣接する電気回路基板エッジ５１３に平行することができる。
いくつかの実施例において、上記の五角形溶接領域５２１５を含む第１パッド５２１は、図１６に示すように、コーナーエッジサブ領域５１２２に分布することができることにより、五角形溶接領域５２１５の各辺の傾斜角によってコーナーエッジサブ領域５１２２の各方向に作用する応力を緩衝し、応力に対する良好な分担効果を有し、第５パッド５２１全体の強度を強化させることに寄与する。上記の五角形溶接領域５２１５を含む第５パッド５２１は、隣接する電気回路基板エッジ５１３に対して４５°の角度をなす方向に沿って一行に配列されることができる。各行には、２つ、３つ又は複数の第５パッド５２１が含まれることができる。半円半矩形の第１溶接領域は、直線エッジサブ領域５１２１に分布することにより、矩形溶接領域５２１１の直線辺によって直線エッジサブ領域５１２１に作用する応力を緩衝することができる。
他の実施例において、エッジ領域５１２は、電気回路基板エッジ５１３に近接する外周領域５１２３と、それぞれ外周領域５１２３及び中央領域５１１に接続される遷移領域５１２４と、を含むことができる。図１６に示すように、エッジ領域５１２のコーナーエッジサブ領域５１２２を一例とする場合、コーナーエッジサブ領域５１２２は、電気回路基板エッジ５１３に近接する外周領域５１２３と、それぞれ外周領域５１２３及び中央領域５１１に接続される遷移領域５１２４と、を含む。図１７に示すように、上記の五角形溶接領域５２１５を含む第５パッド５２１及び半円半矩形の第５パッド５２１は、コーナーエッジサブ領域５１２２の外周領域５１２３及び遷移領域５１２４に分布することができる。第５パッド５２１は、隣接する電気回路基板エッジ５１３に対して４５°の角度をなす方向に沿って２行、３行又は複数の行に配列されることができる。各行には、２つ、３つ又は複数の第５パッド５２１が含まれることができる。ここで、五角形溶接領域５２１５を含む第５パッド５２１は、各行の両端の位置に設けられることができ、半円半矩形の第５パッド５２１は、各行の中間位置に設けられることができる。これにより、第５パッド５２１の直線エッジの配置によって、コーナーエッジサブ領域に作用する応力に対する緩衝効果を向上させる。半円半矩形の第５パッド５２１は、直線エッジサブ領域５１２１に分布することによって、矩形溶接領域５２１１の直線辺により直線エッジサブ領域５１２１に作用する応力を緩衝することができる。
さらに別の実施例において、第５パッド５２１は、多角形溶接領域を含む。第５パッド５２１は、図１８に示すように、矩形溶接領域５２１７を含む。矩形溶接領域５２１７の１つの直線辺は、回路基板４の１つの電気回路基板エッジ５１３に平行することにより、当該側に位置する電気回路基板エッジ５１３に作用する応力を分担する。ここで、上記の応力は、当該側に位置する電気回路基板エッジ５１３に垂直することができ、当該側に位置する電気回路基板エッジ５１３と予め設定された傾斜角をなすこともできる。
上記の矩形溶接領域５２１７は、電気回路基板５１のエッジ領域５１２の全円周方向に沿って設けられることができる。即ち、回路基板５の各電気回路基板エッジ５１３に近接するエッジ領域５１２のそれぞれには、１行以上の矩形溶接領域５２１７が設けられる。これにより、当該側に位置するエッジからの応力を分担するとともに、電気回路基板５１の周囲からシステムの強度を向上させる。なお、本実施例における第５パッド５２１の構造が同じであるので、加工や配置が容易になる。
上記の実施例において、第６パッド５２２は、円形溶接領域や楕円形溶接領域などの弧状の線により囲まれた溶接領域であってもよく、又は、１つ以上の曲線により囲まれた不規則な形状を有する溶接領域であってもよい。これにより、第６パッド５２２は、第５パッド５２２のエッジの１つ以上の弧状構造によってチップの内部からの応力に対する緩衝を実現する。第６パッド５２２が円形溶接領域であり、円形溶接領域の直径が０．２３ｍｍである場合を一例とすると、複数の第６パッド５２２は、電気回路基板５１の中央領域５１１にアレイ状に分布することができる。又は、複数の第６パッド５２２は、電気回路基板５１の構造及び電子部品の設置方式に応じて電気回路基板５１の中央領域５１１に不規則的に分布することもできる。
他の実施例において、第６パッド５２２は、多角形溶接領域であってもよい。例えば、第６パッド５２２は、図１８に示すような矩形溶接領域である。又は、第６パッド５２２は、多角形溶接領域及び円形溶接領域により囲まれた溶接領域である。或いは、第６パッド５２２は、多角形溶接領域及び弧状の線により囲まれた溶接領域であるが、本発明は、これを限定するものではない。
なお、隣接する２つのパッド５２の間の間隔は、０．３５ｍｍ、０．４ｍｍ、０．５ｍｍ、０．８ｍｍなどであってもよい。ここで、隣接する２つのパッド５２の間の間隔は、隣接する２つのパッド５２の中心の間の距離を指すことができる。
本発明は、図１９に示すように、上記のチップ４と、上記の回路基板５と、を含む電子機器６をさらに提供する。チップ４は、回路基板５に組み立てられる。回路基板５には、第５パッド５２１及び第６パッド５２２が設けられる。第５パッド５２１は、第１パッド４２１に一対一で対応するように電気的に接続され、第６パッド５２２は、第２パッド４２２に一対一で対応するように電気的に接続される。
チップ４のチップ基板４１が中央領域４１１及びエッジ領域４１２に分割されるとともに、複数のパッド４２がチップ４の基板のエッジ領域４１２に設けられる第１パッド４２１と、チップ４の基板の中央領域４１１に設けられている第２パッド４２２とに分割することにより、第１パッド４２１の直線エッジがチップ基板４１の外周エッジからの応力を分担可能にする。同様に、回路基板５の電気回路基板５１を中央領域５１１及びエッジ領域５１２に分割するとともに、複数のパッド５２を電気回路基板５１のエッジ領域５１２に設けられている第５パッド５２１と、電気回路基板５１の中央領域５１１に設けられている第６パッド５２２とに分割させることにより、第５パッド５２１の直線エッジも電気回路基板５１の外周エッジからの応力を分担できるようにする。上記のような構成を設置することによって、チップ４及び回路基板５の基板の異なる領域に位置する各パッド４２、５２が応力に対して抵抗する能力を強化させるので、パッド４２、５２自身の構造の強度及びパッド４２、５２と半田ボールとの溶接強度を向上させ、テスト及び使用の過程において衝撃や落下などによるパッドや半田ボールの破壊を防止し、チップ４、回路基板５及び電子機器の使用寿命を向上させる。また、上記のチップ４と回路基板５のパッドの強度及びパッドと半田ボールとの溶接強度の増加に伴い、チップ４及び回路基板５上のパッドのサイズ及びパッド間の間隔の低減、チップ４のサイズの低減及び電子機器６全体の軽薄性の改善を実現することに寄与する。
なお、上記の電子機器６は、携帯電話、タブレット、車載端末又は医療端末などであってもよく、本発明は、これを限定するものではない。
当業者は、明細書に対する理解、及び明細書に記載された発明に対する実施を介して、本発明の他の実施形態を容易に取得することができる。本発明は、本発明に対する任意の変形、用途、又は適応的な変化を含み、このような変形、用途、又は適応的な変化は、本発明の一般的な原理に従い、本発明では開表していない本技術分野の公知知識、又は通常の技術手段を含む。明細書及び実施例は、単に例示的なものであって、本発明の本当の範囲と主旨は、以下の特許請求の範囲によって示される。
理解すべきことは、本発明は、上記の内容及び図面に示された構造に限定されず、その範囲を逸脱しない限り、各種の変更及び変更を行うことができる。本発明の範囲は、添付される特許請求の範囲のみにより限定される。

Claims (25)

  1. チップであって、
    前記チップは、基板と、前記基板上に設けられる複数のパッドと、を含み、
    前記パッドのそれぞれには、半田ボールが溶接されており、
    前記複数のパッドは、第１パッドと、第２パッドと、を含み、
    前記基板は、中央領域と、前記中央領域を囲むエッジ領域と、を含み、
    前記第１パッドが前記エッジ領域に設けられ、前記第２パッドが前記中央領域に設けられ、
    前記第１パッドは、多角形溶接領域と、前記多角形溶接領域に接続される弓形溶接領域と、を含み、
    前記多角形溶接領域は、前記弓形溶接領域と前記基板のエッジとの間に設けられ、
    前記エッジ領域は、直線エッジサブ領域と、隣接する２つの前記直線エッジサブ領域を接続させるコーナーエッジサブ領域と、を含み、
    前記直線エッジサブ領域及び前記コーナーエッジサブ領域には、それぞれ前記第１パッドが設けられ、
    前記複数の第１パッドは、前記直線エッジサブ領域にアレイ状に設けられ、
    前記直線エッジサブ領域に設けられる前記第１パッドのアレイ方向は、第２横方向及び第２縦方向を含み、
    前記直線エッジサブ領域に設けられる少なくとも二つの前記第１パッドは、前記第２横方向に平行する第３直線辺と、前記第２縦方向に平行する第４直線辺と、を含む
    ことを特徴とするチップ。
  2. 前記複数の第１パッドは、前記コーナーエッジサブ領域にアレイ状に設けられ、
    前記コーナーエッジサブ領域に設けられる前記第１パッドのアレイ方向は、第１横方向及び第１縦方向を含む
    ことを特徴とする請求項１に記載のチップ。
  3. 前記第１パッドの前記第１縦方向の行数は、２行以上である
    ことを特徴とする請求項２に記載のチップ。
  4. 前記コーナーエッジサブ領域は、前記基板の隣接する２つのエッジと、前記基板の２つのエッジにより形成される角度と、を含み、
    前記第１縦方向は、前記角度の中心線に平行する
    ことを特徴とする請求項２に記載のチップ。
  5. 前記コーナーエッジサブ領域に設けられている前記第１パッドは、
    前記第１横方向に平行する第１直線辺と、
    前記第１縦方向に平行する第２直線辺と、を含む
    ことを特徴とする請求項２に記載のチップ。
  6. 前記第２パッドは、円形溶接領域を含む
    ことを特徴とする請求項１に記載のチップ。
  7. 前記第１パッド及び前記第２パッドの面積が等しい
    ことを特徴とする請求項１に記載のチップ。
  8. 回路基板アセンブリであって、
    前記回路基板アセンブリは、メイン基板と、請求項１から請求項７のうちいずれか１項に記載のチップと、を含み、
    前記チップは、前記メイン基板に組み立てられ、
    前記メイン基板には、前記第１パッドに一対一で対応するように電気的に接続される第３パッドと、前記第２パッドに一対一で対応するように電気的に接続される第４パッド、が設けられ、
    対応する前記第１パッドと前記第３パッドの構造が同じであり、
    対応する前記第２パッドと前記第４パッドの構造が同じである
    ことを特徴とする回路基板アセンブリ。
  9. 前記メイン基板と前記チップとの間に設けられる接着剤充填層をさらに含み、
    前記接着剤充填層は、それぞれ前記第１パッド及び前記第３パッドに接着され、
    前記接着剤充填層は、それぞれ前記第２パッド及び前記第４パッドに接着される
    ことを特徴とする請求項８に記載の回路基板アセンブリ。
  10. 電子機器であって、
    前記電子機器は、請求項１から請求項７のうちいずれか１項に記載のチップを含み、或いは、請求項８又は請求項９に記載の回路基板アセンブリを含む
    ことを特徴とする電子機器。
  11. チップであって、
    前記チップは、チップ基板と、前記チップ基板に設けられる複数のパッドと、を含み、
    前記複数のパッドは、第１パッドと、第２パッドと、を含み、
    前記チップ基板は、中央領域と、前記中央領域を囲むエッジ領域と、を含み、
    前記第１パッドが前記エッジ領域に設けられ、前記第２パッドが前記中央領域に設けられ、
    前記第１パッドは、前記チップ基板のエッジに近接する少なくとも二つの直線エッジを含み、
    前記少なくとも二つの直線エッジは、前記チップ基板のエッジに平行する
    ことを特徴とするチップ。
  12. 同一の前記チップ基板のエッジに平行する前記直線エッジは、同一線上に位置する
    ことを特徴とする請求項１１に記載のチップ。
  13. 前記第１パッドと前記第２パッドの面積が同じである
    ことを特徴とする請求項１１に記載のチップ。
  14. 前記エッジ領域は、直線エッジサブ領域と、隣接する２つの前記直線エッジサブ領域を接続させるコーナーエッジサブ領域と、を含み、
    前記少なくとも１つの第１パッドは、前記コーナーエッジサブ領域にアレイ状に設けられ、
    前記コーナーエッジサブ領域に設けられる前記第１パッドの少なくとも１つの直線エッジは、前記チップ基板のエッジに対して４５°の角度をなす
    ことを特徴とする請求項１１に記載のチップ。
  15. 前記エッジ領域は、
    前記チップ基板のエッジに近接する外周領域と、それぞれ前記外周領域及び前記中央領域に接続される遷移領域と、を含む
    ことを特徴とする請求項１１に記載のチップ。
  16. 前記第１パッドは、矩形溶接領域と、前記矩形溶接領域に接続される弓形溶接領域と、を含み、
    及び／又は、前記第１パッドは、多角形溶接領域を含み、
    及び／又は、前記第１パッドは、五角形溶接領域と、前記五角形溶接領域に接続される弓形溶接領域と、を含み、
    及び／又は、前記第１パッドは、三角形溶接領域と、前記三角形溶接領域に接続される弓形溶接領域と、を含む
    ことを特徴とする請求項１１に記載のチップ。
  17. 前記第２パッドは、円形溶接領域及び／又は多角形溶接領域を含む
    ことを特徴とする請求項１６に記載のチップ。
  18. 回路基板であって、
    前記回路基板は、電気回路基板と、前記電気回路基板に設けられる複数のパッドと、を含み、
    前記複数のパッドは、第５パッドと、第６パッドと、を含み、
    前記電気回路基板は、中央領域と、前記中央領域を囲むエッジ領域と、を含み、
    前記第５パッドが前記エッジ領域に設けられ、前記第６パッドが前記中央領域に設けられ、
    前記第５パッドは、前記電気回路基板のエッジに近接する少なくとも二つの直線エッジを含み、
    前記少なくとも二つの直線エッジは、前記電気回路基板のエッジに平行する
    ことを特徴とする回路基板。
  19. 同一の前記電気回路基板のエッジに平行する前記直線エッジは、同一線上に位置する
    ことを特徴とする請求項１８に記載の回路基板。
  20. 前記第５パッドと前記第６パッドの面積が同じである
    ことを特徴とする請求項１８に記載の回路基板。
  21. 前記エッジ領域は、直線エッジサブ領域と、隣接する２つの前記直線エッジサブ領域を接続させるコーナーエッジサブ領域と、を含み、
    前記少なくとも１つの第５パッドは、前記コーナーエッジサブ領域にアレイ状に設けられ、
    前記コーナーエッジサブ領域に設けられる前記第５パッドの少なくとも１つの直線エッジは、前記電気回路基板のエッジに対して４５°の角度をなす
    ことを特徴とする請求項１８に記載の回路基板。
  22. 前記エッジ領域は、
    前記電気回路基板のエッジに近接する外周領域と、それぞれ前記外周領域及び前記中央領域に接続される遷移領域と、を含む
    ことを特徴とする請求項１８に記載の回路基板。
  23. 前記第５パッドは、矩形溶接領域と、前記矩形溶接領域に接続される弓形溶接領域と、を含み、
    及び／又は、前記第５パッドは、多角形溶接領域を含み、
    及び／又は、前記第５パッドは、五角形溶接領域と、前記五角形溶接領域に接続される弓形溶接領域と、を含み、
    及び／又は、前記第５パッドは、三角形溶接領域と、前記三角形溶接領域に接続される弓形溶接領域と、を含む
    ことを特徴とする請求項１８に記載の回路基板。
  24. 前記第６パッドは、円形溶接領域及び／又は多角形溶接領域を含む
    ことを特徴とする請求項２３に記載の回路基板。
  25. 電子機器であって、
    請求項１１から請求項１７のうちいずれか１項に記載のチップと、
    請求項１８から請求項２４のうちいずれか１項に記載の回路基板と、を含む
    ことを特徴とする電子機器。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020043170A1 (en) * 2018-08-31 2020-03-05 Changxin Memory Technologies, Inc. Arrangement of bond pads on an integrated circuit chip
CN212303653U (zh) 2020-03-26 2021-01-05 北京小米移动软件有限公司 芯片、电路板、电路板组件及电子设备
CN113921491A (zh) * 2020-07-08 2022-01-11 北京小米移动软件有限公司 芯片、电路板及电子设备
KR20220127671A (ko) * 2021-03-11 2022-09-20 삼성전자주식회사 반도체 패키지
CN114531772A (zh) * 2022-01-25 2022-05-24 日月光半导体制造股份有限公司 电子系统以及电子系统的跌落测试方法
CN116779584B (zh) * 2023-08-21 2023-11-03 湖南大学 一种低芯片温度梯度的功率半导体模块封装结构及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218233A (ja) 2008-03-06 2009-09-24 Nec Corp 半導体装置及びその製造方法
US20110108981A1 (en) 2009-11-10 2011-05-12 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging
JP2019071345A (ja) 2017-10-10 2019-05-09 日立オートモティブシステムズ株式会社 電子制御装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0993764A (ja) * 1995-09-21 1997-04-04 Toyota Motor Corp ワイヤーハーネスの取り付け装置
JP3758289B2 (ja) 1997-04-11 2006-03-22 株式会社デンソー 表面実装素子の電極構造
JPH10335796A (ja) 1997-05-29 1998-12-18 Canon Inc 回路基板と電子回路装置、及びその製造方法、及びその接合部の検査方法
JP2000031631A (ja) 1998-07-13 2000-01-28 Nec Corp プリント配線板
GB2344550A (en) 1998-12-09 2000-06-14 Ibm Pad design for electronic package
JP2000269271A (ja) 1999-03-16 2000-09-29 Toshiba Corp 半導体回路装置およびその製造方法
JP3334798B2 (ja) 1999-11-01 2002-10-15 日本電気株式会社 Ｂｇａ型半導体装置
US6429390B1 (en) 2001-03-12 2002-08-06 International Business Machines Corporation Structure and method for forming the same of a printed wiring board having built-in inspection aids
US20030054589A1 (en) 2001-09-17 2003-03-20 Sony Corporation Method of improving mount assembly in a multilayer PCB's
JP2005026312A (ja) 2003-06-30 2005-01-27 Hitachi Metals Ltd 高周波電子部品およびその実装方法
JP2006210851A (ja) * 2005-01-31 2006-08-10 Toshiba Corp 回路基板
DE102006041464A1 (de) * 2006-09-02 2008-03-06 Lanxess Deutschland Gmbh Vulkanisierbare Zusammensetzung auf Basis von Ethylen-Vinylacetat Copolymeren, deren Herstellung und Verwendung zur Herstellung von Artikeln mit gummielastomeren Eigenschaften
JP5043563B2 (ja) 2007-08-29 2012-10-10 新光電気工業株式会社 配線基板及びその製造方法
TW200921868A (en) 2007-11-07 2009-05-16 Advanced Semiconductor Eng Substrate structure
US7979813B2 (en) 2009-01-15 2011-07-12 Micrel, Inc. Chip-scale package conversion technique for dies
US8716868B2 (en) 2009-05-20 2014-05-06 Panasonic Corporation Semiconductor module for stacking and stacked semiconductor module
JP5340047B2 (ja) 2009-06-12 2013-11-13 パナソニック株式会社 半導体集積回路装置
WO2012107978A1 (ja) 2011-02-09 2012-08-16 パナソニック株式会社 半導体装置
US8680681B2 (en) 2011-08-26 2014-03-25 Globalfoundries Inc. Bond pad configurations for controlling semiconductor chip package interactions
US8598691B2 (en) 2011-09-09 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing and packaging thereof
JP2017045915A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
KR102354030B1 (ko) 2015-10-23 2022-01-20 동우 화인켐 주식회사 전극 접속 패드 및 이를 포함하는 전자 소자
JP6432629B2 (ja) * 2017-03-21 2018-12-05 株式会社村田製作所 電子部品の実装構造
KR102523281B1 (ko) 2018-03-09 2023-04-18 삼성전자주식회사 3차원 이미지 센서
CN212303653U (zh) 2020-03-26 2021-01-05 北京小米移动软件有限公司 芯片、电路板、电路板组件及电子设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218233A (ja) 2008-03-06 2009-09-24 Nec Corp 半導体装置及びその製造方法
US20110108981A1 (en) 2009-11-10 2011-05-12 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging
JP2019071345A (ja) 2017-10-10 2019-05-09 日立オートモティブシステムズ株式会社 電子制御装置

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